JP2003100813A - フィルム基板、フィルム基板の製造方法及びフィルム基板付回路基板の製造方法 - Google Patents

フィルム基板、フィルム基板の製造方法及びフィルム基板付回路基板の製造方法

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Abstract

(57)【要約】 【課題】 生産性の向上や小型化をはかることが可能な
フィルム基板等を提供する。 【解決手段】 将来分離される分離予定領域の外周に沿
って部分的に形成された切り込み１５を有し、半導体デ
バイスチップが搭載される絶縁性シート３と、絶縁性シ
ート３上に形成され、半導体デバイスチップの外部端子
が接続される導電性パターン４とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フィルム基板（半
導体デバイスチップが搭載される予定のフィルム基板、
半導体デバイスチップがすでに搭載されたフィルム基
板）、フィルム基板の製造方法及びフィルム基板付回路
基板の製造方法に関する。
【０００２】
【従来の技術】半導体デバイスチップを導電性パターン
が形成された絶縁性フィルム上に搭載する従来方法の一
例について、図１８〜図２２を参照して説明する。
【０００３】図１８（ａ）は半導体デバイスチップ１
（半導体集積回路デバイスチップ等）の外観を示した斜
視図、図１８（ｂ）は図１８（ａ）のＢ−Ｂに沿った断
面図であり、半導体デバイスチップ１の表面には外部端
子として複数のスタッドバンプ２が形成されている。
【０００４】図１９（ａ）は導電性パターン（配線パタ
ーン）４が形成されたテープ状の絶縁性フィルム３を示
した平面図、図１９（ｂ）は図１９（ａ）のＢ−Ｂに沿
った断面図である。図１９に示した構造は、絶縁性フィ
ルム３（厚さ２５〜７５μｍ程度）上に接着剤５によっ
て貼り付けられた導電性金属箔（例えば、厚さ３５μｍ
程度の銅箔やアルミ箔）を、リソグラフィ及びエッチン
グによってパターニングすることで得られる。
【０００５】このようにして得られた導電性パターン４
付き絶縁性フィルム３表面のチップ搭載領域に、図２０
に示すようにして、異方性導電樹脂６を貼り付ける。さ
らに、図２１に示すようにして、フリップチップ方式に
より、異方性導電樹脂６上に半導体デバイスチップ１を
搭載する。このようにして、テープ状のフィルム基板が
得られる。
【０００６】その後、図２２（ａ）に示すようにして、
プレス装置等によりテープ状フィルム基板から所定の形
状を打ち抜き、図２２（ｂ）に示すようなフィルム基板
の個片（フィルム基板片）を分離する。
【０００７】このようにして得られたフィルム基板片
は、以下のようにしてＰＣＢ（Printed Circuit Boar
d）やＦＰＣ（Flexible Printed Circuit board）等の
回路基板に２次実装される。
【０００８】まず、図２３に示すように、受動部品７や
接続端子９等が形成された回路基板８上に導電性接着剤
１０を貼り付ける。導電性接着剤１０としては、異方性
導電樹脂を用いることができる。
【０００９】続いて、図２４に示すように、図２２の工
程で得られたフィルム基板片を吸着治具１１等を用いて
回路基板８上に載置し、フィルム基板片に形成されてい
る導電性パターン４と回路基板８に形成されている接続
端子９とを導電性接着剤によって接続する。接続に際し
ては、加熱圧着治具１２によって加熱・圧着（２００
℃、２０秒程度）を行う。
【００１０】しかしながら、上述した従来の方法では、
テープ状フィルム基板からフィルム基板片を分離し、分
離されたフィルム基板片を回路基板に搭載するため、以
下のような問題があった。
【００１１】すなわち、フィルム基板片を個々に取り扱
う必要があることから取り扱いが難しく、自動化による
生産性の向上が困難である。また、フィルム基板片のサ
イズを小さくしようとすると、吸着治具１１と加熱圧着
治具１２を併置することができなくなるため、図２５に
示すように、２段階の工程を行う必要があり、工程増に
つながる。さらに、図２６に示すように、導電性接着剤
１０がフィルム基板片の周縁部から這い上がって、例え
ば加熱圧着治具１２に付着してしまうおそれがあり、こ
れを防止するためにはフィルム基板片を大きくしなけれ
ばならず、小型化の要請に反することとなる。
【００１２】
【発明が解決しようとする課題】このように、従来技術
では、テープ状フィルム基板からフィルム基板片を分離
した後にフィルム基板片を回路基板に搭載する必要があ
るため、小型化が難しいといった問題や、生産性が悪い
といった問題があった。
【００１３】本発明は、上記従来の課題に対してなされ
たものであり、生産性の向上や小型化をはかることが可
能なフィルム基板、フィルム基板の製造方法及びフィル
ム基板付回路基板の製造方法を提供することを目的とし
ている。
【００１４】
【課題を解決するための手段】本発明に係るフィルム基
板は、将来分離される分離予定領域の外周に沿って部分
的に形成された切り込みを有し、半導体デバイスチップ
が搭載される絶縁性シートと、前記絶縁性シート上に形
成され、前記半導体デバイスチップの外部端子が接続さ
れる導電性パターンと、を備えたことを特徴とする。
【００１５】また、本発明に係るフィルム基板は、将来
分離される分離予定領域の外周に沿って部分的に形成さ
れた切り込みを有する絶縁性シートと、前記絶縁性シー
ト上に形成された導電性パターンと、前記絶縁性シート
上に搭載され、前記導電性パターンに外部端子が接続さ
れた半導体デバイスチップと、を備えたことを特徴とす
る。
【００１６】本発明に係るフィルム基板の製造方法は、
半導体デバイスチップが搭載される絶縁性シートに将来
分離される分離予定領域の外周に沿って部分的に切り込
みを形成する工程と、前記絶縁性シート上に前記半導体
デバイスチップの外部端子が接続される導電性パターン
を形成する工程と、を備えたことを特徴とする。
【００１７】また、本発明に係るフィルム基板の製造方
法は、絶縁性シートに将来分離される分離予定領域の外
周に沿って部分的に切り込みを形成する工程と、前記絶
縁性シート上に導電性パターンを形成する工程と、前記
絶縁性シート上に半導体デバイスチップを搭載して、該
半導体デバイスチップの外部端子を前記導電性パターン
に接続する工程と、を備えたことを特徴とする。
【００１８】本発明に係るフィルム基板付回路基板の製
造方法は、絶縁性シートに将来分離される分離予定領域
の外周に沿って部分的に切り込みを形成する工程と、前
記絶縁性シート上に導電性パターンを形成する工程と、
前記絶縁性シート上に半導体デバイスチップを搭載し
て、該半導体デバイスチップの外部端子を前記導電性パ
ターンに接続する工程と、前記切り込みの内側の少なく
とも一部分を回路基板に接着させて前記切り込みの外側
の部分を切り離すことにより、前記半導体デバイスチッ
プが搭載された絶縁性シートの前記切り込みの内側の部
分を前記回路基板上に残置させる工程と、を備えたこと
を特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００２０】まず、図１〜図１３を参照して、本実施形
態に係る製造方法の一例について説する。
【００２１】まず、図１（ａ）及び図１（ｂ）に示すよ
うに、ポリイミドやＰＥＴ（ポリエステルテレフタレー
ト）等のテープ状の絶縁性フィルム（絶縁性シート）３
に、金属刃（例えばトムソン刃）１３を用いて、絶縁性
フィルム３を貫通する切り込みを入れる。
【００２２】図２（ａ）はこのようにして切り込み１５
が入れられた絶縁性フィルム３の平面図、図２（ｂ）は
図２（ａ）のＢ−Ｂに沿った断面図、図２（ｃ）は図２
（ａ）の破線内を拡大した図である。切り込み１５は、
図２（ａ）に示すように、将来分離される分離予定領域
（最終的に必要な目的とする領域）の外周に沿って（外
周に対応して）部分的に形成される。すなわち、切り込
み１５は分離予定領域の外周全体にわたって形成されて
いるわけではなく、図２（ｃ）に示すように、外周に対
応する部分のうち、切り込み１５が形成されていない部
分も存在している。この切り込み１５は、後の工程にお
いて切り込み１５の内側の部分を分離するためのもので
あるが、該分離工程において容易に分離を行えるように
し、且つ該分離工程前に抜け落ちることがないようにす
るため、外周部分における切り込み１５の長さは、外周
全体の長さに対して７０％以上且つ１００％未満（好ま
しくは９９％以下）であることが好ましい。また、図に
示した例では、抜け落ちを防止するため、切り込みが入
っていない箇所を４箇所設けているが、当該箇所は１箇
所以上、好ましくは２箇所以上設けるようにする。
【００２３】一方、図３に示すように、絶縁性フィルム
３上に導電性パターン（配線パターン）を形成するため
の導電性金属箔１４を用意し、この金属箔１４上に接着
剤５を塗布する。金属箔１５には、例えば銅箔やアルミ
箔を用いることができる。また、接着剤５には、例えば
東レ製の＃７１００や巴川製紙製のＸ等を用いることが
可能である。
【００２４】その後、図４に示すように、切り込み１５
が入った絶縁性フィルム３と金属箔１４とを接着剤５に
よって貼り合わせる。
【００２５】次に、図５に示すように、リソグラフィ及
びエッチングによって金属箔１４をパターニングして導
電性パターン（配線パターン）４を形成する。金属箔１
４として銅箔やアルミ箔を用いた場合には、塩化第二鉄
等の薬液によってエッチングを行うことが可能である。
このようにして、切り込み１５を有する絶縁性シート３
上に導電性パターン４が形成されたテープ状のフィルム
基板が得られる。
【００２６】次に、図６に示すように、導電性パターン
４が形成された絶縁性フィルム３表面のチップ搭載領域
に接着性を有する異方性導電樹脂６を貼り付ける。さら
に、フリップチップ方式によって、異方性導電樹脂６上
に半導体デバイスチップ１を搭載する。半導体デバイス
チップ１は、例えば図１８の従来技術で示したものと同
様であり、外部端子として複数のスタッドバンプが裏面
側に形成されている。各スタッドバンプは、対応する導
電性パターン４に異方性導電樹脂６を介して接続され
る。
【００２７】以上のようにして、半導体デバイスチップ
１が搭載されたテープ状のフィルム基板が得られる。こ
のようなテープ状フィルム基板は、リール状態或いはロ
ール状態にて連続的に製造可能であり、図６に示した単
位構造（破線で囲んだ部分）が連続的に形成される。
【００２８】次に、このようにして得られたテープ状の
フィルム基板を用いて、以下のようにしてＰＣＢやＦＰ
Ｃ等の回路基板に２次実装を行う。
【００２９】まず、図７に示すように、受動部品７や接
続端子９等が形成された回路基板８を用意し、接続端子
９が形成された領域上に導電性接着剤１０を貼り付け
る。導電性接着剤１０としては、異方性導電樹脂（例え
ば、日立化成製のＦＣ−２６２Ｂ）等を用いることがで
きる。
【００３０】続いて、図８に示すように、図６に示した
テープ状フィルム基板を、図７に示した回路基板８上に
載置し、導電性接着剤１０によって、テープ状フィルム
基板に形成された導電性パターン４と、回路基板８に形
成された接続端子９とを接続する。
【００３１】具体的には、図９に示すように、ローラー
１６及び１７によって保持されたテープ状フィルム基板
と回路基板８との位置決めを行った後、テープ状フィル
ム基板を回路基板８に接続する。接続に際しては、加熱
圧着治具１２によって加熱・圧着（２００℃、２０秒程
度）を行う。これにより、半導体デバイスチップ１に設
けられた各スタッドバンプ２（外部端子）が、対応する
導電性パターン４を介して、回路基板８に形成された対
応する接続端子９と接続される。なお、図９では、紙面
の都合上、接着剤５及び導電性接着剤１０は省略して描
いているが、図５〜図７等からわかるように実際にはそ
れらも形成されている（以後の図も同様）。図１０は、
このようにしてテープ状フィルム基板と回路基板８とを
接着した状態を示している。
【００３２】続いて、図１１に示すように、ローラー１
６及び１７を上方に移動させて、テープ状フィルム基板
を引き上げるようにする。このとき、テープ状フィルム
基板には先に説明した切り込み１５が形成されているた
め、切り込みの内部のみがフィルム基板の個片（フィル
ム基板片）として分離され回路基板８上に残置する。そ
れ以外の部分は、図１２に示すような形状となって切り
離される。
【００３３】このようにして、図１３に示すように、半
導体デバイスチップ１が接着されたフィルム基板片が搭
載された回路基板が得られる。
【００３４】その後、一方のローラー（例えばローラー
１７）によってテープ状フィルム基板を図６に示した１
単位構造分だけ巻き取る、すなわち図１１においてテー
プ状フィルム基板を１単位構造分だけ移動させ、上述し
た工程と同様の工程を行うことで、他の回路基板上に同
様にしてフィルム基板片を搭載する。以後、同様の工程
を繰り返すことで、順次各フィルム基板片を各回路基板
上に搭載することができる。
【００３５】以上述べたように、本実施形態によれば、
絶縁フィルム３に予め切り込み１５を形成しておくの
で、テープ状フィルム基板を回路基板８に接続した状態
で容易にフィルム基板片を分離することができる。した
がって、個々のフィルム基板片に分離せずにテープ状フ
ィルム基板を取り扱うことができ、自動化による生産性
の向上をはかることができる。また、従来技術で述べた
ような問題、すなわち吸着治具と加熱圧着治具とを併置
することができない問題（図２５参照）、導電性接着剤
がフィルム基板片の周縁部から這い上がる問題（図２６
参照）等を防止することができるため、フィルム基板片
を小さくすることができる。さらに、導電性パターン４
が切り込み１５を跨ぐように形成されているので（図５
及び図６参照）、フィルム基板片を最終的に分離するま
での間、フィルム基板片を確実に保持することができ
る。
【００３６】なお、本実施形態は、以下に示すように種
々変形して実施することが可能である。
【００３７】図１４（ａ）〜（ｄ）は、切り込み１５の
形状について種々の変形例を示したものであり、これら
の切り込み形状を採用した場合にも、上述した作用効果
と同様の作用効果を奏することが可能である。
【００３８】図１５は、導電性パターン４の形状の変形
例を示したものである。本例では、図１５（ｂ）（図１
５（ａ）の破線内の拡大図）に示すように、導電性パタ
ーン４の線幅が切り込み１５を跨ぐ領域で狭くなってい
る。このような構成にすることで、フィルム基板片を確
実かつ容易に分離することが可能となる。
【００３９】図１６（ａ）及び（ｂ）はいずれも、導電
性パターン４とは別の付加的な導電性パターン１８を、
切り込み１５を跨ぐようにして絶縁フィルム上に形成し
たものである。この導電性パターン１８は、導電性パタ
ーン４のパターニング工程において同時にパターニング
されるものであるが、半導体デバイスチップの外部端子
（スタッドバンプ）とは電気的に分離されている。この
ように、付加的な導電性パターン１８を形成することに
より、フィルム基板片を最終的に分離するまでの間、フ
ィルム基板片を確実に保持することができる。
【００４０】図１７（ａ）及び（ｂ）は、導電性パター
ン４及びそれに対応する切り込み１５のパターンの例を
示したものである。図１７（ａ）は、導電性パターン４
が３方向に配置されている例である。図１７（ｂ）は、
下側の導電性パターン４が上側の導電性パターン４より
も本数が多く密度も高い場合の例である。いずれの例で
も、上述した実施形態の場合（図５等参照）に比べて、
導電性パターン４の配置形状に対応して切り込み１５の
パターンが複雑になっているが、このような場合にも、
上述した実施形態の作用効果と同様の作用効果を奏する
ことが可能である。
【００４１】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００４２】
【発明の効果】本発明によれば、絶縁性フィルムに切り
込みが形成されているため、フィルム基板片を容易に分
離することができ、自動化による生産性の向上やフィル
ム基板片の小型化をはかることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る製造方法例を説明する
ための図。
【図２】本発明の実施形態に係る製造方法例を説明する
ための図。
【図３】本発明の実施形態に係る製造方法例を説明する
ための図。
【図４】本発明の実施形態に係る製造方法例を説明する
ための図。
【図５】本発明の実施形態に係る製造方法例を説明する
ための図。
【図６】本発明の実施形態に係る製造方法例を説明する
ための図。
【図７】本発明の実施形態に係る製造方法例を説明する
ための図。
【図８】本発明の実施形態に係る製造方法例を説明する
ための図。
【図９】本発明の実施形態に係る製造方法例を説明する
ための図。
【図１０】本発明の実施形態に係る製造方法例を説明す
るための図。
【図１１】本発明の実施形態に係る製造方法例を説明す
るための図。
【図１２】本発明の実施形態に係る製造方法例を説明す
るための図。
【図１３】本発明の実施形態に係る製造方法例を説明す
るための図。
【図１４】本発明の実施形態の変更例を説明をするため
の図。
【図１５】本発明の実施形態の他の変更例を説明をする
ための図。
【図１６】本発明の実施形態の他の変更例を説明をする
ための図。
【図１７】本発明の実施形態の他の変更例を説明をする
ための図。
【図１８】従来技術に係る製造方法例を説明するための
図。
【図１９】従来技術に係る製造方法例を説明するための
図。
【図２０】従来技術に係る製造方法例を説明するための
図。
【図２１】従来技術に係る製造方法例を説明するための
図。
【図２２】従来技術に係る製造方法例を説明するための
図。
【図２３】従来技術に係る製造方法例を説明するための
図。
【図２４】従来技術に係る製造方法例を説明するための
図。
【図２５】従来技術の問題点を説明するための図。
【図２６】従来技術の問題点を説明するための図。
【符号の説明】
１…半導体デバイスチップ ２…スタッドバンプ ３…絶縁性フィルム ４…導電性パターン ５…接着剤 ６…異方性導電樹脂 ７…受動部品 ８…回路基板 ９…接続端子 １０…導電性接着剤 １１…吸着治具 １２…加熱圧着治具 １３…金属刃 １４…金属箔 １５…切り込み １６、１７…ローラー １８…付加的な導電性パターン

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】将来分離される分離予定領域の外周に沿っ
    て部分的に形成された切り込みを有し、半導体デバイス
    チップが搭載される絶縁性シートと、 前記絶縁性シート上に形成され、前記半導体デバイスチ
    ップの外部端子が接続される導電性パターンと、 を備えたことを特徴とするフィルム基板。
  2. 【請求項２】将来分離される分離予定領域の外周に沿っ
    て部分的に形成された切り込みを有する絶縁性シート
    と、 前記絶縁性シート上に形成された導電性パターンと、 前記絶縁性シート上に搭載され、前記導電性パターンに
    外部端子が接続された半導体デバイスチップと、 を備えたことを特徴とするフィルム基板。
  3. 【請求項３】前記導電性パターンは前記切り込みを跨ぐ
    ように形成されていることを特徴とする請求項１又は２
    に記載のフィルム基板。
  4. 【請求項４】前記導電性パターンは前記切り込みを跨ぐ
    領域で線幅が狭くなっていることを特徴とする請求項３
    に記載のフィルム基板。
  5. 【請求項５】前記切り込みを跨ぐように形成され、前記
    半導体デバイスチップの外部端子に接続されない付加的
    な導電性パターンをさらに備えたことを特徴とする請求
    項１又は２に記載のフィルム基板。
  6. 【請求項６】半導体デバイスチップが搭載される絶縁性
    シートに将来分離される分離予定領域の外周に沿って部
    分的に切り込みを形成する工程と、 前記絶縁性シート上に前記半導体デバイスチップの外部
    端子が接続される導電性パターンを形成する工程と、 を備えたことを特徴とするフィルム基板の製造方法。
  7. 【請求項７】絶縁性シートに将来分離される分離予定領
    域の外周に沿って部分的に切り込みを形成する工程と、 前記絶縁性シート上に導電性パターンを形成する工程
    と、 前記絶縁性シート上に半導体デバイスチップを搭載し
    て、該半導体デバイスチップの外部端子を前記導電性パ
    ターンに接続する工程と、 を備えたことを特徴とするフィルム基板の製造方法。
  8. 【請求項８】前記導電性パターンは前記切り込みを跨ぐ
    ように形成されることを特徴とする請求項６又は７に記
    載のフィルム基板の製造方法。
  9. 【請求項９】前記導電性パターンは前記切り込みを跨ぐ
    領域で線幅が狭く形成されることを特徴とする請求項８
    に記載のフィルム基板の製造方法。
  10. 【請求項１０】前記導電性パターンを形成する際に、前
    記半導体デバイスチップの外部端子に接続されない付加
    的な導電性パターンを前記切り込みを跨ぐように形成す
    ることを特徴とする請求項６乃至９のいずれかに記載の
    フィルム基板の製造方法。
  11. 【請求項１１】絶縁性シートに将来分離される分離予定
    領域の外周に沿って部分的に切り込みを形成する工程
    と、 前記絶縁性シート上に導電性パターンを形成する工程
    と、 前記絶縁性シート上に半導体デバイスチップを搭載し
    て、該半導体デバイスチップの外部端子を前記導電性パ
    ターンに接続する工程と、 前記切り込みの内側の少なくとも一部分を回路基板に接
    着させて前記切り込みの外側の部分を切り離すことによ
    り、前記半導体デバイスチップが搭載された絶縁性シー
    トの前記切り込みの内側の部分を前記回路基板上に残置
    させる工程と、 を備えたことを特徴とするフィルム基板付回路基板の製
    造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7300182B2 (en) 2003-05-05 2007-11-27 Lamina Lighting, Inc. LED light sources for image projection systems
EP1550889A3 (en) * 2003-12-30 2005-12-14 IBM Corporation Opto-electronic module comprising flexible electric connection cable and method of making the same
US9113547B2 (en) * 2008-10-24 2015-08-18 Intel Corporation Same layer microelectronic circuit patterning using hybrid laser projection patterning (LPP) and semi-additive patterning(SAP)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751450B2 (ja) 1989-08-28 1998-05-18 セイコーエプソン株式会社 テープキャリアの実装構造及びその実装方法
JPH0653288A (ja) * 1992-07-29 1994-02-25 Sony Corp タブテープ及びタブテープの実装方法
JP2852178B2 (ja) * 1993-12-28 1999-01-27 日本電気株式会社 フィルムキャリアテープ
JPH0982752A (ja) * 1995-09-14 1997-03-28 Sony Corp 半導体装置
US6171888B1 (en) * 1996-03-08 2001-01-09 Lsi Logic Corp. Multi-layer tab tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
JP3442978B2 (ja) 1997-10-15 2003-09-02 シャープ株式会社 テープキャリアパッケージ半導体装置及びそれを用いた液晶パネル表示装置
JP2001007239A (ja) * 1999-06-17 2001-01-12 Nec Corp 半導体装置およびその製造方法

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