JP2002334964A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は表面実装型の半導体
装置、特に配線基板のランドにリードフット部を半田
（ソルダー）によって接続する実装技術に適用して有効
な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface mount type semiconductor device, and more particularly to a technology effective when applied to a mounting technology for connecting a lead foot portion to a land of a wiring board by soldering.
【０００２】[0002]
【従来の技術】電子機器は、機能面から高密度実装化
が、実装面から軽量化，小型化，薄型化が要請されてい
る。この結果、組み込まれる電子部品の端子（リード，
ピン）のピッチが狭小化するとともに、端子数も増大し
て多ピン化傾向にある。また、電子機器に組み込まれる
電子部品の多くは、表面実装（面付け）が可能な構造に
移行して来ている。また、電子部品の製造コスト低減の
ために、パッケージ形態としては、材料が安くかつ生産
性が良好な樹脂封止（レジンパッケージ）型半導体装置
が多用されている。レジンパッケージ型半導体装置とし
ては、金属製のリードフレームを用いるもの、表面にリ
ードを形成した絶縁性フィルムを用いるもの（ＴＣＰ：
Tape Carrier Package）等が知られている。2. Description of the Related Art Electronic devices are required to be mounted at a high density in terms of functions, and are required to be lighter, smaller and thinner in terms of mounting surfaces. As a result, the terminals (leads,
As the pitch of the pins decreases, the number of terminals increases, and the number of pins tends to increase. In addition, many electronic components incorporated in electronic devices have shifted to a structure capable of surface mounting (imposition). Further, in order to reduce the manufacturing cost of electronic components, a resin-encapsulated (resin package) type semiconductor device that is inexpensive and has high productivity is frequently used as a package. As a resin package type semiconductor device, a device using a metal lead frame and a device using an insulating film having leads formed on the surface (TCP:
Tape Carrier Package) is known.
【０００３】表面実装（サーフェスマウント用パッケー
ジ）の動向については、たとえば、「ＮＥＣ技報」Vol.
40 No.10/1987 、P213〜P216に記載されている。この文
献には、現在のＩＣ用面付けパッケージとして、ＳＯＰ
(Small Outline Package),ＱＦＰ (Quad Flat Packag
e)，ＰＬＣＣ（Plastic Leaded Chip Carrier),ＳＯＪ
(Small Outline J-bend)を挙げている。また、この文献
には、面付けパッケージをリード形状で分類し、主要な
リード形状として、ガルウィング，Ｊベンド，バットリ
ードを挙げている。The trend of surface mounting (package for surface mounting) is described in, for example, "NEC Technical Report" Vol.
40 No. 10/1987, pages 213 to P216. This document includes SOP as the current IC imposition package.
(Small Outline Package), QFP (Quad Flat Packag
e), PLCC (Plastic Leaded Chip Carrier), SOJ
(Small Outline J-bend). Further, in this document, imposition packages are classified by lead shape, and gull wings, J-bends, and butt leads are cited as main lead shapes.
【０００４】一方、工業調査会発行「電子材料」1991年
４月号、同年４月１日発行、Ｐ22〜Ｐ28には、ファイン
ピッチのＳＭＴ（Surface Mount Technology）実装につ
いて記載されている。この文献には、ファインピッチタ
イプのＩＣパッケージを一括リフローソルダリングで実
装する方法が開示されている。この実装方法では、配線
板に予備ハンダを付けた後、ハンダペーストを印刷す
る。つぎに、ＱＦＰ（Quad Flat Package ）をマウント
した後、ファインピッチパッケージとなるＴＣＰ（Tape
Carrier Package）を実装するために接着剤を塗布し、
その後ＴＣＰをマウントする。最後に一括リフローソル
ダリングを行ってＱＦＰおよびＴＣＰの実装が終了す
る。On the other hand, P22 to P28, "Electronic Materials", April 1991, April 1, 1991, issued by the Industrial Research Council, describe fine pitch SMT (Surface Mount Technology) mounting. This document discloses a method of mounting a fine pitch type IC package by batch reflow soldering. In this mounting method, a solder paste is printed after a preliminary solder is attached to a wiring board. Next, after mounting QFP (Quad Flat Package), TCP (Tape
Carrier Package) to apply adhesive to implement
Thereafter, the TCP is mounted. Finally, batch reflow soldering is performed, and the implementation of QFP and TCP is completed.
【０００５】また、特開平7-130937号公報には、配線基
板に半田によってリードフット部を固定する表面実装型
半導体装置が開示されている。同文献には、リードフッ
ト部に半田が吸い込まれる吸込孔（空隙部）を設け、配
線基板のマウントパッドにリードフット部を半田で接着
した際、前記吸込孔に半田を入り込ませて実装を行う構
造になっている。これにより、リードフット部と配線基
板との接合強度の向上を図っている。なお、同文献に
は、リードフット部の平坦な部分に２つの吸込孔が設け
られている。Japanese Patent Application Laid-Open No. Hei 7-130937 discloses a surface mount type semiconductor device in which a lead foot portion is fixed to a wiring board by soldering. In this document, a suction hole (gap) into which solder is sucked is provided in a lead foot portion, and when the lead foot portion is bonded to a mounting pad of a wiring board with solder, the solder is inserted into the suction hole to perform mounting. It has a structure. Thereby, the joint strength between the lead foot portion and the wiring board is improved. In this document, two suction holes are provided in a flat portion of the lead foot portion.
【０００６】[0006]
【発明が解決しようとする課題】ＬＳＩ等半導体装置の
リードフット部を配線基板からなる実装基板に接着させ
る際に、あらかじめ両者に半田処理を行いリフローを行
っている。しかし、製造バラツキによる平坦度不足や微
細ピッチ化に伴いフレームの接着面が小さくなり、接着
強度が弱くなってきている。そのため、強度向上策とし
て、半田の量を過剰にして接着強度を確保する方法、ま
た、特定リードを太くし強度を確保する方法が採用され
ている。しかし、従来のこの種の方法では、ＬＳＩの表
面実装技術において、リードを実装基板に接着する際、
半田ブリッジやリード浮き（リード剥がれ）が生じ、装
置故障に至ってしまうことがある。When a lead foot portion of a semiconductor device such as an LSI is bonded to a mounting board formed of a wiring board, both are soldered in advance and reflow is performed. However, with the lack of flatness and fine pitch due to manufacturing variations, the bonding surface of the frame has become smaller, and the bonding strength has become weaker. Therefore, as a measure for improving the strength, a method of securing the bonding strength by using an excessive amount of solder, or a method of securing the strength by making the specific lead thicker is adopted. However, in this type of conventional method, in bonding the leads to the mounting board in the LSI surface mounting technology,
Solder bridges and lead floating (lead peeling) may occur, leading to device failure.
【０００７】また、実装強度を向上させるために、前記
のようにリードフット部に半田を吸い込む吸込孔を設け
た例もある。There is also an example in which a suction hole for sucking solder is provided in the lead foot portion as described above in order to improve the mounting strength.
【０００８】しかし、単に吸込孔を平坦部分に設けただ
けでは接合強度向上に自ずから限界がある。本発明者は
吸込孔の位置等について分析検討した結果、リードフッ
ト部の立ち上がり部分に設けることが接合強度（実装強
度）をより大きくできることに気がつき本発明をなし
た。However, the mere provision of the suction hole in the flat portion naturally limits the improvement of the bonding strength. As a result of analyzing and examining the position of the suction hole and the like, the present inventor has noticed that providing at the rising portion of the lead foot portion can increase the bonding strength (mounting strength) and made the present invention.
【０００９】本発明の目的はリードの実装強度向上を達
成できる半導体装置を提供することにある。An object of the present invention is to provide a semiconductor device capable of improving the mounting strength of a lead.
【００１０】本発明の他の目的は実装時半田ブリッジが
発生し難い半導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device in which a solder bridge hardly occurs during mounting.
【００１１】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１２】[0012]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。The following is a brief description of an outline of typical inventions disclosed in the present application.
【００１３】（１）パッケージと、前記パッケージの周
囲から延在する複数のリードとを有し、前記リードは途
中で一段屈曲してその先端は配線基板のランドに重なる
構造のリードフット部を構成してなる半導体装置であっ
て、前記リードフット部の前記ランドに対面する部分か
ら前記ランドから遠ざかる立ち上がり部分に掛けて前記
ランドにリードフット部を接続する半田を毛細管現象に
よって吸い上げることができる溝が設けられている。(1) A lead foot portion having a structure having a package and a plurality of leads extending from the periphery of the package, wherein the lead is bent one step in the middle and its tip overlaps the land of the wiring board. A semiconductor device having a groove capable of drawing up solder for connecting the lead foot portion to the land by a capillary phenomenon by hanging the rising portion from the portion of the lead foot portion facing the land away from the land. Is provided.
【００１４】前記（１）の手段によれば、（ａ）リード
フット部の立ち上がり部分に半田を毛細管現象によって
吸い上げることができる溝が設けられていることから、
配線基板のランドにあらかじめ塗布した半田を再溶融
（リフロー）した際、溶けた半田は前記溝に入りかつ溝
に沿って上方に這い上がることから、リードフット部の
立ち上がり部分の半田フィレットは大きく付き、接合強
度が向上する。According to the means (1), (a) a groove is provided at the rising portion of the lead foot portion so that the solder can be sucked up by the capillary phenomenon.
When the solder previously applied to the land of the wiring board is re-melted (reflowed), the melted solder enters the groove and climbs upward along the groove, so the solder fillet at the rising portion of the lead foot is large. The joining strength is improved.
【００１５】（ｂ）ランドに塗布された半田はリフロー
時前記溝に吸い寄せられることから、リードフット部の
側縁に張り出さなくなり、隣接するリードを接続する半
田ブリッジは発生しなくなる。(B) Since the solder applied to the land is sucked into the groove at the time of reflow, it does not protrude to the side edge of the lead foot portion, and no solder bridge connecting adjacent leads is generated.
【００１６】[0016]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments of the present invention, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００１７】（実施形態１）図１乃至図７は本発明の一
実施形態（実施形態１）である半導体装置に係わる図で
ある。本発明の表面実装型の半導体装置１は、外観的に
は、図１に示すように、偏平矩形のパッケージ２と、こ
のパッケージ２の両側から突出する複数のリード３とか
らなっている。前記リード３は一段途中で階段状に折れ
曲がったガルウィング型となり、先端はリードフット部
４を構成している。(Embodiment 1) FIGS. 1 to 7 relate to a semiconductor device according to an embodiment (Embodiment 1) of the present invention. As shown in FIG. 1, the surface-mount type semiconductor device 1 of the present invention includes a flat rectangular package 2 and a plurality of leads 3 protruding from both sides of the package 2. The lead 3 is a gull-wing type that is bent stepwise in the middle of one step, and the tip constitutes a lead foot portion 4.
【００１８】リードフット部４は、図６の実装基板２０
の主面に設けられた配線で形成されるランド２１に重な
るように形成されている。ランド２１は半導体装置１の
各リードフット部４に対応するように２列に配置されて
いる。The lead foot portion 4 is mounted on the mounting board 20 shown in FIG.
Is formed so as to overlap with the land 21 formed by the wiring provided on the main surface of. The lands 21 are arranged in two rows so as to correspond to each lead foot portion 4 of the semiconductor device 1.
【００１９】また、これが本発明の特徴の一つである
が、図１，図２及び図３に示すように、リードフット部
４の前記ランド２１に対面する部分（重なる部分である
平坦部４ａ）から、ランド２１から遠ざかる立ち上がり
部分４ｂに掛けて溝（長孔）５が設けられている。前記
溝５は、半田実装時、前記ランド２１にあらかじめ塗布
した半田３０（図６及び図７参照）を毛細管現象によっ
てリード上方に吸い上げることができる幅の溝となって
いる。また、リードフット部４の前記ランド２１に重な
る平坦部４ａには貫通した孔６が設けられている。This is one of the features of the present invention. As shown in FIGS. 1, 2 and 3, a portion of the lead foot portion 4 facing the land 21 (a flat portion 4a which is an overlapping portion) is provided. ), A groove (a long hole) 5 is provided so as to extend over a rising portion 4 b that is away from the land 21. The groove 5 has such a width that the solder 30 (see FIGS. 6 and 7) applied to the land 21 in advance can be sucked up above the lead by a capillary phenomenon at the time of solder mounting. Further, a through hole 6 is provided in a flat portion 4 a of the lead foot portion 4 overlapping the land 21.
【００２０】半導体装置１は、図２に示すように、パッ
ケージ２の内部に半導体チップ７が位置している。この
半導体チップ７は絶縁性の接着テープ８を介してバスバ
ーリード９及びリード３の内端部がそれぞれ固定されて
いる。また、半導体チップ７の図示しない電極とバスバ
ーリード９及びリード３の内端部はそれぞれ導電性のワ
イヤ１０で電気的に接続されている。この構成はリード
オンチップ（ＬＯＣ）構造となっている。また、半導体
装置１はメモリーモジュール用の半導体装置である。In the semiconductor device 1, as shown in FIG. 2, a semiconductor chip 7 is located inside a package 2. In the semiconductor chip 7, the inner ends of the bus bar leads 9 and the leads 3 are fixed via an insulating adhesive tape 8, respectively. Further, the electrodes (not shown) of the semiconductor chip 7 and the inner ends of the bus bar leads 9 and the leads 3 are electrically connected by conductive wires 10, respectively. This configuration has a lead-on-chip (LOC) structure. The semiconductor device 1 is a semiconductor device for a memory module.
【００２１】つぎに、本実施形態１の半導体装置１の製
造について図４及び図５を参照しながら説明する。半導
体装置１の製造においては、図４に示すようなリードフ
レーム３５が用意される。このリードフレーム３５は、
Ｆｅ−Ｎｉ合金板やＣｕ合金板等をエッチングによりま
たはプレスによってパターニングすることによって製造
される。図４で示すリードフレーム３５は、短冊体の一
部、即ち一端部分を示すものであり、半導体装置１を製
造するための単一のリードフレームパターン（セルパタ
ーン）を示すものである。Next, the manufacture of the semiconductor device 1 according to the first embodiment will be described with reference to FIGS. In manufacturing the semiconductor device 1, a lead frame 35 as shown in FIG. 4 is prepared. This lead frame 35
It is manufactured by patterning an Fe—Ni alloy plate, a Cu alloy plate, or the like by etching or pressing. The lead frame 35 shown in FIG. 4 shows a part of a strip, that is, one end portion, and shows a single lead frame pattern (cell pattern) for manufacturing the semiconductor device 1.
【００２２】セルパターンは同図に示すように、一対の
平行に延在する外枠３６と、この一対の外枠３６を連結
しかつ外枠３６に直交する方向に延在する一対の内枠３
７とによって形成される枠構造となっている。内枠３７
からは外枠３６に平行に複数のリード３が延在してい
る。両端に位置するリードはバスバーリード９を構成
し、セルパターンの中央側で内枠３７に平行となる連結
部９ａを介して一体となっている。従って、この連結部
９ａは内枠３７に沿ってセルパターンの中央に２本設け
られる構造になっている。As shown in the drawing, the cell pattern includes a pair of parallel outer frames 36, and a pair of inner frames connecting the pair of outer frames 36 and extending in a direction perpendicular to the outer frames 36. 3
7 form a frame structure. Inner frame 37
A plurality of leads 3 extend in parallel with the outer frame 36. The leads located at both ends constitute the bus bar leads 9 and are integrated via a connecting portion 9a parallel to the inner frame 37 at the center of the cell pattern. Accordingly, two connecting portions 9a are provided at the center of the cell pattern along the inner frame 37.
【００２３】内枠３７から延在する複数のリード３はそ
れぞれ所定のパターンに形成され、それぞれの内端を前
記連結部９ａの近傍にまで延在させるパターンになって
いる。The plurality of leads 3 extending from the inner frame 37 are formed in a predetermined pattern, and each of the leads 3 extends in the vicinity of the connecting portion 9a.
【００２４】バスバーリード９を含む各リード３は、そ
の途中を内枠３７に沿って平行に延在するダムバー３８
で支持されている。また、バスバーリード９はそれぞれ
パターニングされた複数のタイバーで支持されている。
それ以外の各部のパターン部分は、特に説明は加えない
が、この種のリードフレームで採用されるパターンであ
る。Each of the leads 3 including the bus bar lead 9 has a dam bar 38 extending in parallel along the inner frame 37 in the middle thereof.
Supported by. The bus bar leads 9 are supported by a plurality of tie bars patterned respectively.
Although not particularly described, the pattern portions of the other parts are patterns used in this type of lead frame.
【００２５】また、これが本発明の特徴の一つである
が、リードフレーム３５の各リード３（含むバスバーリ
ード９）には、最終的にリードフット部とされる部分に
対応して溝５（長孔）と孔６が形成されている。さら
に、前記外枠３６にはガイド孔３９〜４１が設けられて
いる。This is one of the features of the present invention. Each of the leads 3 (including the bus bar leads 9) of the lead frame 35 has a groove 5 (corresponding to a portion to be finally formed as a lead foot portion). Long holes) and holes 6 are formed. Further, guide holes 39 to 41 are provided in the outer frame 36.
【００２６】つぎに、このようなリードフレーム３５に
対してチップボンディング，ワイヤボンディングが行わ
れる。すなわち、図５に示すように、平行に延在する２
本のバスバーリード９の連結部９ａ及びこれら連結部９
ａの近傍に望むリード３の内端部を含む領域には、図５
では図示しない接着テープ８を介して半導体チップ７が
固定される。この構造はリードオンチップ（ＬＯＣ）構
造であり、二本の連結部９ａ間に一列に半導体チップ７
の電極１１が並ぶ。Next, chip bonding and wire bonding are performed on such a lead frame 35. That is, as shown in FIG.
Connecting portions 9a of the busbar leads 9 and the connecting portions 9
The area including the inner end of the lead 3 which is desired in the vicinity of FIG.
The semiconductor chip 7 is fixed via an adhesive tape 8 (not shown). This structure is a lead-on-chip (LOC) structure, in which the semiconductor chips 7 are arranged in a line between two connecting portions 9a.
Of electrodes 11 are arranged.
【００２７】つぎに、半導体チップ７の電極１１と所定
のリード３の内端部を導電性のワイヤ１０で電気的に接
続するとともに、電極１１と所定のバスバーリード９の
連結部９ａをワイヤ１０で電気的に接続する。Next, the electrode 11 of the semiconductor chip 7 and the inner end of the predetermined lead 3 are electrically connected by a conductive wire 10, and the connecting portion 9 a between the electrode 11 and the predetermined bus bar lead 9 is connected to the wire 10. To make an electrical connection.
【００２８】つぎに、図５の破線で示すモールド領域４
５を常用のトランスファモールド装置によってモールド
し、図示はしないが、不要なリードフレーム部分である
ダムバー３８の切断除去、リード切断を行い、かつモー
ルドによって形成されたパッケージ２の両側から突出す
るリード３をガルウィング型に成形して、図１及び図２
に示す半導体装置１を製造する。Next, the mold region 4 shown by a broken line in FIG.
5 is molded by a conventional transfer molding apparatus, and although not shown, cutting and removal of the unnecessary dam frame 38, which is an unnecessary lead frame portion, and cutting of the lead are performed, and the leads 3 projecting from both sides of the package 2 formed by the molding are removed. Fig. 1 and Fig. 2
Is manufactured.
【００２９】このような半導体装置１は、図６及び図７
に示すように所定の実装基板２０に実装される。図６は
ケースを外したメモリーモジュールの例である。実装基
板２０は、特に限定はされないが、ガラスエポキシ樹脂
配線基板からなり、所定のパターンに配線２２が設けら
れている。配線２２の端はスルーホール部２３となり、
中層または下層の配線と電気的に接続されている。ま
た、実装基板２０の一辺に沿って複数の外部電極端子２
４が並んで設けられた構造となっている。この外部電極
端子２４を有する辺の中央には識別用にスリット２５が
設けられている。Such a semiconductor device 1 is shown in FIGS.
Is mounted on a predetermined mounting board 20 as shown in FIG. FIG. 6 shows an example of the memory module without the case. The mounting board 20 is not particularly limited, but is formed of a glass epoxy resin wiring board, and the wiring 22 is provided in a predetermined pattern. The end of the wiring 22 becomes a through hole part 23,
It is electrically connected to the middle or lower wiring. In addition, a plurality of external electrode terminals 2 are arranged along one side of the mounting board 20.
4 are provided side by side. A slit 25 is provided at the center of the side having the external electrode terminal 24 for identification.
【００３０】実装基板２０の主面には、前記半導体装置
１を搭載できるように、半導体装置１の二列のリードフ
ット部４の平坦部４ａに対応してランド２１が設けられ
ている。そして、各リードフット部４は、図６において
黒く塗り潰して示した半田３０でランド２１に固定され
ている。この固定（実装）状態は、図７の断面図に示さ
れている。The main surface of the mounting substrate 20 is provided with lands 21 corresponding to the flat portions 4a of the two rows of the lead foot portions 4 of the semiconductor device 1 so that the semiconductor device 1 can be mounted thereon. Each lead foot portion 4 is fixed to the land 21 by a solder 30 shown in black in FIG. This fixed (mounted) state is shown in the cross-sectional view of FIG.
【００３１】同図に示すように、前記ランド２１に対面
するリードフット部４の平坦部４ａに設けられた孔６に
半田３０が埋まるとともに、リードフット部４の平坦部
４ａから前記ランド２１から遠ざかる立ち上がり部分４
ｂに亘って設けられた溝（長孔）５にも半田３０が埋ま
っている。溝５の部分では、半田３０は毛細管現象によ
って吸い上げられて溝５の高い縁にまで吸い上げられて
接着強度が高くなる良好な半田フィレットを形成してい
る。即ち、所定の幅を有する溝５によって半田３０は高
い位置まで吸い寄せられることから、半田フィレットの
表面はなだらかな曲面を形成することになり、半田によ
る接合強度は高いものとなる。これにより、リード３の
ランド２１に対する接合強度は高いものとなる。また、
この接合強度向上は、リードフット部４の平坦部４ａに
設けられた孔６に半田３０が入り込むことによる半田３
０との接触面積の増大によってもさらに高められること
になり、半導体装置１の実装強度向上が達成できる。As shown in the figure, the solder 30 is buried in the hole 6 provided in the flat portion 4a of the lead foot portion 4 facing the land 21 and the land 21 is moved from the flat portion 4a of the lead foot portion 4 to the land 21. Rising part 4 going away
The solder 30 is also buried in the groove (long hole) 5 provided over “b”. In the groove 5, the solder 30 is sucked up by the capillary phenomenon and is sucked up to the high edge of the groove 5 to form a good solder fillet having a high bonding strength. That is, since the solder 30 is drawn to a high position by the groove 5 having a predetermined width, the surface of the solder fillet forms a gentle curved surface, and the bonding strength by the solder is high. Thereby, the bonding strength of the lead 3 to the land 21 is high. Also,
The improvement of the bonding strength is achieved by the solder 3 entering the hole 6 provided in the flat portion 4a of the lead foot portion 4 by the solder 30.
This can be further increased by increasing the contact area with zero, and the mounting strength of the semiconductor device 1 can be improved.
【００３２】また、溝５及び孔６の存在によって、半田
３０はリードフット部４の溝５や孔６に吸い寄せられる
ことから、リードフット部４の周囲に広がり難くなり、
隣接するリードを電気的に繋ぐ半田ブリッジも発生しな
くなり、実装の信頼性が高くなる。Further, the presence of the groove 5 and the hole 6 allows the solder 30 to be attracted to the groove 5 and the hole 6 of the lead foot portion 4, so that it is difficult to spread around the lead foot portion 4.
Solder bridges that electrically connect adjacent leads are not generated, and mounting reliability is improved.
【００３３】本実施形態１によれば、リードフット部４
の立ち上がり部分４ｂに半田３０を毛細管現象によって
吸い上げることができる溝５が設けられていることか
ら、実装基板２０のランド２１にあらかじめ塗布した半
田３０を再溶融（リフロー）した際、溶けた半田３０は
前記溝５に入りかつ溝５に沿って上方に這い上がること
から、リードフット部４の立ち上がり部分４ｂの半田フ
ィレットは大きく付き、接合強度が向上する。According to the first embodiment, the lead foot portion 4
Is provided with a groove 5 in which the solder 30 can be sucked up by capillarity in the rising portion 4b of the solder 30. When the solder 30 previously applied to the land 21 of the mounting board 20 is re-melted (reflowed), the melted solder 30 Enters the groove 5 and crawls upward along the groove 5, so that the solder fillet at the rising portion 4b of the lead foot portion 4 is large, and the bonding strength is improved.
【００３４】また、本実施形態１によれば、ランド２１
に塗布された半田３０はリフロー時前記溝５及び孔６に
吸い寄せられることから、リードフット部４の側縁に張
り出さなくなり、隣接するリード３を接続する半田ブリ
ッジは発生しなくなる。According to the first embodiment, the land 21
Is applied to the groove 5 and the hole 6 at the time of reflow, so that the solder 30 does not protrude to the side edge of the lead foot portion 4 and the solder bridge connecting the adjacent leads 3 does not occur.
【００３５】本実施形態１によれば、表面実装型半導体
装置の実装基板２０への接合強度の向上が図れることか
ら、電子機器製造における表面実装型半導体装置の実装
不良（システムダウン）低減が達成できるという相乗効
果が得られる。According to the first embodiment, since the bonding strength of the surface-mounted semiconductor device to the mounting substrate 20 can be improved, the mounting failure (system down) of the surface-mounted semiconductor device can be reduced in the production of electronic equipment. The synergistic effect of being able to do is obtained.
【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
図８に示すように、長孔をさらに長い構造として、リー
ドフット部４の平坦部４ａに長く溝部分５ｃを設けると
ともに、立ち上がり部分４ｂにも延在させる一本の溝５
としても、実装時半田を多く溝５内に吸い込み、かつ高
い位置まで半田フィレットを形成できることから、前記
実施形態と同様に、あるいはそれ以上に接合強度を向上
させることができる。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say, for example,
As shown in FIG. 8, the elongated hole has a longer structure, a long groove portion 5c is provided in the flat portion 4a of the lead foot portion 4, and a single groove 5 extending to the rising portion 4b is also provided.
However, since a large amount of solder can be sucked into the groove 5 at the time of mounting and a solder fillet can be formed up to a high position, the joining strength can be improved in the same manner as in the above-described embodiment or more.
【００３７】図９は他の溝構造である。この例ではリー
ドフット部４の平坦部４ａに設ける溝部分を細い溝５ｄ
とし、立ち上がり部分４ｂに至る溝部分では円形状溝５
ｅとして大きくし、いわゆる万年筆のペン先の割れと同
様にして、半田の吸い込み時、円形状溝５ｅに半田を吸
い寄せるようにしたものである。この構造においても前
記実施形態と同様に、あるいはそれ以上に接合強度を向
上させることができる。FIG. 9 shows another groove structure. In this example, the groove provided in the flat portion 4a of the lead foot portion 4 is formed as a thin groove 5d.
In the groove portion reaching the rising portion 4b, a circular groove 5 is formed.
In the same manner as the so-called crack of the pen tip of a fountain pen, the solder is drawn into the circular groove 5e when sucking the solder. Also in this structure, the bonding strength can be improved in the same manner as in the above-described embodiment or more.
【００３８】図１０は他の溝構造である。この例では、
図８の構造において平坦部４ａに設けた溝部分５ｃを平
坦部４ａの先端まで到達させた構造である。溝５が長い
分だけ半田の吸い寄せ効果も大きい。従って、本実施形
態の例においても前記実施形態と同様に、あるいはそれ
以上に接合強度を向上させることができる。FIG. 10 shows another groove structure. In this example,
This is a structure in which the groove portion 5c provided in the flat portion 4a in the structure of FIG. 8 reaches the tip of the flat portion 4a. The longer the groove 5, the greater the effect of attracting solder. Therefore, in the example of the present embodiment, the bonding strength can be improved in the same manner as in the above-described embodiment or more.
【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である表面実
装型半導体装置の実装技術に適用した場合について説明
したが、それに限定されるものではない。本発明は少な
くとも表面実装型の電子部品にも同様に適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the mounting technology of the surface mounting type semiconductor device, which is the field of application as the background, has been described, but the invention is not limited to this. The present invention can be similarly applied to at least surface-mounted electronic components.
【００４０】[0040]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【００４１】（１）リードの半田による実装強度向上を
達成できる半導体装置を提供することができる。(1) It is possible to provide a semiconductor device capable of improving the mounting strength of a lead by soldering.
【００４２】（２）実装時半田ブリッジが発生し難い半
導体装置を提供することができる。(2) It is possible to provide a semiconductor device in which a solder bridge hardly occurs during mounting.
【００４３】（３）半田ブリッジの発生を抑えることが
でき実装の信頼性が高くなる。(3) The occurrence of solder bridges can be suppressed, and the reliability of mounting can be increased.
【図１】本発明の一実施形態（実施形態１）である半導
体装置の外観を示す斜視図である。FIG. 1 is a perspective view showing an appearance of a semiconductor device according to an embodiment (Embodiment 1) of the present invention.
【図２】本実施形態１の半導体装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment.
【図３】本実施形態１の半導体装置におけるパッケージ
から突出するリード部分のみを示す拡大斜視図である。FIG. 3 is an enlarged perspective view showing only a lead portion protruding from a package in the semiconductor device of the first embodiment.
【図４】本実施形態１の半導体装置の製造に使用される
リードフレームの一部を示す平面図である。FIG. 4 is a plan view showing a part of a lead frame used for manufacturing the semiconductor device of the first embodiment.
【図５】前記リードフレームに半導体チップを固定しか
つワイヤボンディングが行われたリードフレームの一部
の平面図である。FIG. 5 is a plan view of a part of the lead frame in which a semiconductor chip is fixed to the lead frame and wire bonding is performed.
【図６】本実施形態１の半導体装置の実装状態を示す斜
視図である。FIG. 6 is a perspective view showing a mounting state of the semiconductor device of the first embodiment.
【図７】本実施形態１の半導体装置の実装状態を示す断
面図である。FIG. 7 is a cross-sectional view illustrating a mounted state of the semiconductor device of the first embodiment.
【図８】本発明の他の実施形態を示すリードフット部の
拡大斜視図である。FIG. 8 is an enlarged perspective view of a lead foot portion showing another embodiment of the present invention.
【図９】本発明の他の実施形態を示すリードフット部の
拡大斜視図である。FIG. 9 is an enlarged perspective view of a lead foot portion showing another embodiment of the present invention.
【図１０】本発明の他の実施形態を示すリードフット部
の拡大斜視図である。FIG. 10 is an enlarged perspective view of a lead foot portion showing another embodiment of the present invention.
１…半導体装置、２…パッケージ、３…リード、４…リ
ードフット部、４ａ…平坦部、４ｂ…立ち上がり部分、
５…溝（長孔）、５ｃ…溝部分、５ｄ…細い溝、５ｅ…
円形状溝、６…孔、７…半導体チップ、８…接着テー
プ、９…バスバーリード、９ａ…連結部、１０…ワイ
ヤ、１１…電極、２０…実装基板、２１…ランド、２２
…配線、２３…スルーホール部、２４…外部電極端子、
２５…スリット、３０…半田、３５…リードフレーム、
３６…外枠、３７…内枠、３８…ダムバー、３９〜４１
…ガイド孔、４５…モールド領域。DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Package, 3 ... Lead, 4 ... Lead foot part, 4a ... Flat part, 4b ... Rise part,
5 ... groove (long hole), 5 c ... groove part, 5 d ... narrow groove, 5 e ...
Circular groove, 6 hole, 7 semiconductor chip, 8 adhesive tape, 9 busbar lead, 9a connecting portion, 10 wire, 11 electrode, 20 mounting board, 21 land, 22
... wiring, 23 ... through-hole part, 24 ... external electrode terminal,
25: slit, 30: solder, 35: lead frame,
36 ... Outer frame, 37 ... Inner frame, 38 ... Dumb bar, 39-41
... guide holes, 45 ... mold area.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E336 AA04 CC02 CC06 CC07 CC10 CC55 DD04 EE01 GG05 GG14 5F067 AA15 BC07 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5E336 AA04 CC02 CC06 CC07 CC10 CC55 DD04 EE01 GG05 GG14 5F067 AA15 BC07
Claims (1)
ら延在する複数のリードとを有し、前記リードは途中で
一段屈曲してその先端は配線基板のランドに重なる構造
のリードフット部を構成してなる半導体装置であって、
前記リードフット部の前記ランドに対面する部分から前
記ランドから遠ざかる立ち上がり部分に掛けて前記ラン
ドにリードフット部を接続する半田を毛細管現象によっ
て吸い上げることができる溝が設けられていることを特
徴とする半導体装置。1. A lead foot portion having a structure having a package and a plurality of leads extending from the periphery of the package, wherein the lead is bent one step in the middle and its tip overlaps a land of a wiring board. Semiconductor device comprising:
A groove is provided which is provided on a rising portion of the lead foot portion facing the land from a portion facing the land and which can suck up solder for connecting the lead foot portion to the land by a capillary phenomenon. Semiconductor device.
Priority Applications (1)
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|---|---|---|---|
| JP2001137121A JP2002334964A (en) | 2001-05-08 | 2001-05-08 | Semiconductor device |
Applications Claiming Priority (1)
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Publications (1)
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|---|---|
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Family Applications (1)
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049272A (en) * | 2007-08-22 | 2009-03-05 | Mitsubishi Electric Corp | Semiconductor device, and its manufacturing method |
| JP2010080574A (en) * | 2008-09-25 | 2010-04-08 | Koyo Electronics Ind Co Ltd | Joining structure and joining method of bus bar |
| US7746207B2 (en) | 2003-11-05 | 2010-06-29 | Tdk Corporation | Coil device |
| WO2012017997A1 (en) * | 2010-08-02 | 2012-02-09 | 矢崎総業株式会社 | Affixing fitting for component mounted to circuit board |
| JP2013008646A (en) * | 2011-06-27 | 2013-01-10 | Sumitomo Wiring Syst Ltd | Connector for board |
| CN104347555A (en) * | 2013-07-23 | 2015-02-11 | 西安永电电气有限责任公司 | Electrode welding pins of welding type IGBT module |
| US9124057B2 (en) | 2010-01-29 | 2015-09-01 | Omron Corporation | Mounting component, electronic device, and mounting method |
| JP6020977B1 (en) * | 2014-11-28 | 2016-11-02 | 株式会社竹内技術研究所 | Board to board connector |
| JP2017126523A (en) * | 2016-01-15 | 2017-07-20 | 京セラ株式会社 | heater |
| JP2018081765A (en) * | 2016-11-14 | 2018-05-24 | 北川工業株式会社 | Conductive member, and grounding structure |
| WO2018190210A1 (en) * | 2017-04-14 | 2018-10-18 | パナソニックＩｐマネジメント株式会社 | Contact device, electromagnetic relay and electrical equipment |
| US11764465B2 (en) | 2020-03-11 | 2023-09-19 | Japan Aviation Electronics Industry, Limited | Antenna assembly and electronic equipment |
-
2001
- 2001-05-08 JP JP2001137121A patent/JP2002334964A/en active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746207B2 (en) | 2003-11-05 | 2010-06-29 | Tdk Corporation | Coil device |
| JP2009049272A (en) * | 2007-08-22 | 2009-03-05 | Mitsubishi Electric Corp | Semiconductor device, and its manufacturing method |
| JP2010080574A (en) * | 2008-09-25 | 2010-04-08 | Koyo Electronics Ind Co Ltd | Joining structure and joining method of bus bar |
| US9124057B2 (en) | 2010-01-29 | 2015-09-01 | Omron Corporation | Mounting component, electronic device, and mounting method |
| WO2012017997A1 (en) * | 2010-08-02 | 2012-02-09 | 矢崎総業株式会社 | Affixing fitting for component mounted to circuit board |
| JP2012033436A (en) * | 2010-08-02 | 2012-02-16 | Yazaki Corp | Fitting fixture for component mounted on circuit board |
| CN103053080A (en) * | 2010-08-02 | 2013-04-17 | 矢崎总业株式会社 | Affixing fitting for component mounted to circuit board |
| KR101553754B1 (en) | 2010-08-02 | 2015-09-16 | 야자키 소교 가부시키가이샤 | Affixing fitting for component mounted to circuit board |
| US9025338B2 (en) | 2010-08-02 | 2015-05-05 | Yazaki Corporation | Fixing fitting of parts mounted on circuit board |
| CN103053080B (en) * | 2010-08-02 | 2015-05-27 | 矢崎总业株式会社 | Affixing fitting for component mounted to circuit board |
| JP2013008646A (en) * | 2011-06-27 | 2013-01-10 | Sumitomo Wiring Syst Ltd | Connector for board |
| CN104347555A (en) * | 2013-07-23 | 2015-02-11 | 西安永电电气有限责任公司 | Electrode welding pins of welding type IGBT module |
| JP6020977B1 (en) * | 2014-11-28 | 2016-11-02 | 株式会社竹内技術研究所 | Board to board connector |
| JP2017126523A (en) * | 2016-01-15 | 2017-07-20 | 京セラ株式会社 | heater |
| JP2018081765A (en) * | 2016-11-14 | 2018-05-24 | 北川工業株式会社 | Conductive member, and grounding structure |
| WO2018190210A1 (en) * | 2017-04-14 | 2018-10-18 | パナソニックＩｐマネジメント株式会社 | Contact device, electromagnetic relay and electrical equipment |
| JPWO2018190210A1 (en) * | 2017-04-14 | 2020-02-27 | パナソニックＩｐマネジメント株式会社 | Contact devices, electromagnetic relays and electrical equipment |
| US11257646B2 (en) | 2017-04-14 | 2022-02-22 | Panasonic Intellectual Property Management Co., Ltd. | Contact device, electromagnetic relay, and electrical device |
| JP7026327B2 (en) | 2017-04-14 | 2022-02-28 | パナソニックＩｐマネジメント株式会社 | Contact devices, electromagnetic relays and electrical equipment |
| US11764465B2 (en) | 2020-03-11 | 2023-09-19 | Japan Aviation Electronics Industry, Limited | Antenna assembly and electronic equipment |
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