JP2002299554A - 高周波半導体装置 - Google Patents

高周波半導体装置

Info

Publication number
JP2002299554A
JP2002299554A JP2001099960A JP2001099960A JP2002299554A JP 2002299554 A JP2002299554 A JP 2002299554A JP 2001099960 A JP2001099960 A JP 2001099960A JP 2001099960 A JP2001099960 A JP 2001099960A JP 2002299554 A JP2002299554 A JP 2002299554A
Authority
JP
Japan
Prior art keywords
semiconductor device
inductance element
frequency semiconductor
conductor layer
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001099960A
Other languages
English (en)
Other versions
JP3507874B2 (ja
Inventor
Yutaka Mimino
裕 耳野
Osamu Baba
修 馬場
Yoshio Aoki
芳雄 青木
Muneharu Goto
宗春 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Quantum Devices Ltd
Original Assignee
Fujitsu Quantum Devices Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Quantum Devices Ltd filed Critical Fujitsu Quantum Devices Ltd
Priority to JP2001099960A priority Critical patent/JP3507874B2/ja
Priority to US10/085,035 priority patent/US20020140052A1/en
Priority to TW091104617A priority patent/TW543236B/zh
Publication of JP2002299554A publication Critical patent/JP2002299554A/ja
Application granted granted Critical
Publication of JP3507874B2 publication Critical patent/JP3507874B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10Inductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • H01F2017/0073Printed inductances with a special conductive pattern, e.g. flat spiral
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00Details of transformers or inductances, in general
    • H01F27/34Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

(57)【要約】 【課題】 接地プレート上に層間絶縁膜を挟んで設け
た線路導体で形成したインダクタンス素子には寄生容量
が存在するため、高周波設計に寄生容量を考慮する必要
があった。 【解決手段】 インダクタンス素子直下の接地プレー
トを除去して間隙部を設けることによって接地電位との
間に介在する誘電体による寄生容量を解消することがで
き、特性の良好な高周波半導体装置を得ることができ
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は高周波信号の導波路
を用いたMMIC全般に関するものである。
【0002】
【従来の技術】HEMTやHBT に代表される高速半導体デバ
イスを利用したMMIC(Monolithic Microwave Integrate
d Circuit )には、高周波信号を取り扱うため、通常の
シリコン集積回路などとは違い、配線には高周波導波路
が必要となる。このような高周波導波路としては、線路
特性が安定で分散特性(伝播定数の周波数依存性)が少
ないマイクロストリップ線路が使用される。また、MMIC
は受動デバイスとしてインダクタンス素子が必要である
が、基本的にはマイクロストリップ線路を使用したイン
ダクタンス素子が採用される。
【0003】図8は従来のマクロストリップ線路を使用
したインダクタンス素子を示す平面図であり、図9は図
8の線分A-A'における断面図を示す図である。
【0004】図8は、メアンダ型と呼ばれるインダクタ
ンス素子を示すものであり、このインダクタンス素子1
00は、線路導体1が蛇行した形状を有している。ま
た、その両端には伝送路となる線路導体1が接続されて
いる。
【0005】図9は図8の線分A-A'における断面図であ
る。基板部分については、たとえばGaAsなどから構成さ
れ、能動デバイス(図示せず)が形成される半導体基板
2上にその表面を保護する表面絶縁膜3が設けられた構
造を持っている。そして、その上部に接地電位に接続さ
れる接地プレート4および樹脂絶縁膜材料などからなる
層間絶縁膜5が設けられている。層間絶縁膜5の表面に
は線路導体1が設けられ、線路導体1は接地プレート4
との間でストリップ線路を構成している。
【0006】
【発明が解決しようとする課題】図8,9で説明した従
来のインダクタンス素子は、伝送路の一部を単に蛇行さ
せることで構成されており、簡便に所望のインダクタン
スを得ることができる。しかしながら、このインダクタ
ンス素子には寄生容量が存在しており、高周波設計を行
う場合にその寄生容量を考慮する必要があった。
【0007】本発明は寄生容量の小さいインダクタンス
素子を提供することを目的とする。
【0008】
【課題を解決するための手段】従来のインダクタンス素
子において寄生容量が存在していた理由は、伝送路の一
部を単に変形(蛇行など)するだけでインダクタンス素
子を構成していたことが原因である。
【0009】すなわち、伝送路は線路導体と接地プレー
トがセットになって所望の伝送特性を得るものであるの
で、これを利用してインダクタンス素子を構成した場
合、そこには、接地プレートとの間に介在する層間絶縁
膜による寄生容量が付加されるのである。
【0010】図1は本発明の原理図を説明する平面図、
図2は図1の線分A-A'における断面図である。
【0011】本発明では、上記説明した寄生容量を解消
するため、インダクタンス素子100の領域に位置する
接地プレート4を除去して間隙部4a を設けるものであ
る。
【0012】間隙部4a によってインダクタンス素子1
00の直下には接地電位が存在しなくなるので、接地電
位との間に介在していた誘電体(層間絶縁膜5)による
寄生容量が解消される。
【0013】なお、本発明のインダクタンス素子100
は接地プレート4が対向しないため、電気的には集中定
数的な扱いとなる。
【0014】請求項1の高周波半導体装置は、半導体基
板上に接地プレート、さらにその上に層間絶縁膜を介し
て線路導体とインダクタンス素子を設け、前記インダク
タンス素子直下の接地プレートを除去して間隙部を形成
することにより、前記インダクタンス素子と前記接地プ
レート間の寄生容量を低減するものである。
【0015】請求項2の高周波半導体装置は、前記イン
ダクタンス素子が一直線状の導体層からなるインダクタ
ンス素子である。
【0016】請求項3の高周波半導体装置は、前記一直
線状の導体層が屈曲してなるインダクタンス素子であ
る。
【0017】請求項4の高周波半導体装置は、前記屈曲
してなる導体層が蛇行した構造(メアンダ構造)のイン
ダクタンス素子である。
【0018】請求項5の高周波半導体装置は、前記屈曲
してなる導体層が螺旋構造(スパイラスパターン)のイ
ンダクタンス素子である。
【0019】請求項6の高周波半導体装置は、前記スパ
イラルパターンの中心における導体層をエアブリッジに
よってスパイラルの外部へ引き出す構造のインダクタン
ス素子である。
【0020】請求項7の高周波半導体素子は、前記スパ
イラルパターンの中心における導体層を層間絶縁膜を介
して多層配線構造でスパイラルの外側へ引き出すインダ
クタンス素子である。
【0021】請求項8の高周波半導体装置は、前記スパ
イラルパターンの中心における導体層をスルーホールを
介してスパイラルパターンの下側へ引き出すインダクタ
ンス素子である。
【0022】請求項9の高周波半導体装置は、前記イン
ダクタンス素子が複数個直列に接続されてフィルタ素子
をなすものである。
【0023】請求項10の高周波半導体装置は、一直線
状の導体層の直下に設ける間隙部を複数個とすることに
より、前記インダクタンス素子が複数個直列に接続した
フィルタ素子をなすものである。
【0024】請求項11の高周波半導体装置は、インダ
クタンス素子の導体層と接地プレートの間の層間絶縁膜
に樹脂絶縁膜を用いる。樹脂絶縁膜は酸化膜や窒化膜に
比べ比誘電率が小さいために、インダクタンス素子の寄
生容量を更に小さくすることができる。
【0025】請求項12の高周波半導体装置は、前記樹
脂絶縁膜にポリイミドまたはベンゾシクロブテンを用い
て、寄生容量を小さくする。
【0026】請求項13の高周波半導体装置は、前記線
路導体と前記層間絶縁膜を多層形成するインダクタンス
素子である。
【0027】
【発明の実施の形態】図3は本発明の第1の実施形態例
を示すMMICの平面図である。
【0028】図4は図3の線分A-A'における断面図であ
る。
【0029】本実施例ではGaAsからなる化合物半導
体基板2を使用し、FETなどの能動デバイス(図示せ
ず)を形成した後、その表面に窒化シリコンからなる表
面絶縁膜3を設けている。そして、表面絶縁膜2上に接
地電位に接続される接地プレート4が設けられ、その上
に層間絶縁膜5が設けられる。層間絶縁膜はポリイミド
やベンゾシクロブテン(BCB)によって構成されてお
り、各層間絶縁膜5には所定パターンの線路導体1が設
けられる。線路導体1には金(Au)が使用され、スパッタ
リングや蒸着などによって被着した後、イオンミリング
やリフトオフによってパターンニングされる。
【0030】本実施例では、インダクタンス素子100
となる部分と伝送路200となる部分で表面上の違いは
ない。このような一直線の形状をもった伝送路200は
元来、所定のインダクタンスを持っているが、本実施例
のインダクタンス素子100では、さらにその直下の接
地プレート4が除去されて間隙部4a が設けられてい
る。この部分でのインダクタンスは、局所的に集中定数
的な線路として取り扱う。
【0031】本実施例によれば、寄生容量の影響が解消
されたインダクタンス100を得ることが出来る。
【0032】なお、本実施例ではインダクタンス素子1
00における線路導体1は、一直線の形状を持っていた
が、一直線の形状を組み合わせてL 字型などのような構
造を採用することも出来る。また、図1で説明したメア
ンダ型はもちろん、図5に示すスパイラル型なども採用
できる。
【0033】図5は本発明の第2の実施形態例を示すス
パイラル型のインダクタンス素子である。
【0034】図5では、線路導体1は螺旋形状をもつ、
いわゆるスパイラルパターンを持っている。なお、この
例ではその一端がスパイラルの中心に位置するため、そ
こから電位を引き出すためにはスパイラルを構成する線
路導体1と交差する必要がある。このような引出しに
は、いわゆるエアブリッジによって空中配線するか、ま
たは層間絶縁膜によって多層配線構造を用いることがで
きる。また、スルーホールによってインダクタンス素子
100の下側から電位を引出すことも可能であり、たと
えばスパイラル構造の直下にこのインダクタンス素子と
接続される端子があれば、このスルーホールによって直
接接続することも出来る。
【0035】図6,図7は本発明の第3の実施形態例を
示す図である。
【0036】図6は本実施例の平面図、図7は図6の線
分A-A'における断面図である。
【0037】本実施例では、間隙部4a を複数設けた構
造を持っている。前記したように、本発明のインダクタ
ンス素子は、接地プレート4と対向していないため、電
気的には集中定数的な振舞いをもっているが、本実施例
では、それを複数配置することでフィルタ素子を実現す
るものである。
【0038】すなわち、本実施例では周期的に本発明の
インダクタンス素子100が設けられた伝送線路と見な
すことができ、各インダクタンス素子100同士の間隔
(線路導体によって結合される距離)と、各インダクタ
ンス素子100の値との相関で特定の周波数に対するフ
ィルタが構成できるのである。
【0039】以上説明した実施例では、線路導体1が単
層の場合を示したが、これを層間絶縁膜5を介して多層
に設けた、いわゆる3次元MMICに本発明を採用すること
もできる。
【0040】
【発明の効果】以上説明したように本発明によれば、イ
ンダクタンス素子の直下には接地電位が存在しなくなる
ので、接地電位との間に介在する誘電体による寄生容量
を解消することができ、特性の良好な高周波半導体装置
を得ることができる。
【図面の簡単な説明】
【図1】 本発明の原理を説明する平面図
【図2】 本発明の原理を説明する断面図
【図3】 本発明の第1実施形態例平面図
【図4】 本発明の第1実施形態例断面図
【図5】 本発明の第2実施形態例平面図
【図6】 本発明の第3実施形態例平面図
【図7】 本発明の第3実施形態例断面図
【図8】 従来のインダクタンス素子を示す平面図
【図9】 従来のインダクタンス素子を示す断面図
【符号の説明】
1 線路導体 2 半導体基板 3 表面絶縁膜 4 接地プレート 4a 間隙部 5 層間絶縁膜 100 インダクタンス素子 200 伝送路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成14年2月18日(2002.2.1
8)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 芳雄 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 (72)発明者 後藤 宗春 山梨県中巨摩郡昭和町大字紙漉阿原1000番 地 富士通カンタムデバイス株式会社内 Fターム(参考) 5F038 AV20 AZ01 AZ04 CA09 CA16 DF02 EZ02 EZ20

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に設けられた接地プレート
    と、 前記接地プレート上に層間絶縁膜を介して設けられた線
    路導体と、 前記線路導体に接続された導体層であって、その直下に
    おいて前記接地プレートが除去された間隙部を有するイ
    ンダクタンス素子と、 を備えることを特徴とする高周波半導体装置。
  2. 【請求項2】 前記インダクタンス素子の導体層は、一
    直線の構造を有することを特徴とする請求項1記載の高
    周波半導体装置。
  3. 【請求項3】 前記インダクタンス素子の導体層は、一
    直線の構造を組み合わせた屈曲構造を有することを特徴
    とする請求項2記載の高周波半導体装置。
  4. 【請求項4】 前記インダクタンス素子の導体層は、蛇
    行した構造を有することを特徴とする請求項3記載の高
    周波半導体装置。
  5. 【請求項5】 前記インダクタンス素子の導体層は、螺
    旋構造を有するスパイラルパターンであることを特徴と
    する請求項3記載の高周波半導体装置。
  6. 【請求項6】 前記スパイラルパターンの中心の導体層
    は、エアブリッジによってスパイラルの外側へ引き出さ
    れることを特徴とする請求項5記載の高周波半導体装
    置。
  7. 【請求項7】 前記スパイラルパターンの中心の導体層
    は、層間絶縁膜を介した多層配線構造によってスパイラ
    ルの外側へ引き出されることを特徴とする請求項5記載
    の高周波半導体装置。
  8. 【請求項8】 前記スパイラルパターンの中心の導体層
    は、スルーホールを介してスパイラルの下側へ引き出さ
    れることを特徴とする請求項5記載の高周波半導体装
    置。
  9. 【請求項9】 前記インダクタンス素子が複数直列に接
    続されてフィルタ素子をなすことを特徴とする請求項1
    記載の高周波半導体装置。
  10. 【請求項10】 前記導体層が一直線の構造を有してお
    り、その直下に複数の間隙部が配列されることで、前記
    複数のインダクタンス素子をなすことを特徴とする請求
    項9記載の高周波半導体装置。
  11. 【請求項11】 前記層間絶縁膜は樹脂絶縁材料である
    ことを特徴とする請求項1記載の高周波半導体装置。
  12. 【請求項12】 前記樹脂絶縁材料は、ポリイミドまた
    はベンゾシクロブテンで構成されることを特徴とする請
    求項11記載の高周波半導体装置。
  13. 【請求項13】 前記線路導体は、前記層間絶縁膜を介
    して多層に設けられることを特徴とする請求項1記載の
    高周波半導体装置。
JP2001099960A 2001-03-30 2001-03-30 高周波半導体装置 Expired - Fee Related JP3507874B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001099960A JP3507874B2 (ja) 2001-03-30 2001-03-30 高周波半導体装置
US10/085,035 US20020140052A1 (en) 2001-03-30 2002-03-01 High frequency semiconductor device
TW091104617A TW543236B (en) 2001-03-30 2002-03-12 High frequency semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001099960A JP3507874B2 (ja) 2001-03-30 2001-03-30 高周波半導体装置

Publications (2)

Publication Number Publication Date
JP2002299554A true JP2002299554A (ja) 2002-10-11
JP3507874B2 JP3507874B2 (ja) 2004-03-15

Family

ID=18953446

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001099960A Expired - Fee Related JP3507874B2 (ja) 2001-03-30 2001-03-30 高周波半導体装置

Country Status (3)

Country Link
US (1) US20020140052A1 (ja)
JP (1) JP3507874B2 (ja)
TW (1) TW543236B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059959A (ja) * 2004-08-19 2006-03-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763976B2 (en) * 2008-09-30 2010-07-27 Freescale Semiconductor, Inc. Integrated circuit module with integrated passive device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059959A (ja) * 2004-08-19 2006-03-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20020140052A1 (en) 2002-10-03
TW543236B (en) 2003-07-21
JP3507874B2 (ja) 2004-03-15

Similar Documents

Publication Publication Date Title
JP3502405B2 (ja) 空中経路によって補償されたマイクロ波装置
JP2790033B2 (ja) 半導体装置
JPH0936312A (ja) インダクタンス素子およびその製造方法
US6100775A (en) Vertical interconnect circuit for coplanar waveguides
JP4130323B2 (ja) 高周波フィルタ及び高周波集積回路
US6285269B1 (en) High-frequency semiconductor device having microwave transmission line being formed by a gate electrode source electrode and a dielectric layer in between
JP4015746B2 (ja) 半導体装置
US6989726B2 (en) High-frequency filter circuit and high-frequency communication device
US10824044B2 (en) Mach-Zehnder modulator
JP2002299554A (ja) 高周波半導体装置
JP4108817B2 (ja) マイクロ波・ミリ波回路装置とその製造方法
JP2002299440A (ja) 高周波半導体装置
JP3455413B2 (ja) 半導体装置
US8222968B2 (en) Microstrip transmission line device including an offset resistive region extending between conductive layers and method of manufacture
JP3290360B2 (ja) マイクロ波集積回路
JPH10290105A (ja) 高周波用配線ボード
JP2000151223A (ja) 半導体装置
JP2000165117A (ja) 多層方向性結合器
JP2914345B2 (ja) フリップチップ型半導体装置
JP3176730B2 (ja) キャパシタの製法
JP2001345606A (ja) Mmic増幅器
JPH11163272A (ja) マイクロ波回路
JP3631428B2 (ja) フリップチップ実装構造を持つ半導体装置
JP2738373B2 (ja) 電界効果トランジスタ
JPH11346105A (ja) マイクロ波平面回路

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031202

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees