JP2002289451A

JP2002289451A - チップ型インピーダンス素子の製造方法

Info

Publication number: JP2002289451A
Application number: JP2001084801A
Authority: JP
Inventors: Hidekazu Ochiai; 英一落合; Shinji Wada; 信二和田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-03-23
Filing date: 2001-03-23
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】本発明は、ばらつきの少ない直流抵抗値，イ
ンピーダンス特性を有し、かつ安価で量産性に優れ、実
装性が向上するチップ型インピーダンス素子を提供する
ことを目的としている。【解決手段】結晶磁性体および誘電体等の基台１１の
内部に焼結時のひずみを緩和させるために導体の近傍に
焼失してなくなる線を配置し、結晶磁性体および誘電体
等のセラミックの両端部に導体と電気的に接続された端
子電極を設け、さらに焼失してなくなる線と導体をスパ
イラル状に基台１１の内部に配置させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、各種電子回路に
使用される部品に用いられるチップ型インピーダンス素
子の製造方法に関するものである。

【０００２】

【従来の技術】近年、ノイズ対策の要求が高まってお
り、ノイズ部品として安価でかつ小型化が要求されてい
る。

【０００３】そのなかで、ノイズ部品として特開平５−
１５２１３７号公報の様なものが提案されている。この
様な構成によってノイズ部品を安価にかつ小型化するこ
とができる。

【０００４】図１１は従来のチップ型インピーダンス素
子を示す斜視図である。図１１において、１は結晶磁性
体および誘電体等のセラミック（以下セラミックと記
す）、２はセラミックの中央部に設けられた導体、３は
導体１２に電気的に接続された端子電極である。このよ
うな電子部品は、フェライト焼結体の材料特性および銀
線の線径などを最適化することによって、所定の特性を
得ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら前記従来
の構成では、セラミックの内部に金属導体を設置して所
定の形状に成形および切断して、セラミックを８００〜
１２００度で焼成することによって約１０〜２０％の焼
成収縮が発生するが金属導体は、ほとんど変化しないた
めにセラミックに応力が蓄積され、ひずみによる磁気特
性の劣化が発生して本来のセラミックの磁気特性を十分
得ることができないという問題点があった。また、その
ためにインピーダンス特性がばらつき、不良が発生する
という問題点があった。

【０００６】さらにセラミックが焼成収縮するのに対し
て導体は収縮がほとんどないために、クラックやデラミ
は発生していた。また焼成後基台の端面に導体が突出し
てしまうために端子電極を塗布する場合に安定した寸法
を確保することが難しかった。

【０００７】また、高インピーダンスを得るために導体
長を長くする必要があるが、導体を単体でスパイラル状
にすると、線間を一定に保つことが難しく、また線間が
なくなり接触してしまう等の問題があった。よって小型
で高インピ−ダンスの特性を実現する事ができなかっ
た。

【０００８】本発明は、上記従来の課題を解決するもの
で、製品の品質安定化ができかつ安価で小型のチップ型
インピーダンス素子の製造方法を提供することを目的と
する。

【０００９】

【課題を解決するための手段】本発明は、シートの間に
導体線及び焼失線の双方を挟み込むか、あるいは押し出
された基材中に導体線及び焼失線の双方を埋設して基台
を形成し、基台を焼成することで焼失線を焼失させ、そ
の後に基台の両端に導体線と電気的に接続するように端
子部を設けた。

【００１０】

【発明の実施の形態】請求項１記載の発明は、シートの
間に導体線及び焼失線の双方を挟み込むか、あるいは基
台となる材料と導体線及び焼失線の双方とを同時に押し
出した基台を形成し、前記基台を焼成することで前記焼
失線を焼失させ、その後に前記基台の両端に前記導体線
と電気的に接続するように端子部を設けたことによっ
て、基台を焼成する際に、焼失線が応力を緩和すると共
に、焼成時に焼失するので、基台と導体線との焼成ひず
みを緩和することができ、インピーダンス特性を向上さ
せることができる。

【００１１】請求項２記載の発明は、導体線と焼失線を
撚り合わせて基台中に設けた請求項１記載のチップ型イ
ンピーダンス素子の製造方法とすることによって、導体
線を略コイル状とすることができるので、基台と導体線
との焼成ひずみを更に緩和することができインピーダン
ス特性を向上させることができる。また、撚り線とする
ことで、コイル状の導体線の線間は焼成後も均一で安定
している。さらに焼失線によって導体線を保持できるの
で製造工程における導体線破損を防ぐことができる。さ
らに、導体の線長が長くなるために高インピ−ダンス特
性を得ることができる。

【００１２】請求項３記載の発明は、焼失線中にセラミ
ックもしくは金属の粒体を含有させたことを特徴とする
請求項１記載のチップ型インピーダンス素子の製造方法
とすることで、焼成した後に導体線と基台との間にセラ
ミックもしくは金属の粒体が残留することになるので、
基台と導体線間の接合強度やインピーダンス特性を向上
させることができる。

【００１３】請求項４記載の発明は、焼失線は、ポリウ
レタン樹脂，エナメル樹脂，エポキシ樹脂，ポリイミド
樹脂，フッ素樹脂の少なくとも一つの材料で構成された
線状体で構成されたことを特徴と請求項１記載のチップ
型インピーダンス素子の製造方法とすることで、取り扱
いが簡単でしかも焼失線にある程度の強度を持たせるこ
とができるので特性が向上する。

【００１４】請求項５記載の発明は、基台の焼成の際
に、基台と導体線の間に僅かに焼失線の焼失物を残留さ
せことを特徴とする請求項１記載のチップ型インピーダ
ンス素子の製造方法とすることで、少なくとも導体線と
基台との間に焼失線の反応物（主に炭素）を介在させる
ことによって、基台と導体線の間の保持性を向上させる
ことができる。

【００１５】以下、本発明におけるチップ型インピーダ
ンス素子及びそれを用いた適用例について説明する。

【００１６】図１，図２はそれぞれ本発明の一実施の形
態におけるチップ型インピーダンス素子を示す斜視図及
び断面図である。

【００１７】図１において、１１は絶縁材料などをプレ
ス加工，押し出し、またはシートによる積層工法等を施
して構成されている基台１１で、基台１１はセラミック
などの材料で構成され、しかもそのセラミック材料とし
ては誘電材料やフェライト材料などが用いられる。１２
は基台１１の中に設けられている導体で、導体１２は、
基台１１に穴を設けてその穴に挿入したり、シートによ
る積層工法であれば、積層する際に導体をシートの上に
おいて、さらにその上にシートを乗せて加圧そして焼結
を行ことによって配置し固定する。

【００１８】また、押出し工法の場合は、導体１２とセ
ラミック材料を同時に押出し規定の寸法に切断そして焼
成、面取りを行う。

【００１９】１５，１６はそれぞれ端子電極で、端子電
極１５、１６は、導体と電気的に接続されている。

【００２０】また、本実施の形態のチップ型インピーダ
ンス素子は、チップ型インピーダンス素子の長さＬ１，
幅Ｌ２，高さＬ３は以下の通りとなっていることが好ま
しい。

【００２１】Ｌ１＝０．５〜２．１ｍｍ（好ましくは
０．６〜１．０ｍｍ）Ｌ２＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
ｍｍ）Ｌ３＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
ｍｍ）Ｌ１が０．５ｍｍ以下であると、自己共振周波数ｆ０が
下がってしまうとともにＱ値が低下してしまい、良好な
特性を得ることができない。また、Ｌ１が２．１ｍｍを
超えてしまうと、素子自体が大きくなってしまい、電子
回路等が形成された基板など（以下回路基板等と略す）
回路基板等の小型化ができず、ひいてはその回路基板等
を搭載した電子機器等の小型化を行うことができない。
また、Ｌ２，Ｌ３それぞれが０．２ｍｍ以下であると、
素子自体の機械的強度が弱くなりすぎてしまい、実装装
置などで、回路基板等に実装する場合に、素子折れ等が
発生することがある。また、Ｌ２，Ｌ３が１．３ｍｍ以
上となると、素子が大きくなりすぎて、回路基板等の小
型化、ひいては装置の小型化を行うことができない。以
上の様に構成されたチップ型インピーダンス素子につい
て、以下各部の詳細な説明をする。以下の説明は、セラ
ミックを焼成後の素子であり、図３は本発明の一実施の
形態におけるチップ型インピーダンス素子に用いられる
導体を形成したセラミックの断面図、図４（ａ），
（ｂ）は本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられるセラミックを示す図である。

【００２２】まず、基台１１の形状について説明する。

【００２３】基台１１は、図３及び図４に示す様に、回
路基板等に実装しやすいように断面が四角形状の角柱状
となっている。断面四角形状としたが、五角形状や六角
形状などの多角形状でも良い。本実施の形態では、断面
四角形状にすることよって、回路基板等へのチップ型イ
ンピーダンス素子の装着性を良好にした。また１１ａ、
１１ｂは両端部である。

【００２４】なお、本実施の形態では、断面が四角形状
としたが、正五角形状等の正多角形状、および円形状と
しても良い。

【００２５】また、図４（ａ）に示す様に基台１１の端
部の高さＺ１及びＺ２は下記の条件を満たすことが好ま
しい。

【００２６】｜Ｚ１−Ｚ２｜≦８０μｍ（好ましくは５０μｍ）Ｚ１とＺ２の高さの違いが８０μｍ（好ましくは５０μ
ｍ以下）を超えると、素子を基板に実装し、半田等で回
路基板等に取り付ける場合、半田等の表面張力によって
素子が一方の端部に引っ張られて、素子が立ってしまう
というマンハッタン現象の発生する確率が非常に高くな
る。このマンハッタン現象を図５に示す。図５に示すよ
うに、基板２００の上にチップ型インピーダンス素子を
配置し、端子電極１５，１６のそれぞれと基板２００の
間に半田２０１，２０２が設けられているが、リフロー
などによって半田２０１，２０２を溶かすと、半田２０
１，２０２のそれぞれの塗布量の違いや、材質が異なる
ことによる融点の違いによって、溶融した半田２０１，
２０２の表面張力が端子電極１５と端子電極１６で異な
り、その結果、図５に示すように一方の端子電極（図５
の場合は端子電極１５）を中心に回転し、チップ型イン
ピーダンス素子が立ち上がってしまう。Ｚ１とＺ２の高
さの違いが８０μｍ（好ましくは５０μｍ以下）を超え
ると、素子が傾いた状態で基板２００に配置されること
となり、素子立ちを促進する。また、マンハッタン現象
は特に小型軽量のチップ型の電子部品（チップ型チップ
型インピーダンス素子を含む）において顕著に発生し、
しかもこのマンハッタン現象の発生要因の一つとして、
端子電極１５，１６の高さの違いによって素子が傾いて
基板２００に配置されることを着目した。この結果、Ｚ
１とＺ２の高さの差を８０μｍ以下（好ましくは５０μ
ｍ以下）となるように、基台１１を成形及びシート工法
時のプレス工程などで加工することによって、このマン
ハッタン現象の発生を大幅に抑えることができた。Ｚ１
とＺ２の高さの差を５０μｍ以下とすることによって、
ほぼ、マンハッタン現象の発生を抑えることができる。

【００２７】次に基台１１の面取りについて説明する。

【００２８】図６は本発明の一実施の形態におけるチッ
プ型インピーダンス素子に用いられるセラミックの斜視
図である。図６に示されるように、基台１１の端部１１
ａ，１１ｂそれぞれの角部１１ｅ，１１ｄには面取りが
施されており、その面取りした角部１１ｅ，１１ｄのそ
れぞれの曲率半径Ｒ１及び隣接する側面との交わる角部
１１ｆの曲率半径Ｒ２は以下の通りに形成されることが
好ましい。

【００２９】０．０３＜Ｒ１＜０．２０（ｍｍ）０．０３＜Ｒ２＜０．２０（ｍｍ）Ｒ１が０．０３ｍｍ以下であると、角部１１ｅ，１１ｄ
が尖った形状となっているので、ちょっとした衝撃など
によって角部１１ｅ，１１ｄに欠けなどが生じることが
あり、その欠けによって、特性の劣化等が発生したりす
る。また、Ｒ１が０．２０ｍｍ以上であると、角部１１
ｅ，１１ｄが丸くなりすぎて、前述のマンハッタン現象
を起こしやすくなり、不具合が生じる。更にＲ２が０．
０３ｍｍ以下であると、角部１１ｆにバリなどが発生し
やすく、後工程における搬送等においてカケ等が発生
し、素子特性のばらつきが大きくなる。また、Ｒ２が
０．２０ｍｍ以上であると、角部１１ｆが丸くなりすぎ
て、プリント基板に実装しにくく、不具合が生じる。

【００３０】次に基台１１の構成材料について説明す
る。基台１１の構成材料として下記の特性を満足してお
くことが好ましい。

【００３１】体積固有抵抗：１０¹³以上（好ましくは１０¹⁴以上）熱膨張係数：１０×１０^-4以下（好ましくは９×１０^-5
以下）［２０℃〜５００℃における熱膨張係数］誘電率：１ＭＨｚにおいて１２以下（好ましくは１０以
下）曲げ強度：１３００ｋｇ／ｃｍ²以上（好ましくは２０
００ｋｇ／ｃｍ²以上）密度：３〜７ｇ／ｃｍ³（好ましくは４〜６ｇ／ｃｍ³）基台１１の構成材料の体積固有抵抗が１０¹³以下である
と、導体１２とともに基台１１にも所定に電流が流れ始
めるので、並列回路が形成された状態となり、自己共振
周波数ｆ０が低くなってしまい、高周波用の素子として
は不向きである。

【００３２】また熱膨張係数が１０×１０^-4以上である
と、基台１１にヒートショック等でクラックなどが入る
ことがある。すなわち熱膨張係数が１０×１０^-4以上で
あると、上述の様に導体をシートにはさみ込み、加圧、
焼成した後に端部に銀ペーストを塗布し焼き付けするの
で、基台１１が高温になり、基台１１にクラックなどが
生じることあるが、上述の様な熱膨張係数を有すること
によって、大幅にクラック等の発生を抑止できる。

【００３３】また、誘電率が１ＭＨｚにおいて１２以上
であると、自己共振周波数ｆ０が低くなってしまい、高
周波用の素子としては不向きである。

【００３４】曲げ強度が１３００ｋｇ／ｃｍ²以下であ
ると、実装装置で回路基板等に実装する際に素子折れ等
が発生することがある。

【００３５】密度が３ｇ／ｃｍ³以下であると、基台１
１の吸水率が高くなり、基台１１の特性が著しく劣化
し、素子としての特性が悪くなる。また密度が７ｇ／ｃ
ｍ³以上になると、基台１１の重量が重くなり、実装性
などに問題が発生する。特に密度を上記範囲内に設定す
ると、吸水率も小さく、チップマウンタなどで基板に実
装する際にも問題は発生しない。

【００３６】この様に基台１１の体積固有抵抗，熱膨張
係数，誘電率，曲げ強度，密度を規定することによっ
て、自己共振周波数ｆ０が低下しないので、高周波用の
素子として用いることができ、ヒートショック等で基台
１１にクラック等が発生することを抑制できるので、不
良率を低減することができ、更には、機械的強度を向上
させることができるので、実装装置などを用いて回路基
板等に実装できるので、生産性が向上する等の優れた効
果を得ることができる。

【００３７】上記の諸特性を得る材料としては、セラミ
ック材料が挙げられるが、しかしながら、単にセラミッ
ク材料を用いても上記諸特性を得ることはできない。す
なわち、上記諸特性は、基台１１を作製する際のプレス
圧力や焼成温度及び添加物によって異なるので、作製条
件などを適宜調整しなければならない。具体的な作製条
件として、基台１１の加工時のプレス圧力を２〜５ｔ，
焼成温度を８５０〜９５０℃，焼成時間１〜３時間等の
条件が挙げられる。また、磁性体シート材料の具体的な
材料としては、Ｆｅ₂Ｏ₃が４０ｍｏｌ％以上，ＮｉＯ₂
が１５ｍｏｌ％以下，ＺｎＯが４０ｍｏｌ％以下，Ｃｕ
Ｏが１５ｍｏｌ％以下，Ｂｉ₂Ｏが１０重量％以下等が
挙げられる。

【００３８】なお、セラミック材料の中でも、特に加工
のしやすさや、コスト面から考慮すると、フェライト材
料が好ましい。また、フェライト材料であって、絶縁性
を有する材料が最も好ましい。これら具体的材料として
は、Ｍｎ−Ｚｎ系フェライト，Ｎｉ−Ｚｎ系フェライ
ト、Ｃｕ−Ｚｎ系フェライトなどの軟質強磁性の少なく
とも１で構成された材料が好ましい。

【００３９】次に導体１２について説明する。

【００４０】導体１２としては、抵抗率が２０℃におい
て１．６７×１０^-6Ωｃｍ以下で、しかもビッカース硬
さ（Ｈｖ）が３０〜１００のものが好ましい。この様な
特性の導体１２を得るためには、材料及び製法等を選択
しなければならない。

【００４１】以下具体的に導体１２について説明する。

【００４２】導体１２の構成材料としては、銅，銀，
金，ニッケル、白金、鉄などの金属導電材料が挙げられ
る。この銅，銀，金，ニッケル、白金、鉄等の材料に
は、耐候性等を向上させために所定の元素を添加しても
よい。また、導電材料と非金属材料等の合金を用いても
よい。構成材料としてコスト面や耐食性の面及び作り易
さの面から銀及びその合金がよく用いられる。

【００４３】また銀等を用いる場合には、まず、セラミ
ックシート上に銀線を配置し、その上にセラミックシー
トを重ねる。なお銀線の純度としては９９．０％以上が
望ましい。銀の純度が９９．０％以下になると導電率が
小さくなるために製品にした場合の直流抵抗が大きくな
り、定格電流も小さくなってしまう。回路に対する影響
としては回路の電圧を低下させ動作が不安定となる。

【００４４】また、導体の線径については、銀成分９９
％の場合において線方向の長さ２ｍｍの場合の時、線径
は０．１２ｍｍとすることによって直流抵抗値を１０ｍ
Ω以下にすることができる。

【００４５】なお、導体１２は束線で構成してもよい
が、単線の方が構造が単純で安価であるので好ましい。
さらに切断時の際に切断機の刃の消耗を抑えるために、
前処理として焼まなしを行ってビッカース硬さをさげる
てもよい。

【００４６】単線を用いる場合は、基台１１との密着を
取り、導体のずれを防ぐために、導体の表面に凹凸を設
けることが有効である。たとえば、基台１１の長手方向
と垂直方向に溝を設けたり、または、ローレット加工等
を導体表面に施すことができる。溝の深さは、５〜１０
μｍが望ましいが、線径によっては、もっと深くするこ
とが可能である。

【００４７】導体１２の構造としては、薄膜の導体を用
いるときは、中空状の内部に、焼失してなくなる樹脂を
用いることによって、製造工程中に導体の断線を防ぐこ
とができる。さらに、導体の線径が小さい場合にも有効
である。なお、焼失してなくなる線に、スパッタやメッ
キおよび蒸着等によって導体を形成することによって、
さらに線径の細い中空状の導体を形成することができ
る。

【００４８】また、導体の近傍に焼失してなくなる線を
配置することによって基台１１と導体の焼成ひずみを緩
和させることができる。焼失してなくなる材料としては
有機物等で構成されるものが考えられる。

【００４９】有機物の種類としては、耐熱性の高い材料
の方が焼結時にセラミックの収縮に影響されにくいので
反応を抑えることができる。たとえばエナメル樹脂、ポ
リウレタン樹脂、エポキシ樹脂、ポリイミド樹脂、フッ
素等があるがコストの面よりポリウレタン樹脂が好まし
い。なお以上の樹脂の中にセラミックの粉体および金属
粉体等を添加させることによって、焼結後にできる銀線
とセラミックとの空間部分にセラミック及び金属粉体が
残ってインピーダンス特性を向上させることができる。

【００５０】図７は本発明の一実施の形態におけるチッ
プ型インピーダンス素子に用いられる導体の斜視図であ
る。導体１２と焼失してなくなる線１３とを撚り線にし
て、線長を長くすることによって、インピーダンスを大
きくすることができる。また、焼失してなくなる線１３
とを撚り線することによって焼成後に均一の線間が確保
できるために線長が均一なり、インピ−ダンス特性のば
らつきを小さくすることができる。さらに、樹脂の中に
セラミックの粉体および金属粉体等を添加させることに
よって、焼結後にできる銀線とセラミックとの空間部分
にセラミック及び金属粉体が残ってインピーダンス特性
を向上させることができる。

【００５１】また、導体が基台１１の長手方向に対して
柔軟に縮むのでクラックやデラミの発生を防ぐことがで
きる。

【００５２】さらに、焼成後に基台１１の端面に導体１
２が突出しなく、端面電極の寸法ばらつきを防ぐことが
できる。

【００５３】さらに、導体１２とセラミック等から成る
線を撚り線とすることによって、導体１２の近傍に焼結
したセラミックがあるためにより高インピーダンス特性
を得ることができる。また、導体が基台１１の長手方向
に対して柔軟に縮むのでクラックやデラミの発生を防ぐ
ことができる。

【００５４】さらに、焼成後に基台１１の端面に導体が
突出しなく、端面電極の寸法ばらつきを防ぐことができ
る。

【００５５】セラミック等の線は、押し出し工法によっ
て成型し、乾燥した状態のものを使用するのが経済的で
ある。材料としては、基台１１の組成系と同等の材料を
使用するのがよい。セラミックの線径は、導体の線径お
よび硬度によって選択されるべきである。たとえば、導
体が銀でその線径が０．０５φであれば、セラミック線
は、約０．１５φ程度がよい。

【００５６】また、導体１２と基台１１の密着強度は、
導体１２を形成した基台１１を４００℃の温度下に数秒
間放置した後に基台１１から導体１２が抜けない程度以
上であることが好ましい。素子を基板等に実装した際
に、素子には自己発熱や他の部材からの熱が加わること
によって、素子に２００℃以上の温度が加わることがあ
る。従って、４００℃で基台１１からの導体１２のはが
れが発生しない程度の密着強度であれば、たとえ素子に
熱が加わっても、素子の特性劣化等は発生しない。

【００５７】次に端子電極１５、１６について説明す
る。

【００５８】端子電極１５、１６は、銀のみでも十分に
機能するが、様々な環境条件等に順応させるために、多
層構造とすることが好ましい。

【００５９】図８は本発明の一実施の形態におけるチッ
プ型インピーダンス素子の端子電極の断面図である。図
８において、端子電極１５，１６は多層構造となってお
り、基台１１の端部１１ａの上に銀ペーストを塗布焼成
し、端部１１ａの基台１１端面に露出している導体１２
と電気的に接続する銀電極１４を形成する。しかも銀電
極１４の上には耐候性を有するニッケル，チタン等の材
料で構成される保護層３００が形成されており、更に保
護層３００の上にはすずメッキを施しさらに半田メッキ
等で構成された接合層３０１が形成されている。保護層
３００は銀電極１４の耐候性を向上させることができ
る。本実施の形態では、保護層３００の構成材料とし
て、ニッケルかニッケル合金の少なくとも一方とし、接
合層３０１の構成材料としては半田を用いた。保護層３
００（ニッケル）の厚みは１〜７μｍが好ましく、１μ
ｍを下回ると耐候性が悪くなり、７μｍを上回ると保護
層３００（ニッケル）自体の電気抵抗が高くなり、素子
特性が大きく劣化する。また、接合層３０１（すずと半
田）の厚みは２μｍ〜１０μｍ程度が好ましく、２μｍ
を下回ると半田食われ現象が発生して素子と回路基板等
との良好な接合が期待できず、１０μｍを上回るとマン
ハッタン現象が発生し易くなり、実装性が非常に悪くな
る。

【００６０】以上の様に構成されたチップ型インピーダ
ンス素子は、特性劣化が無く、しかも，実装性及び生産
性が非常によい。

【００６１】以上の様に構成されたチップ型インピーダ
ンス素子について、以下その製造方法について図９を用
いて説明する。

【００６２】まず、フェライト等の磁性体材料をシート
工法によって、フェライトシート２０を作製する。次に
そのフェライトシート２０の上に銀導体線２２ととも
に、図示していないが、焼失線を近傍或いは、銀導体線
２２と焼失線を撚った撚り線を配置する。次に銀導体線
２２及びの上にフェライトシート１１と同じシート２１
を積み重ねる。なお、銀導体線２２がずれるのを防ぐた
めに導体にシラン等の摩擦係数の大きな材料を塗布して
も良い。次に積み重ねられたシートを加熱プレスして２
枚のシートを圧着してブロック２３を作製する。次にこ
のシートを切断機によって切断して素子単品２４として
ばらす。さらに素子２４を焼結させる。さらに焼結した
状態でバレルによって面取りをして乾燥させる。次に素
体端面に銀ペーストを塗布して乾燥、焼き付けを行う。

【００６３】なお、他の製造方法としては、フェライト
等の磁性体ペーストと導体とを同時に押出す押出し工法
がある。

【００６４】この時点でも、製品は完成するが、特に端
子電極１５，１６にニッケル層やすず層および半田層を
積層して、耐候性や接合性を向上させることもある。

【００６５】なお、本実施の形態は、チップ型インピー
ダンス素子について説明したが、絶縁材料によって構成
されたセラミックスシートの中に導体を形成する電子部
品でも同様な効果を得ることができる。

【００６６】図１０（ａ）、（ｂ）、（ｃ）はそれぞれ
本発明の一実施の形態におけるチップ型インピーダンス
素子の適用例を示すブロック図である。図１０（ａ）に
おいて、３０はＩ／Ｏコネクタであり、チップ型インピ
ーダンス素子１７を信号ラインに直列接続することによ
って、他の機器と接続して使用する際に相手側からのノ
イズを減衰させるとともに、自分のノイズも減衰させる
ために使用される。図１０（ｂ）において、３１はＣＰ
Ｕであり、チップ型インピーダンス素子１７をクロック
ラインに直列接続することによって、ＣＰＵから発生す
るノイズを減衰させるために使用される。図１０（ｃ）
において、３２はＩＣであり、チップ型インピーダンス
素子１７をＤＣ電源ラインに直列接続することによっ
て、電源ラインに含まれているノイズがＩＣに与える影
響を低減させる。

【００６７】上記で説明したチップ型インピーダンス素
子１７は、パーソナルコンピュータ、ワープロ、通信機
器、デジタルＴＶ、ＶＴＲ等の機器のクロックラインや
高速バスラインや高速アナログラインなどのノイズ対策
部品として使用される。さらに、電源回路のノイズ対策
部品としても使用される。

【００６８】なお、インダクタ素子としてフィルタ回路
やマッチング回路などにも用いられており、その数は、
一つの無線端末装置に数個〜４０個程度用いられてい
る。上述の様な構成のチップ型インピーダンス素子を用
いることによって、良好なノイズ除去特性を得ることが
できるので、装置の誤動作の防止等の発生を抑制でき
る。

【００６９】

【発明の効果】本発明は、シートの間に導体線及び焼失
線の双方を挟み込むか、あるいは基台となる材料と導体
線及び焼失線の双方とを同時に押し出した基台を形成
し、基台を焼成することで焼失線を焼失させ、その後に
基台の両端に導体線と電気的に接続するように端子部を
設けたことによって、基台を焼成する際に、焼失線が応
力を緩和すると共に、焼成時に焼失するので、基台と導
体線との焼成ひずみを緩和することができ、インピーダ
ンス特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるチップ型インピ
ーダンス素子を示す斜視図

【図２】本発明の一実施の形態におけるチップ型インピ
ーダンス素子を示す断面図

【図３】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる導体を形成したセラミックの
断面図

【図４】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられるセラミックを示す図

【図５】マンハッタン現象を示す側面図

【図６】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられるセラミックの斜視図

【図７】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる導体の斜視図

【図８】本発明の一実施の形態におけるチップ型インピ
ーダンス素子の端子電極の断面図

【図９】本発明の一実施の形態におけるチップ型インピ
ーダンス素子の製造方法を示す斜視図

【図１０】本発明の一実施の形態におけるチップ型イン
ピーダンス素子の適用例を示すブロック図

【図１１】従来のチップ型インピーダンス素子を示す斜
視図

【符号の説明】

１フェライト２導体線３端子電極１１基台１１ａ，１１ｂ端部１１ｄ，１１ｅ，１１ｆ角部１２導体１３焼失する線１４銀電極１５，１６端子電極１７チップ型インピーダンス素子２０，２１フェライトシート２２銀導体線２３ブロック２４素子単体３０Ｉ／Ｏコネクタ３１ＣＰＵ３２ＩＣ２００基板２０１，２０２半田３００保護層３０１接合層

Claims

【特許請求の範囲】

【請求項１】シートの間に導体線及び焼失線の双方を挟
み込むか、あるいは基台となる材料と導体線及び焼失線
の双方とを同時に押し出した基台を形成し、前記基台を
焼成することで前記焼失線を焼失させ、その後に前記基
台の両端に前記導体線と電気的に接続するように端子部
を設けたことを特徴とするチップ型インピーダンス素子
の製造方法。
【請求項２】導体線と焼失線を撚り合わせて基台中に設
けた請求項１記載のチップ型インピーダンス素子の製造
方法。
【請求項３】焼失線中にセラミックもしくは金属の粒体
を含有させたことを特徴とする請求項１記載のチップ型
インピーダンス素子の製造方法。
【請求項４】焼失線は、ポリウレタン樹脂，エナメル樹
脂，エポキシ樹脂，ポリイミド樹脂，フッ素樹脂の少な
くとも一つの材料で構成された線状体で構成されたこと
を特徴と請求項１記載のチップ型インピーダンス素子の
製造方法。
【請求項５】基台の焼成の際に、基台と導体線の間に僅
かに焼失線の焼失物を残留させことを特徴とする請求項
１記載のチップ型インピーダンス素子の製造方法。