JP3536615B2 - チップ型インピーダンス素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、各種電子回路に
使用される部品に用いられるチップ型インピーダンス素
子に関するものである。

【０００２】

【従来の技術】近年、ノイズ対策の要求が高まってお
り、ノイズ部品として安価でかつ小型化が要求されてい
る。

【０００３】そのなかで、ノイズ部品として特開平５−
１５２１３７号公報の様なものが提案されている。この
様な構成によってノイズ部品を安価にかつ小型化するこ
とができる。

【０００４】図１９は従来のチップ型インピーダンス素
子を示す側面図である。図１９において、１は結晶磁性
体および誘電体等のフェライト（以下フェライトと記
す）、２はセラミックの中央部に設けられた導体線、３
は導体電気的に接続された端子電極である。このような
電子部品は、フェライト焼結体の材料特性および銀線の
線径などを最適化することによって、所定の特性を得る
ことができる。

【０００５】

【発明が解決しようとする課題】しかしながら前記従来
の構成では、銀線を用いる場合、焼成温度が銀線の融点
９６０℃付近であるために銀線がセラミックと反応し、
銀線の一部が細くなってしまう。そのためにインピーダ
ンス特性および直流抵抗値がばらつき、不良が発生する
という問題点があった。また、高インピーダンスを得る
ために銀線の線径を細くすることが必要とされるが、銀
線が反応して細くなるために直流抵抗値が大きくなりす
ぎて高インピーダンスの特性を実現する事ができなかっ
た。

【０００６】また、前述の例に関わらず、素子が小型化
して行くに従って、抵抗値が大きくなってしまうことが
あり、不具合が生じていた。

【０００７】本発明は、上記従来の課題を解決するもの
で、製品の品質安定化ができかつ安価で小型のチップ型
インピーダンス素子を提供することを目的とする。

【０００８】

【課題を解決するための手段】基台と、前記基台中に設
けられた導体と、前記基台に設けられ、前記導体と電気
的に接続した端子電極とを備え、前記導体の平均粒径を
ａとし、前記導体の線径をｂとした時に、ａ÷ｂ≦０．
５の条件を満たす構成とした。

【０００９】

【発明の実施の形態】請求項１記載の発明は、基台と、
前記基台中に設けられた導体と、前記基台に設けられ、
前記導体と電気的に接続した端子電極とを備え、前記導
体の平均粒径をａとし、前記導体の線径をｂとした時
に、ａ÷ｂ≦０．５の条件を満たし、前記導体の構成材
料を銀が９９．０重量％以上であり、しかもＮｉ、Ｃ
ｏ、Ｃｒ成分の少なくとも１つを０．０１〜１重量％添
加させたことによって、粒成長を抑えることができ直流
抵抗のばらつきを小さくすることができる。

【００１０】

【００１１】請求項２記載の発明は、基台と、前記基台
中に設けられた導体と、前記基台に設けられ、前記導体
と電気的に接続した端子電極とを備え、前記導体は銀を
含む材料で構成されるとともに前記導体を融点が銀より
も高い金属材料でコーティングしたことによって、金属
導体とセラミックの粒子の拡散を防止するとともに銀の
再結晶温度を高くすることによって銀の粒子の粗大化を
遅くする事ができるので直流抵抗がばらつくのを防ぐこ
とができる。

【００１２】請求項３記載の発明は、請求項２におい
て、金属材料としてＮｉ、Ｃｏ、Ｃｒの少なくとも一つ
を前記導体にコーティングしたことによって、銀よりも
導体抵抗値の高い材料をコーティングすることによって
直流抵抗値を下げる事ができる。

【００１３】請求項４記載の発明は、請求項２，３にお
いて、導体の主成分を銀として前記導体のコ−ティング
の厚みを１〜１０μｍとしたことによって、金属導体と
セラミックの粒子の拡散を防止することができるので直
流抵抗がばらつくのを防ぐことができる。さらに品質、
コストを最適化できる。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】請求項５記載の発明は、請求項１〜４にお
いて、基台の外形形状が角柱状であることによって、回
路基盤等に実装した際に、素子の位置決めが行いやすく
しかも、素子の転がりなどを防止できるので、素子の実
装性を向上させることができる。

【００２０】請求項６記載の発明は、請求項５におい
て、側面と側面が交わる角部に面取りを設けるととも
に、前記面取りのＲを０．０３＜Ｒ＜０．２０（ｍｍ）
としたことによって、基台のコーナー部の欠けを防止す
ることができ、その欠けによる特性の劣化を防ぐことが
できる。

【００２１】請求項７記載の発明は、請求項１〜４にお
いて、長さＬ１，幅Ｌ２，高さＬ３としたときに、 Ｌ１＝０．５〜２．１ｍｍ（好ましくは０．６〜１．０
ｍｍ） Ｌ２＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
ｍｍ） Ｌ３＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
ｍｍ）の条件を満たすことによって、諸特性が劣化する
ことはなく、しかも十分な機械的強度を得ることができ
るので、実装時に素子破壊などが発生することはなく、
加えて、回路基板の実装面積を小さくすることができる
ので、この素子を搭載する装置の小型化を行うことがで
きる。

【００２２】請求項８記載の発明は、請求項１〜４にお
いて、基台の構成材料としてセラミック材料を用いたこ
とによって、十分な強度を持った素子を作製でき、加工
性が良く、生産性が向上する。

【００２３】請求項９の発明は、請求項８において、セ
ラミック材料として、誘電体材料か磁性材料の少なくと
も一方を用いたことによって、インピーダンス素子とし
ての良好な特性を得ることができる。

【００２４】請求項１０記載の発明は、請求項５におい
て、導体を直線的に基台内に設けるとともに、基台の側
面と導体を非平行としたことによって、インピーダンス
特性を微調整することができるので、材料特性が設計値
からずれても製品の特性のずれを小さくすることができ
る。

【００２５】請求項１１記載の発明は、請求項５におい
て、基台の両端部の高さをそれぞれＺ１，Ｚ２としたと
きに｜Ｚ１−Ｚ２｜≦８０μｍとしたことによって、素
子立ち現象の発生を低減させることができ、実装性を湖
上させることができる。

【００２６】以下、本発明におけるチップ型インピーダ
ンス素子及びそれを用いた適用例について説明する。

【００２７】図１，図２はそれぞれ本発明の一実施の形
態におけるチップ型インピーダンス素子を示す斜視図及
び断面図である。

【００２８】図１において、１１は絶縁材料などをプレ
ス加工，押し出し、またはシートによる積層工法等を施
して構成されている基台で、基台１１はセラミックなど
の材料で構成され、しかもそのセラミック材料としては
誘電材料やフェライト材料などが用いられる。１２は基
台１１の中に設けられている導体で、導体１２は、基台
に穴を設けてその穴に挿入したり、シートによる積層工
法であれば、積層する際に導体をシートの上において、
さらにその上にシートを乗せて加圧そして焼結を行こと
によって配置し固定する。１５，１６はそれぞれ端子電
極で、端子電極１５、１６は、導体と電気的に接続され
ている。

【００２９】また、本実施の形態のチップ型インピーダ
ンス素子は、チップ型インピーダンス素子の長さＬ１，
幅Ｌ２，高さＬ３は以下の通りとなっていることが好ま
しい。

【００３０】Ｌ１＝０．５〜２．１ｍｍ（好ましくは
０．６〜１．０ｍｍ） Ｌ２＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
ｍｍ） Ｌ３＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
ｍｍ） Ｌ１が０．５ｍｍ以下であると、自己共振周波数ｆ０が
下がってしまうとともにＱ値が低下してしまい、良好な
特性を得ることができない。また、Ｌ１が２．１ｍｍを
超えてしまうと、素子自体が大きくなってしまい、電子
回路等が形成された基板など（以下回路基板等と略す）
回路基板等の小型化ができず、ひいてはその回路基板等
を搭載した電子機器等の小型化を行うことができない。
また、Ｌ２，Ｌ３それぞれが０．２ｍｍ以下であると、
素子自体の機械的強度が弱くなりすぎてしまい、実装装
置などで、回路基板等に実装する場合に、素子折れ等が
発生することがある。また、Ｌ２，Ｌ３が１．３ｍｍ以
上となると、素子が大きくなりすぎて、回路基板等の小
型化、ひいては装置の小型化を行うことができない。

【００３１】以上の様に構成されたチップ型インピーダ
ンス素子について、以下各部の詳細な説明をする。図３
は本発明の一実施の形態におけるチップ型インピーダン
ス素子に用いられる導体を形成した基台の断面図、図４
は本発明の一実施の形態におけるチップ型インピーダン
ス素子に用いられる基台を示す図である。

【００３２】まず、基台１１の形状について説明する。
基台１１は、図３及び図４に示す様に、回路基板等に実
装しやすいように断面が四角形状の角柱状となってい
る。断面四角形状としたが、五角形状や六角形状などの
多角形状でも良い。本実施の形態では、断面四角形状に
することよって、回路基板等へのチップ型インピーダン
ス素子の装着性を良好にした。また１１ａ、１１ｂは両
端部である。

【００３３】なお、本実施の形態では、断面が四角形状
としたが、正五角形状等の正多角形状、および円形状と
しても良い。

【００３４】また、図４（ａ）に示す様に基台１１の端
部の高さＺ１及びＺ２は下記の条件を満たすことが好ま
しい。

【００３５】 ｜Ｚ１−Ｚ２｜≦８０μｍ（好ましくは５０μｍ） Ｚ１とＺ２の高さの違いが８０μｍ（好ましくは５０μ
ｍ以下）を超えると、素子を基板に実装し、半田等で回
路基板等に取り付ける場合、半田等の表面張力によって
素子が一方の端部に引っ張られて、素子が立ってしまう
というマンハッタン現象の発生する確率が非常に高くな
る。このマンハッタン現象を図５に示す。図５に示すよ
うに、基板２００の上にチップ型インピーダンス素子を
配置し、端子電極１５，１６のそれぞれと基板２００の
間に半田２０１，２０２が設けられているが、リフロー
などによって半田２０１，２０２を溶かすと、半田２０
１，２０２のそれぞれの塗布量の違いや、材質が異なる
ことによる融点の違いによって、溶融した半田２０１，
２０２の表面張力が端子電極１５と端子電極１６で異な
り、その結果、図５に示すように一方の端子電極（図５
の場合は端子電極１５）を中心に回転し、チップ型イン
ピーダンス素子が立ち上がってしまう。Ｚ１とＺ２の高
さの違いが８０μｍ（好ましくは５０μｍ以下）を超え
ると、素子が傾いた状態で基板２００に配置されること
となり、素子立ちを促進する。また、マンハッタン現象
は特に小型軽量のチップ型の電子部品（チップ型チップ
型インピーダンス素子を含む）において顕著に発生し、
しかもこのマンハッタン現象の発生要因の一つとして、
端子電極１５，１６の高さの違いによって素子が傾いて
基板２００に配置されることを着目した。この結果、Ｚ
１とＺ２の高さの差を８０μｍ以下（好ましくは５０μ
ｍ以下）となるように、基台１１を成形及びシート工法
時のプレス工程などで加工することによって、このマン
ハッタン現象の発生を大幅に抑えることができた。Ｚ１
とＺ２の高さの差を５０μｍ以下とすることによって、
ほぼ、マンハッタン現象の発生を抑えることができる。

【００３６】次に基台１１の面取りについて説明する。
図６は本発明の一実施の形態におけるチップ型インピー
ダンス素子に用いられる基台の斜視図である。図６に示
されるように、基台１１の端部１１ａ，１１ｂそれぞれ
の角部１１ｅ，１１ｄには面取りが施されており、その
面取りした角部１１ｅ，１１ｄのそれぞれの曲率半径Ｒ
１及び隣接する側面との交わる角部１１ｆの曲率半径Ｒ
２は以下の通りに形成されることが好ましい。

【００３７】０．０３＜Ｒ１＜０．２０（ｍｍ） ０．０３＜Ｒ２＜０．２０（ｍｍ） Ｒ１が０．０３ｍｍ以下であると、角部１１ｅ，１１ｄ
が尖った形状となっているので、ちょっとした衝撃など
によって角部１１ｅ，１１ｄに欠けなどが生じることが
あり、その欠けによって、特性の劣化等が発生したりす
る。また、Ｒ１が０．２０ｍｍ以上であると、角部１１
ｅ，１１ｄが丸くなりすぎて、前述のマンハッタン現象
を起こしやすくなり、不具合が生じる。更にＲ２が０．
０３ｍｍ以下であると、角部１１ｆにバリなどが発生し
やすく、後工程における搬送等においてカケ等が発生
し、素子特性のばらつきが大きくなる。また、Ｒ２が
０．２０ｍｍ以上であると、角部１１ｆが丸くなりすぎ
て、プリント基板に実装しにくく、不具合が生じる。

【００３８】次に基台１１の構成材料について説明す
る。基台１１の構成材料として下記の特性を満足してお
くことが好ましい。

【００３９】 体積固有抵抗：１０¹³以上（好ましくは１０¹⁴以上） 熱膨張係数：１０×１０^-4以下（好ましくは９×１０^-5
以下）［２０℃〜５００℃における熱膨張係数］ 誘電率：１ＭＨｚにおいて１２以下（好ましくは１０以
下） 曲げ強度：１３００ｋｇ／ｃｍ²以上（好ましくは２０
００ｋｇ／ｃｍ²以上） 密度：３〜７ｇ／ｃｍ³（好ましくは４〜６ｇ／ｃｍ³） 基台１１の構成材料が体積固有抵抗が１０１３以下であ
ると、導体１２とともに基台１１にも所定に電流が流れ
始めるので、並列回路が形成された状態となり、自己共
振周波数ｆ０が低くなってしまい、高周波用の素子とし
ては不向きである。

【００４０】また熱膨張係数が１０×１０^-4以上である
と、基台１１にヒートショック等でクラックなどが入る
ことがある。すなわち熱膨張係数が１０×１０^-4以上で
あると、上述の様に導体をシートにはさみ込み、加圧、
焼成した後に端部に銀ペーストを塗布し焼き付けするの
で、基台１１が高温になり、基台１１にクラックなどが
生じることあるが、上述の様な熱膨張係数を有すること
によって、大幅にクラック等の発生を抑止できる。

【００４１】また、誘電率が１ＭＨｚにおいて１２以上
であると、自己共振周波数ｆ０が低くなってしまい、高
周波用の素子としては不向きである。

【００４２】曲げ強度が１３００ｋｇ／ｃｍ²以下であ
ると、実装装置で回路基板等に実装する際に素子折れ等
が発生することがある。

【００４３】密度が３ｇ／ｃｍ³以下であると、基台１
１の吸水率が高くなり、基台１１の特性が著しく劣化
し、素子としての特性が悪くなる。また密度が７ｇ／ｃ
ｍ³以上になると、基台１１の重量が重くなり、実装性
などに問題が発生する。特に密度を上記範囲内に設定す
ると、吸水率も小さく、チップマウンタなどで基板１１
に実装する際にも問題は発生しない。

【００４４】この様に基台１１の体積固有抵抗，熱膨張
係数，誘電率，曲げ強度，密度を規定することによっ
て、自己共振周波数ｆ０が低下しないので、高周波用の
素子として用いることができ、ヒートショック等で基台
１１にクラック等が発生することを抑制できるので、不
良率を低減することができ、更には、機械的強度を向上
させることができるので、実装装置などを用いて回路基
板等に実装できるので、生産性が向上する等の優れた効
果を得ることができる。

【００４５】上記の諸特性を得る材料としては、セラミ
ック材料が挙げられるが、しかしながら、単にセラミッ
ク材料を用いても上記諸特性を得ることはできない。す
なわち、上記諸特性は、基台１１を作製する際のプレス
圧力や焼成温度及び添加物によって異なるので、作製条
件などを適宜調整しなければならない。具体的な作製条
件として、基台１１の加工時のプレス圧力を２〜５ｔ，
焼成温度を８５０〜９５０℃，焼成時間１〜３時間等の
条件が挙げられる。また、磁性体シート材料の具体的な
材料としては、Ｆｅ₂Ｏ₃が４０ｍｏｌ％以上，ＮｉＯ₂
が１５ｍｏｌ％以下，ＺｎＯが４０ｍｏｌ％以下，Ｃｕ
Ｏが１５ｍｏｌ％以下，Ｂｉ₂Ｏが１０重量％以下等が
挙げられる。

【００４６】なお、セラミック材料の中でも、特に加工
のしやすさや、コスト面から考慮すると、フェライト材
料が好ましい。また、フェライト材料であって、絶縁性
を有する材料が最も好ましい。これら具体的材料として
は、Ｍｎ−Ｚｎ系フェライト，Ｎｉ−Ｚｎ系フェライ
ト、Ｃｕ−Ｚｎ系フェライトなどの軟質強磁性の少なく
とも１で構成された材料が好ましい。

【００４７】次に導体１２について説明する。導体１２
としては、抵抗率が２０℃において１．６７×１０^-6Ω
ｃｍ以下で、しかもビッカース硬さ（Ｈｖ）が３０〜１
００ｋｇ／ｍｍ²のものが好ましい。この様な特性の導
体１２を得るためには、材料及び製法等を選択しなけれ
ばならない。

【００４８】以下具体的に導体１２について説明する。
導体１２の構成材料としては、銅，銀，金，ニッケル、
白金、鉄などの金属導電材料が挙げられる。この銅，
銀，金，ニッケル、白金、鉄等の材料には、耐候性等を
向上させために所定の元素を添加してもよい。また、導
電材料と非金属材料等の合金を用いてもよい。構成材料
としてコスト面や耐食性の面及び作り易さの面から銀及
びその合金がよく用いられる。

【００４９】導体１２の材料として、銀等を用いる場合
には、まず、セラミックシート上に銀線を配置し、その
上にセラミックシートを重ねる。なお銀線の純度として
は９９．０％以上が望ましい。銀の純度が９９．０％以
下になると導電率が小さくなるために製品にした場合の
直流抵抗が大きくなり、定格電流も小さくなってしま
う。回路に対する影響としては回路の電圧を低下させ動
作が不安定となる。

【００５０】また、導体１２の線径については、銀成分
９９％の場合において線方向の長さ２ｍｍの場合の時、
線径は０．１２ｍｍとすることによって直流抵抗値を１
０ｍΩ以下にすることができる。

【００５１】なお、導体１２は束線で構成してもよい
が、単線の方が構造が単純で安価であるので好ましい。
さらに切断時の際に切断機の刃の消耗を抑えるために、
前処理として焼まなしを行ってビッカース硬さをさげる
てもよい。

【００５２】次に、導体１２として銀線を用い、その銀
線の直径と平均粒径の関係について説明する。

【００５３】図７は本発明の一実施の形態におけるチッ
プ型インピーダンス素子に用いられる導体の粒子の成長
する過程の模式図である。製品の状態において銀線の粒
子の平均粒径ａが銀線の線径ｂに対して、ａ÷ｂ（以下
ａ／ｂと略す）≦０．５（好ましくはａ／ｂ≦０．２）
を満足することが必要である。図７（ａ）は銀線の初期
状態の図で、粒界は見られない。図７（ｂ）は粒成長の
課程でありａ／ｂ≦０．５である。（Ｃ）は粒成長が進
んでａ／ｂ＞０．５の状態である。ａ／ｂ＞０．５にな
ると粒界が発生し、その面が銀線の長さ方向にたいして
垂直方向になるために銀線断面積が部分的に小さくな
る。それによって直流抵抗が大きくなる方へばらつき図
８に示すように不良率が５％を越えてしまう。さらに、
定格電流も小さくなってしまう。回路に対する影響とし
ては回路の電圧を低下させてしまい動作が不安定とな
る。逆にａ／ｂ≦０．５になると粒界が発生しても、そ
れによって直流抵抗が大きくなる頻度は少なくなり不良
率は５％以下である。

【００５４】粒成長を抑える方法としては、焼結温度と
導体１２の成分等が考えられる。焼成温度のついては、
できる限り低い方が粒成長は遅くすることができるがセ
ラミックの焼成温度は特性の面から８００〜１１００℃
が必要であり、高い方が焼結が進み磁性特性の透磁率は
高くなり高インピーダンスを得ることができる。また焼
結密度も高く強度も向上する。よって焼結温度を低くし
て粒成長を抑えることは、特性および品質面から悪い方
向となってしまう。焼結成温度としては９００±５０℃
が好ましい。

【００５５】次に銀線の成分について説明する。銀は電
気伝導性が金属の中で一番良く、電子工業および一般的
に広く使われている。しかし純度の高い銀は加工硬化し
た材料において再結晶する性質を備えている。再結晶化
を抑える為には再結晶温度を上げることが必要ある。銀
の純度が高い場合、セラミックの焼結温度が銀の再結晶
温度よりはるかに高いために粒子が粗大化する。粒子が
粗大化すると粒界が銀線方向に対してほぼ垂直に並んで
粒界の部分で線がくびれた状態となる。よって直流抵抗
が大きくなる。よって銀への最大固溶度の小さい溶質元
素を銀に添加する事により再結晶温度を上げることが一
般に知られている。図９は本発明の一実施の形態におけ
るチップ型インピーダンス素子に用いられる導体のＮｉ
の含有率と導体の線径と平均粒径との比の関係を示すグ
ラフである。Ｎｉの割合については０．０１重量％以下
ではａ／ｂ＞０．５となってしまい効果がない。また１
重量％以上では効果はあるが線の硬さが高くなりすぎて
取扱い上で不具合が発生する。なお溶質元素としては主
成分が銀の場合であればＣｏ、Ｃｒ等でも同じ結果が得
られる。

【００５６】また、銀線の表面をＮｉのコ−ティング処
理をすることによって銀の再結晶化を抑え、再結晶温度
を上げることができる。さらにセラミックと銀の間にＮ
ｉのコ−ティング層を設けることによってセラミックと
銀の反応を抑えることができる。図１０は本発明の一実
施の形態におけるチップ型インピーダンス素子に用いら
れる導体のＮｉメッキの厚みと直流抵抗値の不良率との
関係を示すグラフである。Ｎｉ層の厚みは１μｍ以下の
場合Ｎｉ層が薄い為にセラミックとの反応を阻止するこ
とが不十分である。また１０μｍ以上であると硬さが高
くなりすぎて作業中に線が折れる等の不具合が発生す
る。コ−ティングの方法としてはメッキ工法や接着材を
使用してＮｉ粉体を固定する方法等がある。Ｎｉ層の膜
厚の均一性からメッキ工法が好ましい。

【００５７】メッキ工法の場合メッキ時間がかかりすぎ
てコストが上がってしまうのでメッキの信頼性およびコ
ストを考慮すると３±２μｍが好ましい。なお、コ−テ
ィングの種類としては融点が銀よりも高い材料であれ
ば、Ｎｉ以外のＣｏ、Ｃｒでも同じ効果を得ることがで
きる。

【００５８】また、銀線の表面を有機物によって被服す
ることによってセラミックとの反応を抑える。図１１は
本発明の一実施の形態におけるチップ型インピーダンス
素子に用いられる導体の樹脂の厚みと直流抵抗値の不良
率との関係を示すグラフである。有機物の厚みは５μｍ
以下の場合有機物の厚みが薄い為にセラミックとの反応
を阻止することが不十分である。また４０μｍ以上であ
ると有機物の厚みを確保するのに時間がかかりすぎてコ
ストが上がってしまう。有機物の信頼性およびコストを
考慮すると２０±１０μｍが好ましい。

【００５９】有機物の種類としては、耐熱性の高い材料
の方が焼結時にセラミックの収縮に影響されにくいので
反応を抑えることができる。たとえばエナメル樹脂、ポ
リウレタン樹脂、エポキシ樹脂、ポリイミド樹脂、フッ
素等があるがコストの面よりポリウレタン樹脂が好まし
い。なお以上の樹脂の中にセラミックの粉体および金属
粉体等を添加させることによって、焼結後にできる銀線
とセラミックとの空間部分にセラミック及び金属粉体が
残ってインピーダンス特性を向上させることができる。

【００６０】次に導体の位置および端面部について説明
する。図１２（ａ）、（ｂ）、（ｃ）は本発明の一実施
の形態におけるチップ型インピーダンス素子の断面図を
示している。図１２（ａ）に示すように導体１２を基台
１１の端面１１ａの中央に配置した場合、素子の近くに
他のラインや半導体部品等があったり、素子からの漏洩
電力によって、ノイズが伝搬してしまい機器が正常に動
作しないことがある。よって、図１２（ｂ）、（ｃ）に
示すように導線の位置を中央からずらし、隣接するライ
ンや部品との距離を大きくすることによって機器の誤動
作を削減することができる。

【００６１】また、基台１１の材料特性が目標値からず
れた場合、材料特性に依存しているインピーダンス特性
も目標値からずれてしまい不良率が増えてしまう。よっ
て材料特性が目標値からずれた場合、図１３に示すよう
に基台１１の側面と導体１２が非平行となるように設け
ることで、導体１２の線路長を長くし、インピーダンス
特性を目標値に近づけることができる。

【００６２】導体の端面部について説明する。図１４は
本発明の一実施の形態におけるチップ型インピーダンス
素子の断面図である。導体１２と端子電極１５とを電気
的に接続する際において、導体１２の表面が酸化したり
よごれたりしていると接触不良の原因となる。図１４に
示すようセラミックの端面において導体１２とセラミッ
ク１１の間に隙間１７を設ける。そのすき間１７に端子
電極１５を入り込ませることによって端子電極１５と導
体１２との接触面積を大きくすることができ、接触不良
を低減できるとともに電極端子１５の密着強度を向上す
ることができる。

【００６３】また、導体１２と端子電極１５とを電気的
に接続する際において接触不良を低減するために導体１
２を基台１１の端面より突出させることによって、端子
電極１５と導体１２との接触面積を大きくすることがで
き、接触不良を低減できることができる。図１５
（ａ）、（ｂ）、（ｃ）は本発明の一実施の形態におけ
るチップ型インピーダンス素子の断面図である。図１５
（ａ）に示す構成では、導体１２を基台１１の端面より
突出させることによって、端子電極１５，１６との接合
強度を向上させることができ、しかも方向性が無いため
に、実装性が向上する。図１５（ｂ）に示す構成では、
導体１２を折曲げることによって、更なる導体１２と端
子電極１５，１６との接合強度及び確実な導通を図れ、
しかも導体１２を曲げる方向を特定することによって、
回路基板等への実装の際に、素子の取付方向などを容易
に特定でき、実装性を向上させることができる。図１５
（ｃ）は突出した導体１２を面取り等によって円盤状に
加工することによって形成される。以上のように導体１
２を構成することによって接触面積を大きくすることが
でき、接触不良を低減することができる。

【００６４】なお、図示していないが、導体１２の端部
を段落ちさせて、その段落ち部内に端子電極１５，１６
を入り込ませることによっても、密着強度を向上させる
ことができ、確実な導体１２と端子電極１５，１６との
導通を得ることができる。また、この様に導体部１２の
端部に段落ち部を設ける場合、上述の様に導体１２を基
台１１の端部から突出させる場合に比較して、端子電極
１５，１６との接合面積は小さくなるが、導体１２が突
出していない分素子の長さを短くすることができる。

【００６５】更に、図１５（ｃ）の様に、導体１２の端
部の断面積を導体１２の中央部の断面積よりも大きくす
ることによって、導体１２と端子電極１５，１６との接
合面積を大きくすることによって良好な導通を得ること
ができる。また、この場合、図１５（ｃ）の様に導体１
２の端部を突出させなくとも十分な導体１２と端子電極
１５，１６の接合特性を得ることができる。

【００６６】また、導体１２と基台１１の密着強度は、
導体１２を形成した基台１１を４００℃の温度下に数秒
間放置した後に基台１１から導体１２が抜けない程度以
上であることが好ましい。素子を基板等に実装した際
に、素子には自己発熱や他の部材からの熱が加わること
によって、素子に２００℃以上の温度が加わることがあ
る。従って、４００℃で基台１１からの導体１２のはが
れが発生しない程度の密着強度であれば、たとえ素子に
熱が加わっても、素子の特性劣化等は発生しない。

【００６７】次に端子電極１５、１６について説明す
る。端子電極１５、１６は、銀のみでも十分に機能する
が、様々な環境条件等に順応させるために、多層構造と
することが好ましい。

【００６８】図１６は本発明の一実施の形態におけるチ
ップ型インピーダンス素子の端子電極の断面図である。
図１６において、端子電極１５，１６は多層構造となっ
ており、基台１１の端部１１ａの上に銀ペーストを塗布
焼成し、端部１１ａの基台１１端面に露出している導体
１２と電気的に接続する銀電極１４を形成する。しかも
銀電極１４の上には耐候性を有するニッケル，チタン等
の材料で構成される保護層３００が形成されており、更
に保護層３００の上にはすずメッキを施しさらに半田メ
ッキ等で構成された接合層３０１が形成されている。保
護層３００は銀電極１４の耐候性を向上させることがで
きる。本実施の形態では、保護層３００の構成材料とし
て、ニッケルかニッケル合金の少なくとも一方とし、接
合層３０１の構成材料としては半田を用いた。保護層３
００（ニッケル）の厚みは１〜７μｍが好ましく、１μ
ｍを下回ると耐候性が悪くなり、７μｍを上回ると保護
層３００（ニッケル）自体の電気抵抗が高くなり、素子
特性が大きく劣化する。また、接合層３０１（すずと半
田）の厚みは２μｍ〜１０μｍ程度が好ましく、２μｍ
を下回ると半田食われ現象が発生して素子と回路基板等
との良好な接合が期待できず、１０μｍを上回るとマン
ハッタン現象が発生し易くなり、実装性が非常に悪くな
る。

【００６９】以上の様に構成されたチップ型インピーダ
ンス素子は、特性劣化が無く、しかも，実装性及び生産
性が非常によい。

【００７０】以上の様に構成されたチップ型インピーダ
ンス素子について、以下その製造方法について図１７を
用いて説明する。

【００７１】まず、フェライト等の磁性体材料をシート
工法によって、フェライトシート２０を作製する。次に
そのフェライトシート２０の上に銀導体線２３を配置す
る。次に銀導体線２２の上にフェライトシート２０と同
じフェライトシート２１を積み重ねる。なお、導体１２
がずれるのを防ぐために導体１２にシラン等の摩擦係数
の大きな材料を塗布しても良い。次に積み重ねられたシ
ートを加熱プレスして２枚のシートを圧着してブロック
２３を作製する。次にこのシートを切断機によって切断
して素子単体２４としてばらす。さらに素子２４を焼結
させる。さらに焼結した状態でバレルによって面取りを
して乾燥させる。次に素体端面に銀ペーストを塗布して
乾燥、焼き付けを行う。

【００７２】この時点でも、製品は完成するが、特に端
子電極１５，１６にニッケル層やすず層および半田層を
積層して、耐候性や接合性を向上させることもある。

【００７３】なお、本実施の形態は、チップ型インピー
ダンス素子について説明したが、絶縁材料によって構成
されたセラミックスシートの中に導体を形成する電子部
品でも同様な効果を得ることができる。

【００７４】図１８（ａ）、（ｂ）、（ｃ）はそれぞれ
本発明の一実施の形態における適用例を示すブロック図
である。図１８（ａ）において、３０はＩ／Ｏコネクタ
であり、チップ型インピーダンス素子１７を信号ライン
に直列接続することによって、他の機器と接続して使用
する際に相手側からのノイズを減衰させるとともに、自
分のノイズも減衰させるために使用される。（ｂ）にお
いて、３１はＣＰＵであり、チップ型インピーダンス素
子１７をクロックラインに直列接続することによって、
ＣＰＵから発生するノイズを減衰させるために使用され
る。（ｃ）において、３２はＩＣであり、チップ型イン
ピーダンス素子１７をＤＣ電源ラインに直列接続するこ
とによって、電源ラインに含まれているノイズがＩＣ３
２に与える影響を低減させる。

【００７５】上記で説明したチップ型インピーダンス素
子１７は、パーソナルコンピュータ、ワープロ、通信機
器、デジタルＴＶ、ＶＴＲ等の機器のクロックラインや
高速バスラインや高速アナログラインなどのノイズ対策
部品として使用される。さらに、電源回路のノイズ対策
部品としても使用される。

【００７６】なお、インダクタ素子としてフィルタ回路
やマッチング回路などにも用いられており、その数は、
一つの無線端末装置に数個〜４０個程度用いられてい
る。上述の様な構成のチップ型インピーダンス素子を用
いることによって、良好なノイズ除去特性を得ることが
できるので、装置の誤動作の防止等の発生を抑制でき
る。

【００７７】

【発明の効果】本発明は、セラミックに貫通する導体に
おいて焼結時に導体の粒子の粗大化を抑える元素を導体
に添加またはコーティングすることによって、直流抵抗
値、インピーダンス特性のばらつきを少なくすることが
できる。また、焼成温度を上げても導線の電気的特性が
維持できるので、セラミックの機械的強度および材料特
性を向上させる事ができる。また、従来とおなじ直流抵
抗値を得るのに導体の線径を小さくする事ができるので
コストを下げる事ができる。さらに導体の線径を小さく
する事によって高インピーダンス特性を得る事ができ
る。以上のように優れた特性でかつ安定であり、しかも
小型で安価なチップ型インピーダンス素子を得ることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるチップ型インピ
ーダンス素子を示す斜視図

【図２】本発明の一実施の形態におけるチップ型インピ
ーダンス素子を示す断面図

【図３】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる導体を形成した基台の断面図

【図４】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる基台を示す図

【図５】マンハッタン現象を示す側面図

【図６】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる基台の斜視図

【図７】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる導体の粒子の成長する過程の
模式図

【図８】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる導体の線径と平均粒径との比
と直流抵抗値の不良率との関係を示すグラフ

【図９】本発明の一実施の形態におけるチップ型インピ
ーダンス素子に用いられる導体のＮｉの含有率と導体の
線径と平均粒径との比の関係を示すグラフ

【図１０】本発明の一実施の形態におけるチップ型イン
ピーダンス素子に用いられる導体のＮｉメッキの厚みと
直流抵抗値の不良率との関係を示すグラフ

【図１１】本発明の一実施の形態におけるチップ型イン
ピーダンス素子に用いられる導体の樹脂の厚みと直流抵
抗値の不良率との関係を示すグラフ

【図１２】本発明の一実施の形態におけるチップ型イン
ピーダンス素子の断面図

【図１３】本発明の一実施の形態におけるチップ型イン
ピーダンス素子の断面図

【図１４】本発明の一実施の形態におけるチップ型イン
ピーダンス素子の断面図

【図１５】本発明の一実施の形態におけるチップ型イン
ピーダンス素子の断面図

【図１６】本発明の一実施の形態におけるチップ型イン
ピーダンス素子の端子電極の断面図

【図１７】本発明の一実施の形態における製造方法を示
す斜視図

【図１８】本発明の一実施の形態における適用例を示す
ブロック図

【図１９】従来のチップ型インピーダンス素子を示す側
面図

【符号の説明】

１ フェライト ２ 導体線 ３ 端子電極 １１ 基台 １１ａ 中央部 １１ｂ，１１ｃ 端部 １１ｄ，１１ｅ，１１ｆ 角部 １２ 導体 １４ 銀電極 １５，１６ 端子電極 １７ チップ型インピーダンス素子 ２０、２１ フェライトシート ２２ 銀導体線 ２３ ブロック ２４ 素子単体 ３０ Ｉ／Ｏコネクタ ３１ ＣＰＵ ３２ ＩＣ ２００ 基板 ２０１，２０２ 半田 ３００ 保護層 ３０１ 接合層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 図師 章裕 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 磯崎 賢蔵 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−93006（ＪＰ，Ａ) 特開 平６−290955（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01F 17/00 - 27/42

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】基台と、前記基台中に設けられた導体と、
   前記基台に設けられ、前記導体と電気的に接続した端子
   電極とを備え、前記導体の平均粒径をａとし、前記導体
   の線径をｂとした時に、ａ÷ｂ≦０．５の条件を満た
   し、前記導体の構成材料を銀が９９．０重量％以上であ
   り、しかもＮｉ、Ｃｏ、Ｃｒ成分の少なくとも１つを
   ０．０１〜１重量％添加させたことを特徴とするチップ
   型インピーダンス素子。
2. 【請求項２】基台と、前記基台中に設けられた導体と、
   前記基台に設けられ、前記導体と電気的に接続した端子
   電極とを備え、前記導体は銀を含む材料で構成されると
   ともに前記導体を融点が銀よりも高い金属材料でコーテ
   ィングしたことを特徴とするチップ型インピーダンス素
   子。
3. 【請求項３】金属材料としてＮｉ、Ｃｏ、Ｃｒの少なく
   とも一つを前記導体にコーティングしたことを特徴とす
   る請求項２記載のチップ型インピーダンス素子。
4. 【請求項４】導体の主成分を銀として前記導体のコ−テ
   ィングの厚みを１〜１０μｍとしたことを特徴とする請
   求項２，３いずれか１記載のチップ型インピーダンス素
   子。
5. 【請求項５】基台の外形形状が角柱状であることを特徴
   とする請求項１〜４いずれか１記載のチップ型インピー
   ダンス素子。
6. 【請求項６】側面と側面が交わる角部に面取りを設ける
   とともに、前記面取りのＲを０．０３＜Ｒ＜０．２０
   （ｍｍ）としたことを特徴とする請求項５記載のチップ
   型インピーダンス素子。
7. 【請求項７】長さＬ１，幅Ｌ２，高さＬ３としたとき
   に、 Ｌ１＝０．５〜２．１ｍｍ（好ましくは０．６〜１．０
   ｍｍ） Ｌ２＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
   ｍｍ） Ｌ３＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６
   ｍｍ）の条件を満たすことを特徴とする請求項１〜４い
   ずれか１記載のチップ型インピーダンス素子。
8. 【請求項８】基台の構成材料としてセラミック材料を用
   いたことを特徴とする請求項１〜４いずれか１記載のチ
   ップ型インピーダンス素子。
9. 【請求項９】セラミック材料として、誘電体材料か磁性
   材料の少なくとも一方を用いたことを特徴とする請求項
   ８記載のチップ型インピーダンス素子。
10. 【請求項１０】導体を基台内に直線的に設けるととも
    に、基台の側面と導体を非平行としたことを特徴とする
    請求項５記載のチップ型インピーダンス素子。
11. 【請求項１１】基台の両端部の高さをそれぞれＺ１，Ｚ
    ２としたときに｜Ｚ１−Ｚ２｜≦８０μｍであることを
    特徴とする請求項５記載のチップ型インピーダンス素
    子。