JP2004096126A

JP2004096126A - チップ型インピーダンス素子

Info

Publication number: JP2004096126A
Application number: JP2003376897A
Authority: JP
Inventors: Hidekazu Ochiai; 落合　英一; Mitsuyoshi Sakuragawa; 桜川　満義; Takeshi Oda; 織田　武司; Akihiro Zushi; 図師　章裕; Kenzo Isozaki; 磯崎　賢蔵
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-11-06
Filing date: 2003-11-06
Publication date: 2004-03-25

Abstract

【課題】本発明は、ばらつきの少ない直流抵抗値，インピーダンス特性を有し、かつ安価で量産性に優れ、実装性が向上するチップ型インピーダンス素子を提供することを目的としている。
【解決手段】結晶磁性体および誘電体等の基台１１の中央部に焼結時の導体粒径の粗大化を抑えるために微量の元素を添加した導体１２を配置し、結晶磁性体および誘電体等のセラミックの両端部に導体と電気的に接続された端子電極１５，１６を設け、導体１２の平均粒径をａとし、前記導体の線径をｂとした時に、ａ÷ｂ≦０．５の条件を満たす。
【選択図】図１

Description

　この発明は、各種電子回路に使用される部品に用いられるチップ型インピーダンス素子に関するものである。

　近年、ノイズ対策の要求が高まっており、ノイズ部品として安価でかつ小型化が要求されている。

　そのなかで、ノイズ部品として特開平５−１５２１３７号公報の様なものが提案されている。この様な構成によってノイズ部品を安価にかつ小型化することができる。

　図１９は従来のチップ型インピーダンス素子を示す側面図である。図１９において、１は結晶磁性体および誘電体等のフェライト（以下フェライトと記す）、２はセラミックの中央部に設けられた導体線、３は導体電気的に接続された端子電極である。このような電子部品は、フェライト焼結体の材料特性および銀線の線径などを最適化することによって、所定の特性を得ることができる。
特開平０５−１５２１３７号公報

　しかしながら前記従来の構成では、銀線を用いる場合、焼成温度が銀線の融点９６０℃付近であるために銀線がセラミックと反応し、銀線の一部が細くなってしまう。そのためにインピーダンス特性および直流抵抗値がばらつき、不良が発生するという問題点があった。また、高インピーダンスを得るために銀線の線径を細くすることが必要とされるが、銀線が反応して細くなるために直流抵抗値が大きくなりすぎて高インピーダンスの特性を実現する事ができなかった。

　また、前述の例に関わらず、素子が小型化して行くに従って、抵抗値が大きくなってしまうことがあり、不具合が生じていた。

　本発明は、上記従来の課題を解決するもので、製品の品質安定化ができかつ安価で小型のチップ型インピーダンス素子を提供することを目的とする。

　基台と、基台中に設けられた導体と、基台の端面に設けられ、導体と電気的に接続した端子電極とを備え、導体の端部が基台の端面から突出して、端子電極と前記導体が接触している構成とした。

　本発明は、セラミックに貫通する導体において焼結時に導体の粒子の粗大化を抑える元素を導体に添加またはコーティングすることによって、直流抵抗値、インピーダンス特性のばらつきを少なくすることができる。また、焼成温度を上げても導線の電気的特性が維持できるので、セラミックの機械的強度および材料特性を向上させる事ができる。また、従来とおなじ直流抵抗値を得るのに導体の線径を小さくする事ができるのでコストを下げる事ができる。さらに導体の線径を小さくする事によって高インピーダンス特性を得る事ができる。以上のように優れた特性でかつ安定であり、しかも小型で安価なチップ型インピーダンス素子を得ることができる。

　請求項１記載の発明は、基台と、基台中に設けられた導体と、基台の端面に設けられ、導体と電気的に接続した端子電極とを備え、導体の端部が基台の端面から突出して、端子電極と導体が接触していることによって、導体と端子電極との接合強度を大きくすることができるとともに、導体と端子電極との接触面積を大きくすることができ、良好な導通を得ることができ、たとえ素子が小型化されても直流抵抗が高くなるのを防止できる。

　請求項２記載の発明は、基台と、基台中に設けられた導体と、基台の端面に設けられ、導体と電気的に接続した端子電極とを備え、導体の端部が基台の端面から段落ちしているとともに、端子電極が段落ち部内に入り込んで端子電極と導体が接触していることによって、導体と端子電極との接合強度を大きくすることができ、しかも素子の小型化を行うことができ、しかも端子電極が段落ち部に入り込むことによって、接合強度も向上する。しかも導体が基台の外に露出していないので、製造途中などで、突出している導体が他の部材と接触することによって、削れてしまい特性が劣化することはない。

　請求項３記載の発明は、基台と、基台中に設けられた導体と、基台の端面に設けられ、導体と電気的に接続した端子電極とを備え、導体の端部が導体の中央部よりも断面積が大きくなっており、導体の断面積が大きくなった部分と端子電極が接触していることによって、良好な端子電極と導体の接合を行うことができる。

　請求項４記載の発明は、基台と、基台中に設けられた導体と、基台の端面に設けられ、導体と電気的に接続した端子電極とを備え、導体の端部と基台の間に隙間を設け、端子電極が隙間内に入り込んで端子電極と導体が接触していることによって、接続表面積を広くすることができるので、直流抵抗値のばらつきを小さくすることができる。また、端子電極が隙間に入り込む構成となっているので、端子電極の密着強度を向上させることができる。

　請求項５記載の発明は、基台と、基台中に設けられた導体と、基台の端面に設けられ、導体と電気的に接続した端子電極とを備え、導体の端部が基台の端面の中心からずれていることによって、プリント基板上の隣接するラインに影響を与えないように導体を設置することができるので、セットのノイズ特性を改善することができる。

　請求項６記載の発明は、請求項１〜５において、基台の外形形状が角柱状であることによって、回路基盤等に実装した際に、素子の位置決めが行いやすくしかも、素子の転がりなどを防止できるので、素子の実装性を向上させることができる。

　請求項７記載の発明は、請求項６において、側面と側面が交わる角部に面取りを設けるとともに、面取りのＲを０．０３＜Ｒ＜０．２０（ｍｍ）としたことによって、基台のコーナー部の欠けを防止することができ、その欠けによる特性の劣化を防ぐことができる。

　請求項８記載の発明は、請求項１〜５において、長さＬ１，幅Ｌ２，高さＬ３としたときに、
　Ｌ１＝０．５〜２．１ｍｍ（好ましくは０．６〜１．０ｍｍ）
　Ｌ２＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６ｍｍ）
　Ｌ３＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６ｍｍ）
の条件を満たすことによって、諸特性が劣化することはなく、しかも十分な機械的強度を得ることができるので、実装時に素子破壊などが発生することはなく、加えて、回路基板の実装面積を小さくすることができるので、この素子を搭載する装置の小型化を行うことができる。

　請求項９記載の発明は、請求項１〜５において、基台の構成材料としてセラミック材料を用いたことによって、十分な強度を持った素子を作製でき、加工性が良く、生産性が向上する。

　請求項１０記載の発明は、請求項９において、セラミック材料として、誘電体材料か磁性材料の少なくとも一方を用いたことによって、インピーダンス素子としての良好な特性を得ることができる。

　請求項１１記載の発明は、請求項６において、導体を直線的に基台内に設けるとともに、基台の側面と導体を非平行としたことによって、インピーダンス特性を微調整することができるので、材料特性が設計値からずれても製品の特性のずれを小さくすることができる。

　請求項１２記載の発明は、請求項６において、基台の両端部の高さをそれぞれＺ１，Ｚ２としたときに｜Ｚ１−Ｚ２｜≦８０μｍとしたことによって、素子立ち現象の発生を低減させることができ、実装性を湖上させることができる。

　以下、本発明におけるチップ型インピーダンス素子及びそれを用いた適用例について説明する。

　図１，図２はそれぞれ本発明の一実施の形態におけるチップ型インピーダンス素子を示す斜視図及び断面図である。

　図１において、１１は絶縁材料などをプレス加工，押し出し、またはシートによる積層工法等を施して構成されている基台で、基台１１はセラミックなどの材料で構成され、しかもそのセラミック材料としては誘電材料やフェライト材料などが用いられる。１２は基台１１の中に設けられている導体で、導体１２は、基台に穴を設けてその穴に挿入したり、シートによる積層工法であれば、積層する際に導体をシートの上において、さらにその上にシートを乗せて加圧そして焼結を行ことによって配置し固定する。１５，１６はそれぞれ端子電極で、端子電極１５、１６は、導体と電気的に接続されている。

　また、本実施の形態のチップ型インピーダンス素子は、チップ型インピーダンス素子の長さＬ１，幅Ｌ２，高さＬ３は以下の通りとなっていることが好ましい。

　Ｌ１＝０．５〜２．１ｍｍ（好ましくは０．６〜１．０ｍｍ）
　Ｌ２＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６ｍｍ）
　Ｌ３＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６ｍｍ）
　Ｌ１が０．５ｍｍ以下であると、自己共振周波数ｆ０が下がってしまうとともにＱ値が低下してしまい、良好な特性を得ることができない。また、Ｌ１が２．１ｍｍを超えてしまうと、素子自体が大きくなってしまい、電子回路等が形成された基板など（以下回路基板等と略す）回路基板等の小型化ができず、ひいてはその回路基板等を搭載した電子機器等の小型化を行うことができない。また、Ｌ２，Ｌ３それぞれが０．２ｍｍ以下であると、素子自体の機械的強度が弱くなりすぎてしまい、実装装置などで、回路基板等に実装する場合に、素子折れ等が発生することがある。また、Ｌ２，Ｌ３が１．３ｍｍ以上となると、素子が大きくなりすぎて、回路基板等の小型化、ひいては装置の小型化を行うことができない。

　以上の様に構成されたチップ型インピーダンス素子について、以下各部の詳細な説明をする。図３は本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導
体を形成した基台の断面図、図４（ａ）、（ｂ）、（ｃ）は本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる基台を示す図である。

　まず、基台１１の形状について説明する。

　基台１１は、図３及び図４に示す様に、回路基板等に実装しやすいように断面が四角形状の角柱状となっている。断面四角形状としたが、五角形状や六角形状などの多角形状でも良い。本実施の形態では、断面四角形状にすることよって、回路基板等へのチップ型インピーダンス素子の装着性を良好にした。また１１ａ、１１ｂは両端部である。

　なお、本実施の形態では、断面が四角形状としたが、正五角形状等の正多角形状、および円形状としても良い。

　また、図４（ａ）に示す様に基台１１の端部の高さＺ１及びＺ２は下記の条件を満たすことが好ましい。

　｜Ｚ１−Ｚ２｜≦８０μｍ（好ましくは５０μｍ）
　Ｚ１とＺ２の高さの違いが８０μｍ（好ましくは５０μｍ以下）を超えると、素子を基板に実装し、半田等で回路基板等に取り付ける場合、半田等の表面張力によって素子が一方の端部に引っ張られて、素子が立ってしまうというマンハッタン現象の発生する確率が非常に高くなる。このマンハッタン現象を図５に示す。図５に示すように、基板２００の上にチップ型インピーダンス素子を配置し、端子電極１５，１６のそれぞれと基板２００の間に半田２０１，２０２が設けられているが、リフローなどによって半田２０１，２０２を溶かすと、半田２０１，２０２のそれぞれの塗布量の違いや、材質が異なることによる融点の違いによって、溶融した半田２０１，２０２の表面張力が端子電極１５と端子電極１６で異なり、その結果、図５に示すように一方の端子電極（図５の場合は端子電極１５）を中心に回転し、チップ型インピーダンス素子が立ち上がってしまう。Ｚ１とＺ２の高さの違いが８０μｍ（好ましくは５０μｍ以下）を超えると、素子が傾いた状態で基板２００に配置されることとなり、素子立ちを促進する。また、マンハッタン現象は特に小型軽量のチップ型の電子部品（チップ型チップ型インピーダンス素子を含む）において顕著に発生し、しかもこのマンハッタン現象の発生要因の一つとして、端子電極１５，１６の高さの違いによって素子が傾いて基板２００に配置されることを着目した。この結果、Ｚ１とＺ２の高さの差を８０μｍ以下（好ましくは５０μｍ以下）となるように、基台１１を成形及びシート工法時のプレス工程などで加工することによって、このマンハッタン現象の発生を大幅に抑えることができた。Ｚ１とＺ２の高さの差を５０μｍ以下とすることによって、ほぼ、マンハッタン現象の発生を抑えることができる。

　次に基台１１の面取りについて説明する。

　図６は本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる基台の斜視図である。図６に示されるように、基台１１の端部１１ａ，１１ｂそれぞれの角部１１ｅ，１１ｄには面取りが施されており、その面取りした角部１１ｅ，１１ｄのそれぞれの曲率半径Ｒ１及び隣接する側面との交わる角部１１ｆの曲率半径Ｒ２は以下の通りに形成されることが好ましい。

　０．０３＜Ｒ１＜０．２０（ｍｍ）
　０．０３＜Ｒ２＜０．２０（ｍｍ）
　Ｒ１が０．０３ｍｍ以下であると、角部１１ｅ，１１ｄが尖った形状となっているので、ちょっとした衝撃などによって角部１１ｅ，１１ｄに欠けなどが生じることがあり、その欠けによって、特性の劣化等が発生したりする。また、Ｒ１が０．２０ｍｍ以上である
と、角部１１ｅ，１１ｄが丸くなりすぎて、前述のマンハッタン現象を起こしやすくなり、不具合が生じる。更にＲ２が０．０３ｍｍ以下であると、角部１１ｆにバリなどが発生しやすく、後工程における搬送等においてカケ等が発生し、素子特性のばらつきが大きくなる。また、Ｒ２が０．２０ｍｍ以上であると、角部１１ｆが丸くなりすぎて、プリント基板に実装しにくく、不具合が生じる。

　次に基台１１の構成材料について説明する。基台１１の構成材料として下記の特性を満足しておくことが好ましい。

　体積固有抵抗：１０^１３以上（好ましくは１０^１４以上）
　熱膨張係数：１０×１０^-4以下（好ましくは９×１０^-5以下）［２０℃〜５００℃における熱膨張係数］
　誘電率：１ＭＨｚにおいて１２以下（好ましくは１０以下）
　曲げ強度：１３００ｋｇ／ｃｍ²以上（好ましくは２０００ｋｇ／ｃｍ²以上）
　密度：３〜７ｇ／ｃｍ³（好ましくは４〜６ｇ／ｃｍ³）
　基台１１の構成材料が体積固有抵抗が１０^１３以下であると、導体１２とともに基台１１にも所定に電流が流れ始めるので、並列回路が形成された状態となり、自己共振周波数ｆ０が低くなってしまい、高周波用の素子としては不向きである。

　また熱膨張係数が１０×１０^-4以上であると、基台１１にヒートショック等でクラックなどが入ることがある。すなわち熱膨張係数が１０×１０^-4以上であると、上述の様に導体をシートにはさみ込み、加圧、焼成した後に端部に銀ペーストを塗布し焼き付けするので、基台１１が高温になり、基台１１にクラックなどが生じることあるが、上述の様な熱膨張係数を有することによって、大幅にクラック等の発生を抑止できる。

　また、誘電率が１ＭＨｚにおいて１２以上であると、自己共振周波数ｆ０が低くなってしまい、高周波用の素子としては不向きである。

　曲げ強度が１３００ｋｇ／ｃｍ²以下であると、実装装置で回路基板等に実装する際に素子折れ等が発生することがある。

　密度が３ｇ／ｃｍ³以下であると、基台１１の吸水率が高くなり、基台１１の特性が著しく劣化し、素子としての特性が悪くなる。また密度が７ｇ／ｃｍ³以上になると、基台１１の重量が重くなり、実装性などに問題が発生する。特に密度を上記範囲内に設定すると、吸水率も小さく、チップマウンタなどで基板１１に実装する際にも問題は発生しない。

　この様に基台１１の体積固有抵抗，熱膨張係数，誘電率，曲げ強度，密度を規定することによって、自己共振周波数ｆ０が低下しないので、高周波用の素子として用いることができ、ヒートショック等で基台１１にクラック等が発生することを抑制できるので、不良率を低減することができ、更には、機械的強度を向上させることができるので、実装装置などを用いて回路基板等に実装できるので、生産性が向上する等の優れた効果を得ることができる。

　上記の諸特性を得る材料としては、セラミック材料が挙げられるが、しかしながら、単にセラミック材料を用いても上記諸特性を得ることはできない。すなわち、上記諸特性は、基台１１を作製する際のプレス圧力や焼成温度及び添加物によって異なるので、作製条件などを適宜調整しなければならない。具体的な作製条件として、基台１１の加工時のプレス圧力を２〜５ｔ，焼成温度を８５０〜９５０℃，焼成時間１〜３時間等の条件が挙げられる。また、磁性体シート材料の具体的な材料としては、Ｆｅ₂Ｏ₃が４０ｍｏｌ％以上
，ＮｉＯ₂が１５ｍｏｌ％以下，ＺｎＯが４０ｍｏｌ％以下，ＣｕＯが１５ｍｏｌ％以下，Ｂｉ₂Ｏが１０重量％以下等が挙げられる。

　なお、セラミック材料の中でも、特に加工のしやすさや、コスト面から考慮すると、フェライト材料が好ましい。また、フェライト材料であって、絶縁性を有する材料が最も好ましい。これら具体的材料としては、Ｍｎ−Ｚｎ系フェライト，Ｎｉ−Ｚｎ系フェライト、Ｃｕ−Ｚｎ系フェライトなどの軟質強磁性の少なくとも１で構成された材料が好ましい。

　次に導体１２について説明する。

　導体１２としては、抵抗率が２０℃において１．６７×１０^-6Ωｃｍ以下で、しかもビッカース硬さ（Ｈｖ）が３０〜１００ｋｇ／ｍｍ²のものが好ましい。
この様な特性の導体１２を得るためには、材料及び製法等を選択しなければならない。

　以下具体的に導体１２について説明する。

　導体１２の構成材料としては、銅，銀，金，ニッケル、白金、鉄などの金属導電材料が挙げられる。この銅，銀，金，ニッケル、白金、鉄等の材料には、耐候性等を向上させために所定の元素を添加してもよい。また、導電材料と非金属材料等の合金を用いてもよい。構成材料としてコスト面や耐食性の面及び作り易さの面から銀及びその合金がよく用いられる。

　導体１２の材料として、銀等を用いる場合には、まず、セラミックシート上に銀線を配置し、その上にセラミックシートを重ねる。なお銀線の純度としては９９．０％以上が望ましい。銀の純度が９９．０％以下になると導電率が小さくなるために製品にした場合の直流抵抗が大きくなり、定格電流も小さくなってしまう。回路に対する影響としては回路の電圧を低下させ動作が不安定となる。

　また、導体１２の線径については、銀成分９９％の場合において線方向の長さ２ｍｍの場合の時、線径は０．１２ｍｍとすることによって直流抵抗値を１０ｍΩ以下にすることができる。

　なお、導体１２は束線で構成してもよいが、単線の方が構造が単純で安価であるので好ましい。さらに切断時の際に切断機の刃の消耗を抑えるために、前処理として焼まなしを行ってビッカース硬さをさげるてもよい。

　次に、導体１２として銀線を用い、その銀線の直径と平均粒径の関係について説明する。

　図７（ａ）、（ｂ）、（ｃ）は本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体の粒子の成長する過程の模式図である。製品の状態において銀線の粒子の平均粒径ａが銀線の線径ｂに対して、ａ÷ｂ（以下ａ／ｂと略す）≦０．５（好ましくはａ／ｂ≦０．２）を満足することが必要である。図７（ａ）は銀線の初期状態の図で、粒界は見られない。図７（ｂ）は粒成長の課程でありａ／ｂ≦０．５である。（Ｃ）は粒成長が進んでａ／ｂ＞０．５の状態である。ａ／ｂ＞０．５になると粒界が発生し、その面が銀線の長さ方向にたいして垂直方向になるために銀線断面積が部分的に小さくなる。それによって直流抵抗が大きくなる方へばらつき図８に示すように不良率が５％を越えてしまう。さらに、定格電流も小さくなってしまう。回路に対する影響としては回路の電圧を低下させてしまい動作が不安定となる。逆にａ／ｂ≦０．５になると粒界が発生し
ても、それによって直流抵抗が大きくなる頻度は少なくなり不良率は５％以下である。

　粒成長を抑える方法としては、焼結温度と導体１２の成分等が考えられる。焼成温度については、できる限り低い方が粒成長は遅くすることができるがセラミックの焼成温度は特性の面から８００〜１１００℃が必要であり、高い方が焼結が進み磁性特性の透磁率は高くなり高インピーダンスを得ることができる。また焼結密度も高く強度も向上する。よって焼結温度を低くして粒成長を抑えることは、特性および品質面から悪い方向となってしまう。焼結成温度としては９００±５０℃が好ましい。

　次に銀線の成分について説明する。銀は電気伝導性が金属の中で一番良く、電子工業および一般的に広く使われている。しかし純度の高い銀は加工硬化した材料において再結晶する性質を備えている。再結晶化を抑える為には再結晶温度を上げることが必要ある。銀の純度が高い場合、セラミックの焼結温度が銀の再結晶温度よりはるかに高いために粒子が粗大化する。粒子が粗大化すると粒界が銀線方向に対してほぼ垂直に並んで粒界の部分で線がくびれた状態となる。よって直流抵抗が大きくなる。よって銀への最大固溶度の小さい溶質元素を銀に添加する事により再結晶温度を上げることが一般に知られている。図９は本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体のＮｉの含有率と導体の線径と平均粒径との比の関係を示すグラフである。Ｎｉの割合については０．０１重量％以下ではａ／ｂ＞０．５となってしまい効果がない。また１重量％以上では効果はあるが線の硬さが高くなりすぎて取扱い上で不具合が発生する。なお溶質元素としては主成分が銀の場合であればＣｏ、Ｃｒ等でも同じ結果が得られる。

　また、銀線の表面をＮｉのコ−ティング処理をすることによって銀の再結晶化を抑え、再結晶温度を上げることができる。さらにセラミックと銀の間にＮｉのコ−ティング層を設けることによってセラミックと銀の反応を抑えることができる。図１０は本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体のＮｉメッキの厚みと直流抵抗値の不良率との関係を示すグラフである。Ｎｉ層の厚みは１μｍ以下の場合Ｎｉ層が薄い為にセラミックとの反応を阻止することが不十分である。また１０μｍ以上であると硬さが高くなりすぎて作業中に線が折れる等の不具合が発生する。コ−ティングの方法としてはメッキ工法や接着材を使用してＮｉ粉体を固定する方法等がある。Ｎｉ層の膜厚の均一性からメッキ工法が好ましい。

　メッキ工法の場合メッキ時間がかかりすぎてコストが上がってしまうのでメッキの信頼性およびコストを考慮すると３±２μｍが好ましい。なお、コ−ティングの種類としては融点が銀よりも高い材料であれば、Ｎｉ以外のＣｏ、Ｃｒでも同じ効果を得ることができる。

　また、銀線の表面を有機物によって被服することによってセラミックとの反応を抑える。図１１は本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体の樹脂の厚みと直流抵抗値の不良率との関係を示すグラフである。有機物の厚みは５μｍ以下の場合有機物の厚みが薄い為にセラミックとの反応を阻止することが不十分である。また４０μｍ以上であると有機物の厚みを確保するのに時間がかかりすぎてコストが上がってしまう。有機物の信頼性およびコストを考慮すると２０±１０μｍが好ましい。

　有機物の種類としては、耐熱性の高い材料の方が焼結時にセラミックの収縮に影響されにくいので反応を抑えることができる。たとえばエナメル樹脂、ポリウレタン樹脂、エポキシ樹脂、ポリイミド樹脂、フッ素等があるがコストの面よりポリウレタン樹脂が好ましい。なお以上の樹脂の中にセラミックの粉体および金属粉体等を添加させることによって、焼結後にできる銀線とセラミックとの空間部分にセラミック及び金属粉体が残ってインピーダンス特性を向上させることができる。

　次に導体の位置および端面部について説明する。図１２（ａ）、（ｂ）、（ｃ）は本発明の一実施の形態におけるチップ型インピーダンス素子の断面図を示している。図１２（ａ）に示すように導体１２を基台１１の端面１１ａの中央に配置した場合、素子の近くに他のラインや半導体部品等があったり、素子からの漏洩電力によって、ノイズが伝搬してしまい機器が正常に動作しないことがある。よって、図１２（ｂ）、（ｃ）に示すように導線の位置を中央からずらし、隣接するラインや部品との距離を大きくすることによって機器の誤動作を削減することができる。

　また、基台１１の材料特性が目標値からずれた場合、材料特性に依存しているインピーダンス特性も目標値からずれてしまい不良率が増えてしまう。よって材料特性が目標値からずれた場合、図１３に示すように基台１１の側面と導体１２が非平行となるように設けることで、導体１２の線路長を長くし、インピーダンス特性を目標値に近づけることができる。

　導体の端面部について説明する。図１４は本発明の一実施の形態におけるチップ型インピーダンス素子の断面図である。導体１２と端子電極１５とを電気的に接続する際において、導体１２の表面が酸化したりよごれたりしていると接触不良の原因となる。図１４に示すようセラミックの端面において導体１２とセラミック１１の間に隙間１７を設ける。そのすき間１７に端子電極１５を入り込ませることによって端子電極１５と導体１２との接触面積を大きくすることができ、接触不良を低減できるとともに電極端子１５の密着強度を向上することができる。

　また、導体１２と端子電極１５とを電気的に接続する際において接触不良を低減するために導体１２を基台１１の端面より突出させることによって、端子電極１５と導体１２との接触面積を大きくすることができ、接触不良を低減できることができる。図１５（ａ）、（ｂ）、（ｃ）は本発明の一実施の形態におけるチップ型インピーダンス素子の断面図である。図１５（ａ）に示す構成では、導体１２を基台１１の端面より突出させることによって、端子電極１５，１６との接合強度を向上させることができ、しかも方向性が無いために、実装性が向上する。図１５（ｂ）に示す構成では、導体１２を折曲げることによって、更なる導体１２と端子電極１５，１６との接合強度及び確実な導通を図れ、しかも導体１２を曲げる方向を特定することによって、回路基板等への実装の際に、素子の取付方向などを容易に特定でき、実装性を向上させることができる。図１５（ｃ）は突出した導体１２を面取り等によって円盤状に加工することによって形成される。以上のように導体１２を構成することによって接触面積を大きくすることができ、接触不良を低減することができる。

　なお、図示していないが、導体１２の端部を段落ちさせて、その段落ち部内に端子電極１５，１６を入り込ませることによっても、密着強度を向上させることができ、確実な導体１２と端子電極１５，１６との導通を得ることができる。また、この様に導体１２の端部に段落ち部を設ける場合、上述の様に導体１２を基台１１の端部から突出させる場合に比較して、端子電極１５，１６との接合面積は小さくなるが、導体１２が突出していない分素子の長さを短くすることができる。

　更に、図１５（ｃ）の様に、導体１２の端部の断面積を導体１２の中央部の断面積よりも大きくすることによって、導体１２と端子電極１５，１６との接合面積を大きくすることによって良好な導通を得ることができる。また、この場合、図１５（ｃ）の様に導体１２の端部を突出させなくとも十分な導体１２と端子電極１５，１６の接合特性を得ることができる。

　また、導体１２と基台１１の密着強度は、導体１２を形成した基台１１を４００℃の温度下に数秒間放置した後に基台１１から導体１２が抜けない程度以上であることが好ましい。素子を基板等に実装した際に、素子には自己発熱や他の部材からの熱が加わることによって、素子に２００℃以上の温度が加わることがある。従って、４００℃で基台１１からの導体１２のはがれが発生しない程度の密着強度であれば、たとえ素子に熱が加わっても、素子の特性劣化等は発生しない。

　次に端子電極１５、１６について説明する。

　端子電極１５、１６は、銀のみでも十分に機能するが、様々な環境条件等に順応させるために、多層構造とすることが好ましい。

　図１６は本発明の一実施の形態におけるチップ型インピーダンス素子の端子電極の断面図である。図１６において、端子電極１５，１６は多層構造となっており、基台１１の端部１１ｂの上に銀ペーストを塗布焼成し、端部１１ｂの基台１１端面に露出している導体１２と電気的に接続する銀電極１４を形成する。しかも銀電極１４の上には耐候性を有するニッケル，チタン等の材料で構成される保護層３００が形成されており、更に保護層３００の上にはすずメッキを施しさらに半田メッキ等で構成された接合層３０１が形成されている。保護層３００は銀電極１４の耐候性を向上させることができる。本実施の形態では、保護層３００の構成材料として、ニッケルかニッケル合金の少なくとも一方とし、接合層３０１の構成材料としては半田を用いた。保護層３００（ニッケル）の厚みは１〜７μｍが好ましく、１μｍを下回ると耐候性が悪くなり、７μｍを上回ると保護層３００（ニッケル）自体の電気抵抗が高くなり、素子特性が大きく劣化する。また、接合層３０１（すずと半田）の厚みは２μｍ〜１０μｍ程度が好ましく、２μｍを下回ると半田食われ現象が発生して素子と回路基板等との良好な接合が期待できず、１０μｍを上回るとマンハッタン現象が発生し易くなり、実装性が非常に悪くなる。

　以上の様に構成されたチップ型インピーダンス素子は、特性劣化が無く、しかも，実装性及び生産性が非常によい。

　以上の様に構成されたチップ型インピーダンス素子について、以下その製造方法について図１７を用いて説明する。

　まず、フェライト等の磁性体材料をシート工法によって、フェライトシート２０を作製する。次にそのフェライトシート２０の上に銀導体線２３を配置する。次に銀導体線２２の上にフェライトシート２０と同じフェライトシート２１を積み重ねる。なお、導体１２がずれるのを防ぐために導体１２にシラン等の摩擦係数の大きな材料を塗布しても良い。次に積み重ねられたシートを加熱プレスして２枚のシートを圧着してブロック２３を作製する。次にこのシートを切断機によって切断して素子単体２４としてばらす。さらに素子２４を焼結させる。さらに焼結した状態でバレルによって面取りをして乾燥させる。次に素体端面に銀ペーストを塗布して乾燥、焼き付けを行う。

　この時点でも、製品は完成するが、特に端子電極１５，１６にニッケル層やすず層および半田層を積層して、耐候性や接合性を向上させることもある。

　なお、本実施の形態は、チップ型インピーダンス素子について説明したが、絶縁材料によって構成されたセラミックスシートの中に導体を形成する電子部品でも同様な効果を得ることができる。

　図１８（ａ）、（ｂ）、（ｃ）はそれぞれ本発明の一実施の形態における適用例を示す
ブロック図である。図１８（ａ）において、３０はＩ／Ｏコネクタであり、チップ型インピーダンス素子１７を信号ラインに直列接続することによって、他の機器と接続して使用する際に相手側からのノイズを減衰させるとともに、自分のノイズも減衰させるために使用される。（ｂ）において、３１はＣＰＵであり、チップ型インピーダンス素子１７をクロックラインに直列接続することによって、ＣＰＵ３１から発生するノイズを減衰させるために使用される。（ｃ）において、３２はＩＣであり、チップ型インピーダンス素子１７をＤＣ電源ラインに直列接続することによって、電源ラインに含まれているノイズがＩＣ３２に与える影響を低減させる。

　上記で説明したチップ型インピーダンス素子１７は、パーソナルコンピュータ、ワープロ、通信機器、デジタルＴＶ、ＶＴＲ等の機器のクロックラインや高速バスラインや高速アナログラインなどのノイズ対策部品として使用される。さらに、電源回路のノイズ対策部品としても使用される。

　なお、インダクタ素子としてフィルタ回路やマッチング回路などにも用いられており、その数は、一つの無線端末装置に数個〜４０個程度用いられている。上述の様な構成のチップ型インピーダンス素子を用いることによって、良好なノイズ除去特性を得ることができるので、装置の誤動作の防止等の発生を抑制できる。

　本発明は、基台と、基台中に設けられた導体と、基台に設けられ、導体と電気的に接続した端子電極とを備え、導体の平均粒径をａとし、導体の線径をｂとした時に、ａ÷ｂ≦０．５の条件を満たす構成によって、セラミックに貫通する導体において焼結時に導体の粒子の粗大化を抑える元素を導体に添加またはコーティングすることによって、直流抵抗値、インピーダンス特性のばらつきを少なくすることができる。また、焼成温度を上げても導線の電気的特性が維持できるので、セラミックの機械的強度および材料特性を向上させる事ができる。また、従来とおなじ直流抵抗値を得るのに導体の線径を小さくする事ができるのでコストを下げる事ができる。さらに導体の線径を小さくする事によって高インピーダンス特性を得る事ができる。以上のように優れた特性でかつ安定であり、しかも小型で安価なチップ型インピーダンス素子を得ることが必要な用途にも適用できる。

本発明の一実施の形態におけるチップ型インピーダンス素子を示す斜視図本発明の一実施の形態におけるチップ型インピーダンス素子を示す断面図本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体を形成した基台の断面図本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる基台を示す図マンハッタン現象を示す側面図本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる基台の斜視図本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体の粒子の成長する過程の模式図本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体の線径と平均粒径との比と直流抵抗値の不良率との関係を示すグラフ本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体のＮｉの含有率と導体の線径と平均粒径との比の関係を示すグラフ本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体のＮｉメッキの厚みと直流抵抗値の不良率との関係を示すグラフ本発明の一実施の形態におけるチップ型インピーダンス素子に用いられる導体の樹脂の厚みと直流抵抗値の不良率との関係を示すグラフ本発明の一実施の形態におけるチップ型インピーダンス素子の断面図本発明の一実施の形態におけるチップ型インピーダンス素子の断面図本発明の一実施の形態におけるチップ型インピーダンス素子の断面図本発明の一実施の形態におけるチップ型インピーダンス素子の断面図本発明の一実施の形態におけるチップ型インピーダンス素子の端子電極の断面図本発明の一実施の形態における製造方法を示す斜視図本発明の一実施の形態における適用例を示すブロック図従来のチップ型インピーダンス素子を示す側面図

符号の説明

　１　　フェライト
　２　　導体線
　３　　端子電極
　１１　　基台
　１１ａ　　中央部
　１１ｂ，１１ｃ　　端部
　１１ｄ，１１ｅ，１１ｆ　　角部
　１２　　導体
　１４　　銀電極
　１５，１６　　端子電極
　１７　　チップ型インピーダンス素子
　２０、２１　　フェライトシート
　２２　　銀導体線
　２３　　ブロック
　２４　　素子単体
　３０　　Ｉ／Ｏコネクタ
　３１　　ＣＰＵ
　３２　　ＩＣ
　２００　　基板
　２０１，２０２　　半田
　３００　　保護層
　３０１　　接合層

Claims

基台と、前記基台中に設けられた導体と、前記基台の端面に設けられ、前記導体と電気的に接続した端子電極とを備え、前記導体の端部が前記基台の端面から突出して、前記端子電極と前記導体が接触していることを特徴とするチップ型インピーダンス素子。
基台と、前記基台中に設けられた導体と、前記基台の端面に設けられ、前記導体と電気的に接続した端子電極とを備え、前記導体の端部が前記基台の端面から段落ちしているとともに、前記端子電極が前記段落ち部内に入り込んで前記端子電極と前記導体が接触していることを特徴とするチップ型インピーダンス素子。
基台と、前記基台中に設けられた導体と、前記基台の端面に設けられ、前記導体と電気的に接続した端子電極とを備え、前記導体の端部が前記導体の中央部よりも断面積が大きくなっており、前記導体の断面積が大きくなった部分と前記端子電極が接触していることを特徴とするチップ型インピーダンス素子。
基台と、前記基台中に設けられた導体と、前記基台の端面に設けられ、前記導体と電気的に接続した端子電極とを備え、前記導体の端部が前記導体の中央部よりも断面積が大きくなっており、前記導体の断面積が大きくなった部分と前記端子電極が接触していることを特徴とするチップ型インピーダンス素子。
基台と、前記基台中に設けられた導体と、前記基台の端面に設けられ、前記導体と電気的に接続した端子電極とを備え、前記導体の端部が前記基台の端面の中心からずれていることを特徴とするチップ型インピーダンス素子。
基台の外形形状が角柱状であることを特徴とする請求項１〜５いずれか１記載のチップ型インピーダンス素子。
側面と側面が交わる角部に面取りを設けるとともに、前記面取りのＲを０．０３＜Ｒ＜０．２０（ｍｍ）としたことを特徴とする請求項６記載のチップ型インピーダンス素子。
長さＬ１，幅Ｌ２，高さＬ３としたときに、
　Ｌ１＝０．５〜２．１ｍｍ（好ましくは０．６〜１．０ｍｍ）
　Ｌ２＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６ｍｍ）　Ｌ３＝０．２〜１．３ｍｍ（好ましくは０．３〜０．６ｍｍ）
の条件を満たすことを特徴とする請求項１〜５いずれか１記載のチップ型インピーダンス素子。
基台の構成材料としてセラミック材料を用いたことを特徴とする請求項１〜５いずれか１記載のチップ型インピーダンス素子。
セラミック材料として、誘電体材料か磁性材料の少なくとも一方を用いたことを特徴とする請求項９記載のチップ型インピーダンス素子。
導体を基台内に直線的に設けるとともに、基台の側面と導体を非平行としたことを特徴とする請求項６記載のチップ型インピーダンス素子。
基台の両端部の高さをそれぞれＺ１，Ｚ２としたときに｜Ｚ１−Ｚ２｜≦８０μｍであることを特徴とする請求項６記載のチップ型インピーダンス素子。