KR101060824B1 - 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명에 의한 적층 세라믹 커패시터는, 내부전극 형성 물질을 포함하는 내부전극 및 유전체층이 교대로 적층된 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 외부 표면에 형성되어 상기 내부전극과 전기적으로 연결되며, 외부전극 형성 물질을 포함하는 외부전극을 포함하며, 상기 내부전극은 상기 외부전극 형성 물질을 2vol% 내지 20vol% 포함하는 비확산층 및 상기 비확산층의 양쪽 단부 중 적어도 하나의 상기 단부에 상기 외부전극 형성 물질의 확산층을 구비한다.
본 발명의 실시예에 따르면, 안정적으로 정전용량을 확보하면서 전극 물질 확산에 따른 크랙을 방지할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공할 수 있다.
적층 세라믹 커패시터, 크랙, 확산층, 접촉성
Description
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 안정적으로 정전용량을 확보하면서 전극 물질 확산에 따른 크랙을 방지할 수 있는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 다층 세라믹 커패시터는 복수의 세라믹 유전체 시트와 이 복수의 세라믹 유전체 시트 사이에 삽입된 내부전극을 포함한다. 이러한 다층 세라믹 커패시터는 크기가 소형이면서도, 높은 정전 용량을 구현할 수 있고 기판 상에 용이하게 실장될 수 있어 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다.
최근 전자제품이 소형화되고 다기능화됨에 따라 칩 부품도 소형화 및 고기능화되는 추세이므로, 다층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 따라서, 근래에는 유전체층의 두께가 2um 이하이면서 적층수가 500층 이상인 적층 세라믹 커패시터가 제조되고 있다.
이러한 세라믹 커패시터의 측단면 중 내부전극이 노출되어 있는 측단면에 외부전극이 설치되는데, 일반적으로 외부전극 형성을 위해 사용되는 종래의 도전성 페이스트는 통상적인 구리 분말을 함유하며, 이 분말에 유리 프리트(frit), 베이스 수지 및 유기 비이클(vehicle) 등이 혼합된다.
세라믹 커패시터의 측단면에 상기 외부전극 페이스트를 도포하고 외부 전극 페이스트가 도포된 세라믹 커패시터를 소성하여 외부전극 페이스트 내의 금속분말을 소결시킴으로써 외부전극을 형성한다.
저적층 세라믹 커패시터의 경우, 외부전극과 내부전극간 확산층이 충분히 형성되더라도 외부전극에서 내부전극으로의 확산에 의한 크랙이 발생하지 않으므로 연마기술, 외부전극 페이스트 조성, 외부전극 소성에서의 주요 기술 중 하나로 외부전극과 내부전극간의 접촉성을 최대한 좋게 하여 정전용량 편차를 줄이는 것이 주요 관심사였다.
하지만, 초고용량 고적층 세라믹 커패시터의 경우에는, 외부전극과 내부전극간의 접촉성을 좋게 할 경우에도 저적층 세라믹 커패시터에서는 발생하지 않았던 심각한 문제점이 발생한다. 구체적으로, 고적층 세라믹 커패시터의 외부전극으로부터 내부전극으로의 확산이 심하게 발생하게 되면, 내부전극의 부피팽창으로 인하여 크랙이 발생하고 발생된 크랙으로 인한 휨강도 저하 및 크랙을 통한 도금액 침 투로 제품의 신뢰성이 저하되는 문제가 있다.
본 발명의 목적은, 안정적으로 정전용량을 확보하면서 전극 물질 확산에 따른 크랙을 방지할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 내부전극 형성 물질을 포함하는 내부전극 및 유전체층이 교대로 적층된 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 외부 표면에 형성되어 상기 내부전극과 전기적으로 연결되며, 외부전극 형성 물질을 포함하는 외부전극을 포함하며, 상기 내부전극은 상기 외부전극 형성 물질을 2vol% 내지 20vol% 포함하는 비확산층 및 상기 비확산층의 양쪽 단부 중 적어도 하나의 상기 단부에 상기 외부전극 형성 물질의 확산층을 구비한다.
여기서, 상기 비확산층은 니켈(Ni) 또는 니켈 합금(Ni alloy) 및 상기 외부전극 형성 물질을 포함할 수 있다.
한편, 상기 외부전극 형성 물질은 구리(Cu) 또는 구리 합금(Cu alloy)을 포함할 수 있다.
또한, 상기 확산층은 니켈 및 구리 합금(Ni/Cu alloy)를 포함할 수 있다.
여기서, 상기 유전체층의 적층수는 50 내지 1000일 수 있다.
여기서, 상기 확산층은 비확산층의 양쪽 단부 중 상기 외부전극과 전기적으로 연결되는 단부에 형성될 수 있다.
또한, 상기 확산층의 깊이는 1 내지 16㎛일 수 있다.
여기서, 상기 확산층은 비확산층의 양쪽 단부 중 상기 외부전극과 전기적으로 연결되는 단부에 형성될 수 있다.
또한, 상기 확산층의 깊이는 1 내지 16㎛일 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조방법은, 내부전극 형성 물질을 포함하는 내부전극 및 유전체층을 교대로 적층하여 커패시터 본체를 형성하는 단계, 상기 커패시터 본체의 상면 및 하면 중 적어도 한 면에 유전체 형성 물질을 포함하는 보호층을 형성하는 단계, 및 상기 커패시터 본체의 양측면에 상기 커패시터 본체의 외표면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극 형성 물질을 포함하는 외부전극을 형성하는 단계를 포함하며, 상기 내부전극은 상기 외부전극 형성 물질을 2vol% 내지 20vol% 포함하는 비확산층 및 상기 비확산층의 양쪽 단부 중 적어도 하나의 상기 단부에 상기 외부전극 형성 물질의 확산층을 구비한다.
여기서, 상기 비확산층은 니켈(Ni) 또는 니켈 합금(Ni alloy) 및 상기 외부전극 형성 물질로 이루어질 수 있다.
한편, 상기 외부전극 형성 물질은 구리(Cu) 또는 구리 합금(Cu alloy)으로 이루어질 수 있다.
또한, 상기 확산층은 니켈 및 구리 합금(Ni/Cu alloy)으로 이루어질 수 있다.
여기서, 상기 확산층은 비확산층의 양쪽 단부 중 상기 외부전극과 전기적으로 연결되는 단부에 형성될 수 있다.
또한, 상기 확산층의 깊이는 1 내지 16㎛일 수 있다.
여기서, 상기 확산층은 비확산층의 양쪽 단부 중 상기 외부전극과 전기적으로 연결되는 단부에 형성될 수 있다.
또한, 상기 확산층의 깊이는 1 내지 16㎛일 수 있다.
삭제
여기서, 상기 유전체층의 적층수는 50 내지 1000일 수 있다.
본 발명에 따르면, 안정적으로 정전용량을 확보하면서 전극 물질 확산에 따른 크랙을 방지할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공할 수 있다.
또한, 내부전극과 외부전극 계면의 접촉성을 향상시켜 외부전극으로부터 내부전극으로의 확산에 따른 크랙 및 디라미네이션을 방지할 수 있다.
또한, 외부전극으로부터 내부전극으로의 확산층의 깊이에 따른 정전용량, 크랙 발생 및 신뢰성 간의 상관 관계를 규명함으로써, 적절한 확산층의 깊이 제어를 통해 초고용량이면서 고적층수를 갖는 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하에서는 도 1 내지 도 4c를 참조하여, 본 발명의 실시예에 따른 적층 세라믹 커패시터 및 그의 주요 제조 공정에 대하여 설명한다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'를 따라 절단한 단면도이며, 도 3은 도 1의 B-B'를 따라 절단한 단면도이고, 도 4a 내지 도 4c는 본 발명의 실시예에 따른 적층 세라믹 커패시터의 주요 제조 공정을 개략적으로 도시한 단면도이다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 커패시터 본체(1) 및 외부전극(2)을 포함할 수 있다.
상기 커패시터 본체(1)는 그 내부에 복수의 유전체층(6)이 적층되고, 상기 복수의 유전체층(6) 사이에 내부전극(4)이 삽입될 수 있다. 이때, 유전체층(6)은 티탄산바륨(Ba2TiO3)를 이용하여 형성될 수 있으며, 내부전극(4)은 니켈(Ni) 또는 니켈 합금(Ni alloy) 및 외부전극 형성 물질을 포함하며, 외부전극 형성 물질을 2vol% 내지 20vol% 포함하는 비확산층(4a) 및 내부전극(4)의 양쪽 단부 중 적어도 하나에 외부전극 형성 물질의 확산층(4b)을 구비할 수 있다.
상기 외부전극(2)은 상기 커패시터 본체(1)의 양측면에 형성될 수 있다. 상기 외부전극(2)은 상기 커패시터 본체(1)의 외표면에 노출된 내부전극(4)과 전기적으로 연결되도록 형성됨으로써 외부단자 역할을 할 수 있다. 이때, 상기 외부전극(2)은 구리(Cu) 및 구리 합금(Cu alloy)을 이용하여 형성될 수 있다. 따라서, 외부전극(2)과 접촉하는 상기 확산층(4b)은 외부전극(2)으로부터 확산되는 외부전극(2) 형성 물질을 포함하게 되어 니켈 및 구리 합금(Ni/Cu alloy)를 포함할 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 내부에 유전체층(6)과 내부전극(4)이 교대로 적층된 유효층(20)을 포함할 수 있다. 또한, 상기 유효층(20)의 상면 및 하면에는 유전체층이 적층되어 형성된 보호층(10)을 포함할 수 있다.
상기 보호층(10)은 상기 유효층(20)의 상면 및 하면에 복수의 유전체층이 연속으로 적층되어 형성됨으로써 상기 유효층(20)을 외부의 충격 등으로부터 보호할 수 있다.
상기 유효층(20)의 내부전극(4)이 니켈(Ni)로 형성된 경우 그 열팽창 계수는 약 13×10-6/℃이며, 세라믹으로 형성된 유전체층(6)의 열팽창 계수는 약 8×10-6/℃가 된다. 이러한, 유전체층(6)과 내부전극(4)간의 열팽창 계수의 차이로 인하여 소성 및 리플로우 솔더 등에 의한 회로기판에의 실장 공정 등에서 열충격이 가해지는 경우 유전체층(6)에는 응력이 가해지게 된다. 따라서, 열충격시 응력에 의하여 유전체층(6)에 크랙이 발생할 수 있다. 또한, 외부전극(6)에서 내부전극(4)으로 확산이 심할 경우에도 내부전극(4)의 부피 팽창으로 인해 크랙이 발생할 수 있다. 상기와 같이 발생한 크랙을 통한 도금액 침투로 제품의 신뢰성이 저하될 우려가 있다.
따라서, 안정적인 정전용량의 확보와 열충격 및 내부전극(4)의 부피 팽창으 로 인한 크랙 발생 방지 측면에서, 내부전극(4)에 니켈(Ni) 또는 니켈 합금(Ni alloy)의 내부전극(4) 형성 물질 외에 외부전극 형성 물질을 2vol% 내지 20vol% 포함하는 비확산층(4a)을 형성하여 소성 이후 내부전극(4)의 양쪽 단부 중 적어도 하나에 외부전극(6) 형성 물질의 확산층(4b)이 형성되어 외부전극(2)과의 접촉성을 향상시킬 수 있다. 내부전극(4) 형성 물질에 첨가되는 외부전극 형성 물질의 양은 실험을 통하여 정할 수 있다.
<실시예>
도 4a와 같이, 커패시터 본체(1)의 유전체층(6)은 바인더, 가소제 및 잔량의 유전체 물질을 포함하도록 형성한다. 상기 구성 물질을 포함하는 슬러리를 성형하여 얻은 유전체층(6)에 도전성 내부전극(4)을 인쇄하였다. 내부전극 형성 물질은 니켈(Ni)에 외부전극 형성 물질인 구리(Cu)를 첨가하였으며, 구리함량은 0vol% 내지 30vol%로 다양하게 변경하였다. 다음, 인쇄된 유전체층(6)으로 일정 두께의 적층체를 제작한다. 여기서, 유전체층(6)은 50에서 1000층의 적층수를 가지도록 형성하였다.
다음, 도 4b와 같이, 일정 온도에서 가압하였다. 여기서는, 나란하게 인쇄된 내부전극(4) 간의 빈공간과 유전체층(6)이 교대로 적층되는 형상을 가져 누적 단차량이 큰 적층 세라믹 커패시터의 W 단면을 예로 하였다. 적층 세라믹 커패시터의 L 단면은 나란하게 인쇄된 내부전극(4) 간의 빈공간 상에 W 단면과 같이 유전 체층(6)이 적층되지만, 이 유전체층(6) 상에는 다시 나란하게 인쇄된 내부전극(4) 간의 빈공간이 위치하지 않고 W 단면과 다르게 내부전극(4)이 인쇄되어 있다. 따라서, W 단면이 L 단면에 비하여 상대적으로 더 큰 누적 단차량을 갖게 되므로, 가압시 나란하게 인쇄된 내부전극(4) 사이에 유전체층(6)이 많이 함몰된다.
다음 도 4c와 같이, 적층 세라믹 커패시터의 함몰된 부분을 절단하여 개별 적층 세라믹 커패시터를 형성하였다.
다음, 구리를 포함하는 외부전극(2)을 부착하고 소성 및 도금 공정을 수행하여 도 1과 같은 적층 세라믹 커패시터를 완성하였다.
표 1은 본 발명에 의한 적층 세라믹 커패시터의 외부전극 형성 물질인 5vol%의 구리를 첨가하여 내부전극(4)을 형성하고, 커패시터 본체(1)의 외측 단부에 외부전극 형성 물질인 구리 페이스트 도포 후 소성조건을 달리하여 형성된 적층 세라믹 커패시터의 확산층(4b) 깊이별로 적층 세라믹 커패시터의 정전용량, 열충격 및 확산에 대한 크랙 및 신뢰성에 대한 실험 결과를 나타낸 표이다. 이때 확산층(4b) 발생개수는 10개의 내부전극(4)이 보여지는 배율에서의 EPMA분석 결과를 기준으로 평가한 것이다.
상기 표 1에서, 확산층(4b)의 깊이가 1㎛ 미만인 경우에도, 확산으로 크랙 발생이나 신뢰성 문제는 발생되지 않았고, 확산층(4b)의 깊이가 1㎛인 경우에는 크랙 발생이나 신뢰성 문제가 발생되지 않았을 뿐만 아니라, 정전용량 저하 문제도 발생되지 않았다. 또한, 확산층(4b)의 깊이가 16㎛인 경우까지 크랙 발생이나 신뢰성 문제가 발생되지 않는 것을 볼 수 있다.
표 2는 내부전극(4)에 첨가되는 외부전극 형성 물질인 구리함량(vol%)을 변경하여 내부전극(4)을 형성하고, 커패시터 본체(1)의 외측 단부에 외부전극 형성 물질인 구리 페이스트 도포 후 785℃에서 40분간 소성하여 형성된 적층 세라믹 커패시터의 정전용량, 열충격 및 확산에 의한 크랙 및 신뢰성에 대한 실험 결과를 나타낸 표이다.
상기 표 2에서, 내부전극(4)에 첨가되는 외부전극 형성 물질인 구리함량(vol%)이 2vol% 미만인 경우에는 확산에 의한 크랙 및 신뢰성의 개선 효과가 없었고, 구리함량(vol%)이 20vol% 초과인 경우에는 크랙 발생이나 신뢰성 문제가 발생되지 않았으나 내부전극 연결성 저하, 즉 끊김 현상으로 정전용량이 저하되는 문제가 발생하는 것을 볼 수 있다.
따라서, 본 발명의 실시예에 따라 내부전극(4)에 외부전극 형성 물질을 2vol% 내지 20vol% 첨가하게 되면, 확산층의 깊이가 16㎛ 이하인 경우까지 크랙 발생이나 신뢰성 문제가 발생되지 않음을 알 수 있다.
본 발명에 따르면, 안정적으로 정전용량을 확보하면서 전극 물질 확산에 따른 크랙을 방지할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공할 수 있다.
또한, 내부전극과 외부전극 계면의 접촉성을 향상시켜 외부전극으로부터 내부전극으로의 확산에 따른 크랙 및 디라미네이션을 방지할 수 있다.
또한, 외부전극으로부터 내부전극으로의 확산층의 깊이에 따른 정전용량, 크랙 발생 및 신뢰성 간의 상관 관계를 규명함으로써, 적절한 확산층의 깊이 제어를 통해 초고용량이면서 고적층수를 갖는 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도 일반적인 적층 세라믹 커패시터의 종단면도,
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 도 1의 B-B'를 따라 절단한 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 적층 세라믹 커패시터의 주요 제조 공정을 개략적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 커패시터 본체 2: 외부전극
4: 내부전극 4a: 비확산층
4b: 확산층 6: 유전체층
10: 보호층 20: 유효층
Claims (14)
- 내부전극 형성 물질을 포함하는 내부전극 및 유전체층이 교대로 적층된 적층 커패시터 본체; 및상기 커패시터 본체의 외부 표면에 형성되어 상기 내부전극과 전기적으로 연결되며, 외부전극 형성 물질을 포함하는 외부전극을 포함하며,상기 내부전극은 상기 외부전극 형성 물질을 2vol% 내지 20vol% 포함하는 비확산층 및 상기 비확산층의 양쪽 단부 중 적어도 하나의 상기 단부에 상기 외부전극 형성 물질의 확산층을 구비한 적층 세라믹 커패시터.
- 제1항에 있어서,상기 비확산층은 니켈(Ni) 또는 니켈 합금(Ni alloy) 및 상기 외부전극 형성 물질을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,상기 외부전극 형성 물질은 구리(Cu) 또는 구리 합금(Cu alloy)을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,상기 확산층은 니켈 및 구리 합금(Ni/Cu alloy)를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,상기 유전체층의 적층수는 50 내지 1000인 것을 특징으로 하는 적층 세라믹 커패시터.
- 내부전극 형성 물질을 포함하는 내부전극 및 유전체층을 교대로 적층하여 커패시터 본체를 형성하는 단계;상기 커패시터 본체의 상면 및 하면 중 적어도 한 면에 유전체 형성 물질을 포함하는 보호층을 형성하는 단계; 및상기 커패시터 본체의 양측면에 상기 커패시터 본체의 외표면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극 형성 물질을 포함하는 외부전극을 형성하는 단계를 포함하며,상기 내부전극은 상기 외부전극 형성 물질을 2vol% 내지 20vol% 포함하는 비확산층 및 상기 비확산층의 양쪽 단부 중 적어도 하나의 상기 단부에 상기 외부전극 형성 물질의 확산층을 구비한 적층 세라믹 커패시터의 제조방법.
- 제6항에 있어서,상기 비확산층은 니켈(Ni) 또는 니켈 합금(Ni alloy) 및 상기 외부전극 형성 물질로 이루어지는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제6항에 있어서,상기 외부전극 형성 물질은 구리(Cu) 또는 구리 합금(Cu alloy)으로 이루어지는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제6항에 있어서,상기 확산층은 니켈 및 구리 합금(Ni/Cu alloy)으로 이루어지는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제6항에 있어서,상기 확산층은 비확산층의 양쪽 단부 중 상기 외부전극과 전기적으로 연결되는 단부에 형성되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제6항에 있어서,상기 유전체층의 적층수는 50 내지 1000인 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제1항에 있어서,상기 확산층의 깊이는 1 내지 16㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
- 제1항에 있어서,상기 확산층은 비확산층의 양쪽 단부 중 상기 외부전극과 전기적으로 연결되는 단부에 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
- 제6항에 있어서,상기 확산층의 깊이는 1 내지 16㎛인 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
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