KR102061502B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출되며, 상기 제1 내부전극은 상기 세라믹 본체의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층과 상기 제1 산화층에 인접하여 형성되며, 제1 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층을 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층과 상기 제2 산화층에 인접하여 형성되며, 제2 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and manufacturing method thereof}
본 발명은 단차에 의한 크랙 발생을 억제하고 중첩영역을 넓혀줌으로써, 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공한다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
한편, 적층 세라믹 커패시터의 내부전극은 쇼트 방지를 위해 중첩되지 않는 영역인 길이 방향 마진부를 형성하며, 상기 내부전극의 각 층은 상기 길이 방향 마진부가 겹치지 않도록 반대 방향으로 적층하여 형성된다.
이 경우 상기 적층 세라믹 커패시터의 정전 용량을 형성하는 부분은 상기 내부전극이 중첩되는 영역이며, 상기 길이 방향 마진부는 정전 용량 형성에 기여하지 않는 부분이라 할 수 있다.
이러한 길이 방향 마진부는 정전 용량 형성에 기여하지 않을 뿐만 아니라 단차를 형성시켜 이로 인한 크랙 발생을 유도할 수 있으며, 이는 적층 세라믹 커패시터의 신뢰성을 악화시키는 주요한 원인으로 작용할 수 있다.
상기와 같이 적층 세라믹 커패시터 역시 소형화되고, 대용량화됨에 따라 적층수가 증가하게 되며, 이 경우 상기 단차는 더욱 커질 수 있으며, 적층 세라믹 커패시터의 신뢰성은 더욱 문제가 될 수 있다.
따라서, 단차에 의한 크랙 발생을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자부품에 대한 연구는 여전히 필요한 실정이다.
한국공개특허공보 2011-0047481
본 발명은 단차에 의한 크랙 발생을 억제하고 중첩영역을 넓혀줌으로써, 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며, 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출되며, 상기 제1 내부전극은 상기 세라믹 본체의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층과 상기 제1 산화층에 인접하여 형성되며, 제1 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층을 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층과 상기 제2 산화층에 인접하여 형성되며, 제2 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)는 상기 세라믹 본체의 양 단면 중 적어도 일면에서 길이 방향 내부로 5 내지 30 μm를 만족할 수 있다.
상기 세라믹 본체의 양 단면 중 적어도 일면에서 제1 중간층 및 제2 중간층 중 적어도 하나까지의 길이(Lb)는 상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)보다 같거나 크며, 5 μm 이상을 만족할 수 있다.
상기 세라믹 본체의 길이(L)와 제1 중간층 및 제2 중간층 중 적어도 하나까지의 길이(Lb)의 차(Lc=L-Lb)는 5 μm 이상을 만족할 수 있다.
상기 제1 중간층 및 제2 중간층은 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 마그네슘(Mg), 망간(Mn), 구리(Cu) 및 니켈(Ni)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 제1 및 제2 내부전극은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 제1 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 제1 및 제2 내부전극 패턴을 형성하는 단계; 상기 제1 도전성 금속 페이스트의 도전성 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 도전성 금속 페이스트가 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 도전성 금속 페이스트를 이용하여 상기 제1 및 제2 내부전극 패턴에 인접하게 각각 제3 및 제4 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층 및 절단하여 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제3 내부전극 패턴이 일측 단면으로 노출되도록 형성된 제1 내부전극과 상기 제4 내부전극 패턴이 타측 단면으로 노출되도록 형성된 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 세라믹 본체를 소성하여 상기 제3 및 제4 내부전극 패턴의 일부 영역을 산화시키는 단계; 및 상기 세라믹 본체의 외측에 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성하는 단계;를 포함하며, 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출되며, 상기 제1 내부전극은 상기 세라믹 본체의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층과 상기 제1 산화층에 인접하여 형성되며, 제1 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층을 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층과 상기 제2 산화층에 인접하여 형성되며, 제2 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층을 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 측면으로 노출되며,상기 세라믹 본체의 양 측면에 세라믹 슬러리를 포함하는 제1 및 제2 사이드 마진부를 형성하는 단계를 더 포함할 수 있다.
상기 제1 및 제2 내부전극과 상기 세라믹 본체의 양 측면 사이의 폭은 18 μm 이하일 수 있다.
상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)는 상기 세라믹 본체의 양 단면 중 적어도 일면에서 길이 방향 내부로 5 내지 30 μm를 만족할 수 있다.
상기 세라믹 본체의 양 단면 중 적어도 일면에서 제1 중간층 및 제2 중간층 중 적어도 하나까지의 길이(Lb)는 상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)보다 같거나 크며, 5 μm 이상을 만족할 수 있다.
상기 세라믹 본체의 길이(L)와 제1 중간층 및 제2 중간층 중 적어도 하나까지의 길이(Lb)의 차(Lc=L-Lb)는 5 μm 이상을 만족할 수 있다.
상기 제1 도전성 금속 페이스트의 도전성 금속보다 이온화 경향이 큰 금속은 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 마그네슘(Mg), 망간(Mn), 구리(Cu) 및 니켈(Ni)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 도전성 금속 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명에 따르면 단차 형성을 억제하여 크랙 발생을 감소시키고, 중첩 영역을 확장시켜 최대 용량을 확보함으로써, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B-B' 단면도이다.
도 4는 도 3의 유전체층 및 제2 내부전극을 나타낸 사시도이다.
도 5는 도 3의 유전체층 및 제1 내부전극을 나타낸 사시도이다.
도 6은 도 1의 적층 세라믹 커패시터에서 유전체층, 제1 내부전극 및 제2 내부전극을 나타낸 분해 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B-B' 단면도이다.
도 4는 도 3의 유전체층 및 제2 내부전극을 나타낸 사시도이다.
도 5는 도 3의 유전체층 및 제1 내부전극을 나타낸 사시도이다.
도 6은 도 1의 적층 세라믹 커패시터에서 유전체층, 제1 내부전극 및 제2 내부전극을 나타낸 분해 사시도이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21, 22); 및 상기 세라믹 본체(10)의 외측에 형성되며, 제1 및 제2 내부전극(21, 22)과 전기적으로 연결된 제1 및 제2 외부전극(31, 32)을 포함하며, 상기 제1 내부전극(21)과 제2 내부전극(22)은 세라믹 본체(10)의 양 단면으로 노출되며, 상기 제1 내부전극(21)은 상기 세라믹 본체의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층(21a)과 상기 제1 산화층(21a)에 인접하여 형성되며, 제1 내부전극(21)이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극(21)이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층(21b)을 포함하며, 상기 제2 내부전극(22)은 상기 세라믹 본체(10)의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층(22a)과 상기 제2 산화층(22a)에 인접하여 형성되며, 제2 내부전극(22)이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극(22)이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층(22b)을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
또한, 상기 세라믹 본체(10)는 서로 대향하는 제1 및 제2 주면과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면, 제2 측면, 제1 단면 및 제2 단면을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(21, 22); 및 상기 세라믹 본체(10)의 외측에 형성되며, 제1 및 제2 내부전극(21, 22)과 전기적으로 연결된 제1 및 제2 외부전극(31, 32)을 포함할 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내부전극(21)과 제2 내부전극(22)은 세라믹 본체(10)의 양 단면으로 노출되며, 상기 제1 내부전극(21)은 상기 세라믹 본체(10)의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층(21a)과 상기 제1 산화층(21a)에 인접하여 형성되며, 제1 내부전극(21)이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극(21)이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층(21b)을 포함하며, 상기 제2 내부전극(22)은 상기 세라믹 본체(10)의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층(22a)과 상기 제2 산화층(22a)에 인접하여 형성되며, 제2 내부전극(22)이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극(22)이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층(22b)을 포함할 수 있다.
일반적으로, 적층 세라믹 커패시터의 고용량화에 따라 적층수가 증가하고 있다.
한편, 적층 세라믹 커패시터의 내부전극은 쇼트 방지를 위해 중첩되지 않는 영역인 길이 방향 마진부를 형성하며, 상기 내부전극의 각 층은 상기 길이 방향 마진부가 겹치지 않도록 반대 방향으로 적층하여 형성된다.
이 경우 상기 적층 세라믹 커패시터의 정전 용량을 형성하는 부분은 상기 내부전극이 중첩되는 영역이며, 상기 길이 방향 마진부는 정전 용량 형성에 기여하지 않는 부분이라 할 수 있다.
이러한 길이 방향 마진부는 정전 용량 형성에 기여하지 않을 뿐만 아니라 단차를 형성시켜 이로 인한 크랙 발생을 유도할 수 있으며, 이는 적층 세라믹 커패시터의 신뢰성을 악화시키는 주요한 원인으로 작용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기의 문제를 해결하기 위하여 상기 제1 내부전극(21)과 제2 내부전극(22)은 세라믹 본체(10)의 양 단면으로 노출될 수 있기 때문에, 상기와 같이 제1 및 제2 내부전극이 중첩되지 않는 영역인 길이 방향 마진부가 형성되지 않을 수 있다.
상기와 같이 길이 방향 마진부가 형성되지 않기 때문에, 단차 형성을 억제할 수 있으므로, 이로 인한 크랙 발생을 감소하여 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
또한, 상기와 같이 제1 내부전극(21)과 제2 내부전극(22)이 세라믹 본체(10)의 양 단면으로 노출되더라도, 상기 제1 내부전극(21)은 상기 세라믹 본체(10)의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층(21a)을 포함하고, 상기 제2 내부전극(22)은 상기 세라믹 본체(10)의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층(22a)을 포함하므로, 쇼트 불량의 문제가 없을 수 있다.
한편, 상기 제1 내부전극(21)은 상기 제1 산화층(21a)에 인접하여 형성되며, 제1 내부전극(21)이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극(21)이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층(21b)을 포함하며, 상기 제2 내부전극(22)은 상기 제2 산화층(22a)에 인접하여 형성되며, 제2 내부전극(22)이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극(22)이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층(22b)을 포함하기 때문에, 고용량 적층 세라믹 커패시터를 구현할 수 있다.
구체적으로, 상기 제1 중간층(21b)과 제2 중간층(22b)은 각각 제1 및 제2 내부전극(21, 22)이 포함하는 금속뿐만 아니라 상기 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하며, 서로 중첩되는 영역을 형성하기 때문에, 적층 세라믹 커패시터의 정전 용량을 형성할 수 있다.
즉, 상기 제1 중간층(21b)과 제2 중간층(22b)으로 인해 일반적인 적층 세라믹 커패시터의 정전 용량을 형성하는 내부전극의 중첩 영역에 비해 더욱 넓은 면적의 중첩된 영역을 가질 수 있어 고용량 적층 세라믹 커패시터를 구현할 수 있는 것이다.
이하에서는 상기 제1 산화층(21a), 제2 산화층(22a), 제1 중간층(21b) 및 제2 중간층(22b)에 대하여 보다 상세히 설명하도록 한다.
상기 제1 산화층(21a), 제2 산화층(22a)은 상기 제1 중간층(21b) 및 제2 중간층(22b)이 각각 산화되어 형성되는 층으로서, 상기 세라믹 본체(10)의 소성 공정 또는 재산화 공정 중에 상기 제1 중간층(21b) 및 제2 중간층(22b)의 일부를 산화시켜 형성할 수 있다.
상기 제1 중간층(21b)과 제2 중간층(22b)은 각각 제1 및 제2 내부전극(21, 22)이 포함하는 금속뿐만 아니라 상기 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하기 때문에, 상기 소성 공정 또는 재산화 공정 중에 쉽게 산화될 수 있다.
또한, 상기 세라믹 본체의 길이-두께 방향 단면에 있어서, 상기 제1 산화층(21a), 제2 산화층(22a)의 길이(La)는 상기 소성 공정 또는 재산화 공정 중의 분위기 또는 온도를 이용하여 적절히 조절할 수 있다.
상기의 특징에 관하여서는 후술하는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법에서 더 자세히 설명하도록 한다.
상기 제1 산화층(21a) 및 제2 산화층(22a) 중 적어도 하나의 길이(La)는 상기 세라믹 본체(10)의 양 단면 중 적어도 일면에서 길이 방향 내부로 5 내지 30 μm를 만족할 수 있으나, 반드시 이에 제한되는 것은 아니다.
구체적인 일예로서, 상기 제1 산화층(21a)은 상기 세라믹 본체(10)에서 상기 제2 외부전극(32)이 형성된 일측 단면에서 길이 방향 내부로 5 내지 30 μm를 만족할 수 있으며, 상기 제2 산화층(22a)은 상기 세라믹 본체(10)에서 상기 제1 외부전극(31)이 형성된 타측 단면에서 길이 방향 내부로 5 내지 30 μm를 만족할 수 있다.
상기 제1 산화층(21a) 및 제2 산화층(22a)으로 인해, 상술한 바와 같이 쇼트 불량의 문제가 없으며, 단차에 의한 크랙 불량을 감소시켜 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 제1 산화층(21a) 및 제2 산화층(22a) 중 적어도 하나의 길이(La)가 5 μm 미만의 경우에는 쇼트가 발생하여 신뢰성에 문제가 생길 수 있다.
한편, 상기 제1 산화층(21a) 및 제2 산화층(22a) 중 적어도 하나의 길이(La)가 30 μm를 초과하는 경우에는 내부전극의 산화로 인한 부피 팽창이 심하여 크랙 발생율이 증가하며, 또한 쇼트 발생율도 증가할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 양 단면 중 적어도 일면에서 제1 중간층(21b) 및 제2 중간층(22b) 중 적어도 하나까지의 길이(Lb)는 상기 제1 산화층(21a) 및 제2 산화층(22a) 중 적어도 하나의 길이(La)보다 같거나 크며, 5 μm 이상을 만족할 수 있다.
상기 세라믹 본체(10)의 양 단면 중 적어도 일면에서 제1 중간층(21b) 및 제2 중간층(22b) 중 적어도 하나까지의 길이(Lb)는 크랙 또는 쇼트 불량 발생을 막기 위하여 상기 제1 산화층(21a) 및 제2 산화층(22a) 중 적어도 하나의 길이(La)보다 같거나 크며, 5 μm 이상을 만족하도록 조절할 수 있다.
즉, 제1 중간층(21b) 및 제2 중간층(22b) 중 적어도 하나까지의 길이(Lb)가 상기 제1 산화층(21a) 및 제2 산화층(22a) 중 적어도 하나의 길이(La)보다 작거나, 5 μm 미만일 경우에는 크랙 또는 쇼트 불량이 발생할 수 있다.
또한, 상기 세라믹 본체(10)의 길이(L)와 제1 중간층(21b) 및 제2 중간층(22b) 중 적어도 하나까지의 길이(Lb)의 차(Lc=L-Lb)는 5 μm 이상을 만족할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)의 길이(L)와 제1 중간층(21b) 및 제2 중간층(22b) 중 적어도 하나까지의 길이(Lb)의 차(Lc=L-Lb)는 제1 산화층(21a) 및 제2 산화층(22a)과 제1 중간층(21b) 및 제2 중간층(22b)을 제외한 제1 및 제2 내부전극(21, 22) 영역의 길이를 의미할 수 있다.
상기와 같이 상기 세라믹 본체(10)의 길이(L)와 제1 중간층(21b) 및 제2 중간층(22b) 중 적어도 하나까지의 길이(Lb)의 차(Lc=L-Lb)가 5 μm 이상을 만족하도록 조절함으로써, 목표로 하는 정전 용량에 가까운 정전 용량을 얻을 수 있다.
즉, 상기 세라믹 본체(10)의 길이(L)와 제1 중간층(21b) 및 제2 중간층(22b) 중 적어도 하나까지의 길이(Lb)의 차(Lc=L-Lb)가 5 μm 미만일 경우에는 목표로 하는 정전 용량을 얻을 수 없다.
상기 제1 중간층(21b) 및 제2 중간층(22b)은 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 마그네슘(Mg), 망간(Mn), 구리(Cu) 및 니켈(Ni)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
즉, 상술한 바와 같이 제1 중간층(21b) 및 제2 중간층(22b)은 각각 제1 및 제2 내부전극(21, 22)이 포함하는 금속뿐만 아니라 상기 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함할 수 있다.
일예로서, 상기 제1 및 제2 내부전극(21, 22)이 포함하는 금속은 니켈(Ni)일 수 있으며, 상기 니켈(Ni)보다 이온화 경향이 큰 금속을 제1 중간층(21b) 및 제2 중간층(22b)은 특별히 제한 없이 더 포함할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 제1 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 제1 및 제2 내부전극 패턴을 형성하는 단계; 상기 제1 도전성 금속 페이스트의 도전성 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 도전성 금속 페이스트가 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 도전성 금속 페이스트를 이용하여 상기 제1 및 제2 내부전극 패턴에 인접하게 각각 제3 및 제4 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층 및 절단하여 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제3 내부전극 패턴이 일측 단면으로 노출되도록 형성된 제1 내부전극과 상기 제4 내부전극 패턴이 타측 단면으로 노출되도록 형성된 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 세라믹 본체를 소성하여 상기 제3 및 제4 내부전극 패턴의 일부 영역을 산화시키는 단계; 및 상기 세라믹 본체의 외측에 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성하는 단계;를 포함하며, 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출되며, 상기 제1 내부전극은 상기 세라믹 본체의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층과 상기 제1 산화층에 인접하여 형성되며, 제1 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층을 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층과 상기 제2 산화층에 인접하여 형성되며, 제2 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층을 포함할 수 있다.
또한, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 측면으로 노출되며,상기 세라믹 본체의 양 측면에 세라믹 슬러리를 포함하는 제1 및 제2 사이드 마진부를 형성하는 단계를 더 포함할 수 있다.
상기의 경우, 상기 제1 및 제2 내부전극과 상기 세라믹 본체의 양 측면 사이의 폭은 18 μm 이하일 수 있다.
이하 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 구체적으로 설명하되, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분은 중복을 피하기 위해 생략하도록 한다.
우선, 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련할 수 있다.
상기 세라믹 그린시트를 마련하는 단계는 특별히 제한되지 않으며, 일반적으로 제작되는 방법에 의해 수행될 수 있다.
다음으로, 제1 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 제1 및 제2 내부전극 패턴을 형성할 수 있다.
상기 제1 도전성 금속 페이스트는 일반적으로 내부전극 패턴을 형성하는 경우에 사용되는 것을 사용할 수 있으며, 특별히 제한되지 않는다.
따라서, 상기 제1 도전성 금속 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 세라믹 그린시트 상에 제1 및 제2 내부전극 패턴을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 그린시트 상에 제1 도전성 금속 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 수행될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 도전성 금속 페이스트의 도전성 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 도전성 금속 페이스트가 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 도전성 금속 페이스트를 이용하여 상기 제1 및 제2 내부전극 패턴에 인접하게 각각 제3 및 제4 내부전극 패턴을 형성할 수 있다.
상기 제1 도전성 금속 페이스트의 도전성 금속보다 이온화 경향이 큰 금속은 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 마그네슘(Mg), 망간(Mn), 구리(Cu) 및 니켈(Ni)로 이루어진 군으로부터 선택된 하나 이상일 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 상기 세라믹 그린시트를 적층 및 절단하여 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제3 내부전극 패턴이 일측 단면으로 노출되도록 형성된 제1 내부전극과 상기 제4 내부전극 패턴이 타측 단면으로 노출되도록 형성된 제2 내부전극을 포함하는 세라믹 본체를 형성할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제3 내부전극 패턴이 일측 단면으로 노출되고, 상기 제4 내부전극 패턴이 타측 단면으로 노출되도록 형성함으로써, 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출될 수 있다.
제1 내부전극과 제2 내부전극은 쇼트 방지를 위해, 세라믹 본체의 일측 단면으로 교대로 노출되도록 형성하는 것이 일반적이다.
상기와 같이 제1 내부전극은 일측 단면으로만 노출되고, 제2 내부전극은 타측 단면으로만 노출되기 때문에 쇼트 불량 방지는 가능하나, 적층수가 증가함에 따라 단차가 형성되어 크랙 불량이 야기되는 문제가 있었다.
그러나, 본 발명의 다른 실시형태에 따르면 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출될 수 있기 때문에 단차 형성을 억제하여 크랙 불량을 감소할 수 있다.
다만, 상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출되기 때문에 일어날 수 있는 쇼트 불량의 문제는 후술하는 바와 같이 상기 세라믹 본체를 소성하여 상기 제3 및 제4 내부전극 패턴의 일부 영역을 산화 및 절연시킴으로써, 제1 내부전극은 일측 단면으로만 노출되고, 제2 내부전극은 타측 단면으로만 노출되는 효과를 얻을 수 있어 해결이 가능하다.
다음으로, 상기 세라믹 본체를 소성하여 상기 제3 및 제4 내부전극 패턴의 일부 영역을 산화시켜, 제1 산화층 및 제2 산화층을 형성할 수 있다.
상기 제1 산화층은 제1 내부전극이 포함하는 제3 내부전극 패턴의 일부가 산화되어 형성되며, 상기 제2 산화층은 제2 내부전극이 포함하는 제4 내부전극 패턴의 일부가 산화되어 형성될 수 있다.
상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)는 상기 세라믹 본체의 양 단면 중 적어도 일면에서 길이 방향 내부로 5 내지 30 μm를 만족할 수 있으며, 이로 인하여 제1 및 제2 내부전극이 일측 단면으로 교대로 노출되도록 일부 내부전극을 절연시킬 수 있다.
상기 제1 산화층 및 제2 산화층의 길이(La)를 조절하는 방법은 특별히 제한되는 것은 아니며, 상기 소성 공정 또는 추가로 수행될 수 있는 재산화 공정 중의 분위기 또는 온도를 이용하여 적절히 조절할 수 있다.
다음으로, 상기 세라믹 본체의 외측에 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성하고, 상기 제1 및 제2 외부전극 상에 도금층을 형성하여 적층 세라믹 커패시터를 제작할 수 있다.
상기와 같은 제조방법에 따르면, 제1 도전성 금속 페이스트를 이용하여 형성된 제1 및 제2 내부전극 패턴의 소성에 의해 형성된 전극 부분, 상기 제1 도전성 금속 페이스트의 도전성 금속보다 이온화 경향이 큰 금속을 포함하는 제2 도전성 금속 페이스트를 이용하여 형성된 제3 및 제4 내부전극 패턴의 소성에 의해 형성된 제1 및 제2 중간층, 그리고 상기 제3 및 제4 내부전극 패턴의 일부 영역이 산화되어 형성된 제1 및 제2 산화층이 상기 세라믹 본체의 길이 방향으로 각각 인접하여 형성될 수 있다.
이로 인하여, 내부전극 패턴이 형성된 세라믹 그린 시트의 적층에 의한 단차 형성을 억제할 수 있으므로, 이로 인한 크랙 발생을 감소하여 신뢰성이 우수하며, 용량을 형성하는 제1 내부전극과 제2 내부전극의 중첩 영역이 증가하여 고용량 적층 세라믹 커패시터를 구현할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 0.6 μm 이하의 평균 두께를 갖는 유전체층(1)을 적용한 적층 세라믹 커패시터에 대해, 상기 산화층의 길이 및 세라믹 본체의 길이와 세라믹 본체의 단부에서 중간층까지의 길이의 차이에 따른 크랙, 쇼트 발생 여부 및 용량 구현 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하였다.
다음으로, 니켈 분말 50 wt%와 유기 바인더, 분산제 및 유기 용제 등으로 제1 도전성 금속 페이스트를 마련하였다.
상기 세라믹 그린시트 상에 상기 제1 도전성 금속 페이스트를 스크린 인쇄공법으로 도포한 후 인접한 영역에 상기 제1 도전성 금속 페이스트에 니켈보다 이온화 경향이 큰 금속인 크롬(Cr)을 더 첨가한 제2 도전성 금속 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성하였다.
상기 세라믹 그린시트를 400 내지 500층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 1005 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극 형성 및 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
비교예는 상기 산화층의 길이 및 세라믹 본체의 길이와 세라믹 본체의 단부에서 중간층까지의 길이의 차이가 본 발명의 수치 범위를 벗어나도록 제작한 것을 제외하고는 상기 실시예와 동일한 방법으로 제작하였다.
아래의 표 1은 산화층의 길이(La)에 따른 크랙, 쇼트 발생 여부를 비교한 표이다.
상기 크랙 발생율은 5% 이상 발생한 경우를 불량(×), 5% 미만의 경우를 양호(○)로 판정하였으며, 상기 크랙 발생율은 20% 이상 발생한 경우를 불량(×), 20% 미만의 경우를 양호(○)로 판정하였다.
샘플 산화층의 길이(La)(μm ) 크랙 불량 판정 쇼트 불량 판정
1* 1 ○ ×
2* 3 ○ ×
3 5 ○ ○
4 10 ○ ○
5 15 ○ ○
6 20 ○ ○
7 30 ○ ○
8* 40 × ×
9* 50 × ×
*: 비교예
상기 [표 1]을 참조하면, 샘플 1, 2는 산화층의 길이가 5 μm 미만의 경우로서, 쇼트 불량이 발생하여 신뢰성에 문제가 있음을 알 수 있고, 샘플 8 및 9는 산화층의 길이가 30 μm를 초과하는 경우로서, 크랙 불량 및 쇼트 불량이 발생하여 신뢰성에 문제가 있음을 알 수 있다.
그러나, 상기 샘플 3 내지 7은 본 발명의 수치범위를 만족하는 실시예로서, 크랙 불량 및 쇼트 불량이 감소하여 신뢰성이 우수함을 알 수 있다.
아래의 표 2는 세라믹 본체의 길이와 세라믹 본체의 단부에서 중간층까지의 길이의 차이(Lc=L-Lb)에 따른 용량 구현 여부를 비교한 표이다.
아래의 표 2에서 목표 용량 대비 실제 용량이 90% 미만일 경우를 불량(×), 90% 이상의 경우를 양호(○)로 판정하였으며, 용량의 표준 편차 값이 0.2를 초과하는 경우를 불량(×), 0.2 이하의 경우를 양호(○)로 판정하였다.
샘플 세라믹 본체의 길이와 세라믹 본체의 단부에서 중간층까지의 길이의 차이(Lc=L-Lb)(μm ) 목표 용량 대비 실제 용량 판정 용량 표준 편차 판정
10 1000 ○ ○
11 500 ○ ○
12 200 ○ ○
13 100 ○ ○
14 50 ○ ○
15 30 ○ ○
16 10 ○ ○
17 5 ○ ○
18* 3 × ×
*: 비교예
상기 [표 2]를 참조하면, 샘플 18은 세라믹 본체의 길이와 세라믹 본체의 단부에서 중간층까지의 길이의 차이(Lc=L-Lb)가 5 μm 미만의 경우로서, 목표 용량 대비 실제 용량이 90% 미만이며, 용량 표준 편차도 0.2를 초과하여 고용량 적층 세라믹 커패시터 구현에 문제가 있음을 알 수 있다.
그러나, 상기 샘플 10 내지 17은 본 발명의 수치범위를 만족하는 실시예로서, 목표 용량 대비 실제 용량이 90% 이상이며, 용량 표준 편차도 0.2 이하를 나타내므로 고용량 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
따라서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고용량을 구현하면서도 크랙 및 쇼트 불량이 감소되어 신뢰성이 매우 우수한 것을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층 10: 세라믹 본체
21, 22: 제1 및 제2 내부전극
21a, 22a: 제1 및 제2 산화층
21b, 22b: 제1 및 제2 중간층
21c, 22c: 산화층과 중간층을 제외한 제1 및 제2 내부전극 영역
31, 32: 제1 및 제2 외부 전극

Claims (14)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극; 및
    상기 세라믹 본체의 외측에 형성되며, 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극을 포함하며,
    상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출되며, 상기 제1 내부전극은 상기 세라믹 본체의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층과 상기 제1 산화층에 인접하여 형성되며, 제1 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층을 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층과 상기 제2 산화층에 인접하여 형성되며, 제2 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층을 포함하며, 상기 제1 및 제2 내부전극은 니켈(Ni)을 포함하고, 상기 제1 중간층 및 제2 중간층은 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 마그네슘(Mg), 망간(Mn) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)는 상기 세라믹 본체의 양 단면 중 적어도 일면에서 길이 방향 내부로 5 내지 30 μm를 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 본체의 양 단면 중 일측 단면에서 제1 중간층까지의 길이 및 상기 세라믹 본체의 양 단면 중 타측 단면에서 제2 중간층까지의 길이(Lb)는 상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)보다 같거나 크며, 5 μm 이상을 만족하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 세라믹 본체의 길이(L)와 상기 세라믹 본체의 양 단면 중 일측 단면에서 제1 중간층까지의 길이 및 상기 세라믹 본체의 양 단면 중 타측 단면에서 제2 중간층까지의 길이(Lb)의 차(Lc=L-Lb)는 5 μm 이상을 만족하는 적층 세라믹 전자부품.
  5. 삭제
  6. 삭제
  7. 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계;
    제1 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 제1 및 제2 내부전극 패턴을 형성하는 단계;
    상기 제1 도전성 금속 페이스트의 도전성 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 도전성 금속 페이스트가 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 도전성 금속 페이스트를 이용하여 상기 제1 및 제2 내부전극 패턴에 인접하게 각각 제3 및 제4 내부전극 패턴을 형성하는 단계;
    상기 세라믹 그린시트를 적층 및 절단하여 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제3 내부전극 패턴이 일측 단면으로 노출되도록 형성된 제1 내부전극과 상기 제4 내부전극 패턴이 타측 단면으로 노출되도록 형성된 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
    상기 세라믹 본체를 소성하여 상기 제3 및 제4 내부전극 패턴의 일부 영역을 산화시키는 단계; 및
    상기 세라믹 본체의 외측에 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성하는 단계;를 포함하며,
    상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 단면으로 노출되며, 상기 제1 내부전극은 상기 세라믹 본체의 일측 단면에서 길이 방향 내부로 형성된 제1 산화층과 상기 제1 산화층에 인접하여 형성되며, 제1 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제1 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제1 중간층을 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 타측 단면에서 길이 방향 내부로 형성된 제2 산화층과 상기 제2 산화층에 인접하여 형성되며, 제2 내부전극이 포함하는 금속보다 이온화 경향이 큰 금속을 포함하거나 상기 제2 내부전극이 포함하는 금속보다 쉽게 산화하는 고용체 형태의 금속을 포함하는 제2 중간층을 포함하며, 상기 제1 및 제2 내부전극은 니켈(Ni)을 포함하고, 상기 제1 중간층 및 제2 중간층은 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 마그네슘(Mg), 망간(Mn) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 내부전극과 제2 내부전극은 세라믹 본체의 양 측면으로 노출되며, 상기 세라믹 본체의 양 측면에 세라믹 슬러리를 포함하는 제1 및 제2 사이드 마진부를 형성하는 단계를 더 포함하는 적층 세라믹 전자부품의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 및 제2 내부전극과 상기 세라믹 본체의 양 측면 사이의 폭은 18 μm 이하인 적층 세라믹 전자부품의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)는 상기 세라믹 본체의 양 단면에서 길이 방향 내부로 5 내지 30 μm를 만족하는 적층 세라믹 전자부품의 제조 방법.
  11. 제7항에 있어서,
    상기 세라믹 본체의 양 단면 중 일측 단면에서 제1 중간층까지의 길이 및 상기 세라믹 본체의 양 단면 중 타측 단면에서 제2 중간층까지의 길이(Lb)는 상기 제1 산화층 및 제2 산화층 중 적어도 하나의 길이(La)보다 같거나 크며, 5 μm 이상을 만족하는 적층 세라믹 전자부품의 제조 방법.
  12. 제7항에 있어서,
    상기 세라믹 본체의 길이(L)와 상기 세라믹 본체의 양 단면 중 일측 단면에서 제1 중간층까지의 길이 및 상기 세라믹 본체의 양 단면 중 타측 단면에서 제2 중간층까지의 길이(Lb)의 차(Lc=L-Lb)는 5 μm 이상을 만족하는 적층 세라믹 전자부품의 제조 방법.
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