JP2002261284A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002261284A JP2002261284A JP2001054962A JP2001054962A JP2002261284A JP 2002261284 A JP2002261284 A JP 2002261284A JP 2001054962 A JP2001054962 A JP 2001054962A JP 2001054962 A JP2001054962 A JP 2001054962A JP 2002261284 A JP2002261284 A JP 2002261284A
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Abstract
(57)【要約】
【課題】ゲート配線が挿通する層間絶縁膜のエッチング
に異方性エッチング装置を適用することにより、ゲート
配線幅の縮小を可能とし、チップ内素子を縮小化する。 【解決手段】ｐｎ接合を有する能動領域６３を形成した
半導体基板１と、該半導体基板１上に形成され、前記能
動領域のｐｎ接合を駆動するトランジスタと、該トラン
ジスタのゲート電極１４を覆う層間絶縁膜１５に形成し
たコンタクトホール３０介して前記ゲート電極と接続す
るゲート配線５０４を備えた半導体装置において、前記
ゲート電極１４は多結晶シリコンからなり、かつ前記コ
ンタクトホール３０にはサイドウォール２１を形成し
た。
に異方性エッチング装置を適用することにより、ゲート
配線幅の縮小を可能とし、チップ内素子を縮小化する。 【解決手段】ｐｎ接合を有する能動領域６３を形成した
半導体基板１と、該半導体基板１上に形成され、前記能
動領域のｐｎ接合を駆動するトランジスタと、該トラン
ジスタのゲート電極１４を覆う層間絶縁膜１５に形成し
たコンタクトホール３０介して前記ゲート電極と接続す
るゲート配線５０４を備えた半導体装置において、前記
ゲート電極１４は多結晶シリコンからなり、かつ前記コ
ンタクトホール３０にはサイドウォール２１を形成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置にかか
り、特に層間絶縁膜に形成したコンタクトホールの側壁
にサイドウォールを形成した半導体装置に関する。
り、特に層間絶縁膜に形成したコンタクトホールの側壁
にサイドウォールを形成した半導体装置に関する。
【０００２】
【従来の技術】大電流を制御する半導体装置、例えば、
絶縁ゲート型バイポーラトランジスタ（以後ＩＧＢＴと
称する）は、チップの表面に複数の半導体能動領域が配
置され、それぞれの能動領域が並列動作することにより
大電流の制御が可能となっている。
絶縁ゲート型バイポーラトランジスタ（以後ＩＧＢＴと
称する）は、チップの表面に複数の半導体能動領域が配
置され、それぞれの能動領域が並列動作することにより
大電流の制御が可能となっている。
【０００３】前記チップ内にはゲート電位伝達のために
ゲート配線が設けられ、外部のゲートドライバからの電
気信号を前記ゲート配線を経てそれぞれのゲート電極へ
均一にかつ遅延なく伝達し、これにより前記複数の能動
領域を均一に動作させている。
ゲート配線が設けられ、外部のゲートドライバからの電
気信号を前記ゲート配線を経てそれぞれのゲート電極へ
均一にかつ遅延なく伝達し、これにより前記複数の能動
領域を均一に動作させている。
【０００４】また、ゲート配線は、通常低抵抗のアルミ
ニウムを主成分とする電極材料より形成されてる。
ニウムを主成分とする電極材料より形成されてる。
【０００５】図６は、従来のＩＧＢＴを示す図であり、
図６（ａ）は前記ＩＧＢＴの平面図、図６（ｂ）は図６
（ａ）のＡ部拡大図である。これらの図において、６１
は半導体チップ、６２はゲート配線領域、６３は半導体
チップの能動領域、６４はゲートパット、６５はターミ
ネーションである。また、図７は図６のＡ−Ａ’断面を
示す図である。図において、１はＮ型半導体基板、１１
は半導体基板１に形成したＰ型半導体層、１２はＰ型半
導体層１１に形成したＮ型層、１３はゲート絶縁膜、１
４は多結晶シリコン膜からなるゲート電極。１５は層間
絶縁膜、１６は酸化膜、２０はサイドウォール、２２は
Ｐ型エミッタ層、２３は裏面電極、３０はコンタクトホ
ール、５０４はゲート電極、５０６エミッタ電極であ
る。
図６（ａ）は前記ＩＧＢＴの平面図、図６（ｂ）は図６
（ａ）のＡ部拡大図である。これらの図において、６１
は半導体チップ、６２はゲート配線領域、６３は半導体
チップの能動領域、６４はゲートパット、６５はターミ
ネーションである。また、図７は図６のＡ−Ａ’断面を
示す図である。図において、１はＮ型半導体基板、１１
は半導体基板１に形成したＰ型半導体層、１２はＰ型半
導体層１１に形成したＮ型層、１３はゲート絶縁膜、１
４は多結晶シリコン膜からなるゲート電極。１５は層間
絶縁膜、１６は酸化膜、２０はサイドウォール、２２は
Ｐ型エミッタ層、２３は裏面電極、３０はコンタクトホ
ール、５０４はゲート電極、５０６エミッタ電極であ
る。
【０００６】図に示すように、Ｎ型半導体基板１上に形
成したＰ型半導体層１１の表面に酸化膜１６が形成さ
れ、順次ゲート酸化膜１３、ゲート電極となる多結晶シ
リコン膜１４、層間絶縁膜１５が形成される。また、多
結晶シリコン膜１４とゲート配線５０４が低抵抗接触す
るように前記層間絶縁膜１５にはコンタクトホール３０
が形成されている。通常、前記絶縁層間膜１５のコンタ
クトホール３０の形成はホトリソプロセス、すなわち、
レジストパターンを形成した後に行うエッチング、によ
りコンタクトホールを形成する。
成したＰ型半導体層１１の表面に酸化膜１６が形成さ
れ、順次ゲート酸化膜１３、ゲート電極となる多結晶シ
リコン膜１４、層間絶縁膜１５が形成される。また、多
結晶シリコン膜１４とゲート配線５０４が低抵抗接触す
るように前記層間絶縁膜１５にはコンタクトホール３０
が形成されている。通常、前記絶縁層間膜１５のコンタ
クトホール３０の形成はホトリソプロセス、すなわち、
レジストパターンを形成した後に行うエッチング、によ
りコンタクトホールを形成する。
【０００７】本発明が適用される高耐圧半導体装置で
は、層間絶縁膜１５の厚みが１０００ｎｍ以上必要とさ
れるため、層間絶縁膜のエッチング手法としては、通
常、フッ酸を成分とする酸溶液にウエハを浸漬するウェ
ットエッチングプロセスが用られる。
は、層間絶縁膜１５の厚みが１０００ｎｍ以上必要とさ
れるため、層間絶縁膜のエッチング手法としては、通
常、フッ酸を成分とする酸溶液にウエハを浸漬するウェ
ットエッチングプロセスが用られる。
【０００８】
【発明が解決しようとする課題】前記ウェットエッチン
グは、バッチ処理が可能であるため、一枚あたりの加工
時間を短くおさえることができる。しかし、エッチング
が等方性エッチングとなるため、サイドエッチ量が大き
く、レジストパターンからの寸法シフト量が大きくな
る。現在要求されているチップの縮小化、および電流密
度向上のためにはゲート配線の面積を縮小すること必要
であり、このためにはエッチング形状の改善が必要であ
る。また、ウエットエッチングはエッチング時間がかか
るため、レジストの下地である層間絶縁膜１５とレジス
トの密着性が低下する。このためエッチング液がレジス
ト界面へ浸入しエッチングニジミが発生することがあ
る。
グは、バッチ処理が可能であるため、一枚あたりの加工
時間を短くおさえることができる。しかし、エッチング
が等方性エッチングとなるため、サイドエッチ量が大き
く、レジストパターンからの寸法シフト量が大きくな
る。現在要求されているチップの縮小化、および電流密
度向上のためにはゲート配線の面積を縮小すること必要
であり、このためにはエッチング形状の改善が必要であ
る。また、ウエットエッチングはエッチング時間がかか
るため、レジストの下地である層間絶縁膜１５とレジス
トの密着性が低下する。このためエッチング液がレジス
ト界面へ浸入しエッチングニジミが発生することがあ
る。
【０００９】そこで、層間絶縁膜１５のエッチングに異
方性ドライエッチングプロセスを適用する試みがなされ
ている。異方性ドライエッチングプロセスはレジストパ
ターンに対し寸法シフト量（レジストからの後退量）を
小さく加工することができるため、前記の縮小化の要求
を満足することができる。また、ドライプロセスを利用
するためニジミなどの不具合が発生しない。
方性ドライエッチングプロセスを適用する試みがなされ
ている。異方性ドライエッチングプロセスはレジストパ
ターンに対し寸法シフト量（レジストからの後退量）を
小さく加工することができるため、前記の縮小化の要求
を満足することができる。また、ドライプロセスを利用
するためニジミなどの不具合が発生しない。
【００１０】ところが、前記異方性ドライエッチングプ
ロセスを適用すると、その加工形状は、図８に示すよう
に絶縁層間膜１５のコンタクト部３０の側壁が垂直断面
に近くなり、逆テーパとなる部分が発生する場合もあ
る。
ロセスを適用すると、その加工形状は、図８に示すよう
に絶縁層間膜１５のコンタクト部３０の側壁が垂直断面
に近くなり、逆テーパとなる部分が発生する場合もあ
る。
【００１１】更に、絶縁層間膜１５の下地が多結晶シリ
コンであるため、アルミニウムスパッタ装置を用いて、
前記多結晶シリコンの下地上にアルミニウム膜を形成し
た場合、アルミニウム粒子の動きが阻害されやすくな
る。このためコンタクトホール３０でのアルミニウム電
極膜５０４のカバレジ性低下し、アルミニウム膜最下部
にボイド８０１が発生することがある。アルミニウムボ
イド８０１は半導体装置の信頼性が低下するため対策が
必要とされる。
コンであるため、アルミニウムスパッタ装置を用いて、
前記多結晶シリコンの下地上にアルミニウム膜を形成し
た場合、アルミニウム粒子の動きが阻害されやすくな
る。このためコンタクトホール３０でのアルミニウム電
極膜５０４のカバレジ性低下し、アルミニウム膜最下部
にボイド８０１が発生することがある。アルミニウムボ
イド８０１は半導体装置の信頼性が低下するため対策が
必要とされる。
【００１２】本発明は上記課題を解決するためになさた
ものであり、層間絶縁膜のエッチングに異方性エッチン
グ装置を適用し、ゲート配線幅の縮小を可能としたもの
である。
ものであり、層間絶縁膜のエッチングに異方性エッチン
グ装置を適用し、ゲート配線幅の縮小を可能としたもの
である。
【００１３】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を採用した。
解決するために次のような手段を採用した。
【００１４】ｐｎ接合を有する能動領域を形成した半導
体基板と、該半導体基板上に形成され、前記能動領域の
ｐｎ接合を駆動するトランジスタと、該トランジスタの
ゲート電極を覆う層間絶縁膜に形成したコンタクトホー
ル介して前記ゲート電極と接続するゲート配線を備えた
半導体装置において、前記ゲート電極は多結晶シリコン
からなり、かつ前記コンタクトホールにはサイドウォー
ルを形成する。また、前記サイドウォールの膜厚は層間
絶縁膜の５４ないし８４％が望ましい。
体基板と、該半導体基板上に形成され、前記能動領域の
ｐｎ接合を駆動するトランジスタと、該トランジスタの
ゲート電極を覆う層間絶縁膜に形成したコンタクトホー
ル介して前記ゲート電極と接続するゲート配線を備えた
半導体装置において、前記ゲート電極は多結晶シリコン
からなり、かつ前記コンタクトホールにはサイドウォー
ルを形成する。また、前記サイドウォールの膜厚は層間
絶縁膜の５４ないし８４％が望ましい。
【００１５】
【発明の実施の形態】以下に本発明の実施形態を図１な
いし図５を用いて説明する。図１は、本実施形態にかか
るＩＧＢＴを示す図である。図において、２１は燐ガラ
スからなるサイドウォールである。前述したように、半
導体基板の表面には複数の能動領域６３が形成され、そ
の能動領域６３間にゲート配線領域６２が形成されてい
る。
いし図５を用いて説明する。図１は、本実施形態にかか
るＩＧＢＴを示す図である。図において、２１は燐ガラ
スからなるサイドウォールである。前述したように、半
導体基板の表面には複数の能動領域６３が形成され、そ
の能動領域６３間にゲート配線領域６２が形成されてい
る。
【００１６】ゲート配線領域６２は、Ｐ型半導体層１１
の表面に絶縁酸化膜１６を形成し、該絶縁酸化膜１６上
に順次ゲート酸化膜１３、多結晶シリコンからなるゲー
ト電極１４、層間絶縁膜１５、シリコン含有率１％のア
ルミニウム材からなるゲート配線５０４を形成する。層
間絶縁膜１５は、厚み１３００ｎｍの酸化デポジット膜
からなり、異方性ドライエッチにより形成したコンタク
トホール３０の側壁には燐濃度４モルの燐ガラスからな
るサイドウォール２１が形成されている。
の表面に絶縁酸化膜１６を形成し、該絶縁酸化膜１６上
に順次ゲート酸化膜１３、多結晶シリコンからなるゲー
ト電極１４、層間絶縁膜１５、シリコン含有率１％のア
ルミニウム材からなるゲート配線５０４を形成する。層
間絶縁膜１５は、厚み１３００ｎｍの酸化デポジット膜
からなり、異方性ドライエッチにより形成したコンタク
トホール３０の側壁には燐濃度４モルの燐ガラスからな
るサイドウォール２１が形成されている。
【００１７】能動領域６３側は、Ｐ型半導体層１１およ
びＮ型エミッタ層１２の表面に形成したゲート酸化膜１
３、該酸化膜上に順次形成した、多結晶シリコンからな
るゲート電極１４、絶縁層間膜１５からなる。能動領域
のゲート酸化膜１３、ゲート電極１４および層間絶縁膜
１５の側壁にはＮ型エミッタ層１２を形成するための燐
拡散のソース源となるサイドウォール２０を形成する。
また、半導体基板の他方の主表面にはＰ型エミッタ層２
２、および裏面電極２３が形成されて能動領域を形成す
る。
びＮ型エミッタ層１２の表面に形成したゲート酸化膜１
３、該酸化膜上に順次形成した、多結晶シリコンからな
るゲート電極１４、絶縁層間膜１５からなる。能動領域
のゲート酸化膜１３、ゲート電極１４および層間絶縁膜
１５の側壁にはＮ型エミッタ層１２を形成するための燐
拡散のソース源となるサイドウォール２０を形成する。
また、半導体基板の他方の主表面にはＰ型エミッタ層２
２、および裏面電極２３が形成されて能動領域を形成す
る。
【００１８】以下に、図２ないし図４を参照して本実施
形態にかかるＩＧＢＴの作用効果を説明する。
形態にかかるＩＧＢＴの作用効果を説明する。
【００１９】図２は、第１実施例のサイドウォール２１
の寸法と、アルミニウムカバレジ不良発生率およびＰＳ
Ｇ残りによる不良発生率の関係を示したものである。ア
ルミニウムカバレジ不良発生率とは、アルミニウムスパ
ッタ後にサイドウォール端部に０．５μｍ以上のアルミ
ニウムボイド（空間）が発生した率である。また、ＰＳ
Ｇ残り不良率とはドライエッチ後にコンタクトホール３
０にＰＳＧ残りが発生した率である。
の寸法と、アルミニウムカバレジ不良発生率およびＰＳ
Ｇ残りによる不良発生率の関係を示したものである。ア
ルミニウムカバレジ不良発生率とは、アルミニウムスパ
ッタ後にサイドウォール端部に０．５μｍ以上のアルミ
ニウムボイド（空間）が発生した率である。また、ＰＳ
Ｇ残り不良率とはドライエッチ後にコンタクトホール３
０にＰＳＧ残りが発生した率である。
【００２０】発明者らの実験によれば、サイドウォール
２１を形成しない場合には測定個所の４５％でボイド不
良が発生した。それに対し、サイドウォールを形成し、
その寸法について検討した結果、サイドウォールの寸法
を０．７μｍ以上とすることによりボイド不良の発生率
が低下することが判明した。
２１を形成しない場合には測定個所の４５％でボイド不
良が発生した。それに対し、サイドウォールを形成し、
その寸法について検討した結果、サイドウォールの寸法
を０．７μｍ以上とすることによりボイド不良の発生率
が低下することが判明した。
【００２１】ところが、サイドウォールの寸法を１．３
μｍ以上大きくすると、コンタクトホール３０内にＰＧ
Ｓの膜残りが発生し、多結晶シリコンからなるゲート電
極１４とゲート配線５０４との接触抵抗に問題が発生し
た。
μｍ以上大きくすると、コンタクトホール３０内にＰＧ
Ｓの膜残りが発生し、多結晶シリコンからなるゲート電
極１４とゲート配線５０４との接触抵抗に問題が発生し
た。
【００２２】すなわち、図２に示すようにサイドウォー
ルの厚み寸法を０．７μｍ〜１．１μｍとすることによ
り、アルミニウムカバレジ不良率およびＰＳＧ膜残り不
良率の両者を低く抑える押えることができる。
ルの厚み寸法を０．７μｍ〜１．１μｍとすることによ
り、アルミニウムカバレジ不良率およびＰＳＧ膜残り不
良率の両者を低く抑える押えることができる。
【００２３】発明者らはさらに、層間絶縁膜１５の膜厚
を０．７μｍまで薄くして同様の検討を行った結果、図
３に示す層間絶縁膜の厚みと最適サイドウォールの厚み
寸法の関係があることが判明した。すなわち、層間絶縁
膜の厚みが増すほどにサイドウォールの寸法を大きくす
る必要があり、またその寸法最適値は絶縁層間膜の膜厚
の５４〜８４％であることが判明した。
を０．７μｍまで薄くして同様の検討を行った結果、図
３に示す層間絶縁膜の厚みと最適サイドウォールの厚み
寸法の関係があることが判明した。すなわち、層間絶縁
膜の厚みが増すほどにサイドウォールの寸法を大きくす
る必要があり、またその寸法最適値は絶縁層間膜の膜厚
の５４〜８４％であることが判明した。
【００２４】図４は、従来のウェトエッチングにより形
成したコンタクトホール（ａ）と、本発明の異方性ドラ
イエッチングを適用して形成したコンタクトホール
（ｂ）の形状を比較した図である。従来構造では最小加
工寸法をコンタクトホールのトップ寸法で２０μｍ以上
とする必要があったが、本発明を適用することによりト
ップ寸法を最小加工寸法の５μｍまで小さくしてもアル
ミニウムボイドが発生せずに良好なゲート配線を形成す
ることが可能となった。
成したコンタクトホール（ａ）と、本発明の異方性ドラ
イエッチングを適用して形成したコンタクトホール
（ｂ）の形状を比較した図である。従来構造では最小加
工寸法をコンタクトホールのトップ寸法で２０μｍ以上
とする必要があったが、本発明を適用することによりト
ップ寸法を最小加工寸法の５μｍまで小さくしてもアル
ミニウムボイドが発生せずに良好なゲート配線を形成す
ることが可能となった。
【００２５】図５は、本実施形態にかかるＩＧＢＴの製
造方法を説明する図である。なお、図において図１に示
される部分と同一部分については同一符号を付してその
説明を省略する。図５（ａ）は、隣接する能動領域６３
とゲート配線領域６２の断面構造を示したものであり、
Ｐ型半導体層１１を形成しした後、該半導体層上に酸化
膜１６、多結晶シリコンからなるゲート電極１４を順次
形成し、続いて層間絶縁膜１５を形成した後に、ホトリ
ソ工程によりレジストパターン７０１を形成し、さらに
異方性ドライエッチング装置を用いて層間絶縁膜１５を
エッチング加工した状態を示している。
造方法を説明する図である。なお、図において図１に示
される部分と同一部分については同一符号を付してその
説明を省略する。図５（ａ）は、隣接する能動領域６３
とゲート配線領域６２の断面構造を示したものであり、
Ｐ型半導体層１１を形成しした後、該半導体層上に酸化
膜１６、多結晶シリコンからなるゲート電極１４を順次
形成し、続いて層間絶縁膜１５を形成した後に、ホトリ
ソ工程によりレジストパターン７０１を形成し、さらに
異方性ドライエッチング装置を用いて層間絶縁膜１５を
エッチング加工した状態を示している。
【００２６】次に、図５（ｂ）に示すように、ゲート配
線領域６２のみにホトリソ工程によりレジスト７０２を
形成し、能動領域の多結晶シリコン膜１４をドライエッ
チング装置を用いてエッチング除去する。
線領域６２のみにホトリソ工程によりレジスト７０２を
形成し、能動領域の多結晶シリコン膜１４をドライエッ
チング装置を用いてエッチング除去する。
【００２７】次に、図５（ｃ）に示すように、チャネル
形成領域となるＰ型半導体層１１を形成後、全面にＰＳ
Ｇ膜２０をデポジットし、つづいて異方性ドライエッチ
ング装置を用いてＰＧＳ膜２０を穴あけ加工する。な
お、異方性エッチングは東京エレクトロン製ドライエッ
チング装置ＴＥ５０００を用いて実施した。このとき、
エッチング量を制御し、サイドウォール２１の厚み寸法
を１．０μｍとした。
形成領域となるＰ型半導体層１１を形成後、全面にＰＳ
Ｇ膜２０をデポジットし、つづいて異方性ドライエッチ
ング装置を用いてＰＧＳ膜２０を穴あけ加工する。な
お、異方性エッチングは東京エレクトロン製ドライエッ
チング装置ＴＥ５０００を用いて実施した。このとき、
エッチング量を制御し、サイドウォール２１の厚み寸法
を１．０μｍとした。
【００２８】この製造方法によれば、能動領域で必要と
されるサイドウォール２０形成と同時にコンタクト部の
サイドウォール２１を形成することができる。
されるサイドウォール２０形成と同時にコンタクト部の
サイドウォール２１を形成することができる。
【００２９】なお、以上の説明ではＩＧＢＴを用いた例
について説明したが、本発明はその他のゲート絶縁型半
導体装置に対しても同様に適用できる。
について説明したが、本発明はその他のゲート絶縁型半
導体装置に対しても同様に適用できる。
【００３０】また、実施例１ではゲート配線の電極材と
してシリコン含有率１％のアルミニウムの一層膜を用い
て説明したが、ＭｏＳｉなどのバリアメタルを用いた多
層膜（ＭｏＳｉ／純アルミニウム）を使用しても同様の
効果がある。
してシリコン含有率１％のアルミニウムの一層膜を用い
て説明したが、ＭｏＳｉなどのバリアメタルを用いた多
層膜（ＭｏＳｉ／純アルミニウム）を使用しても同様の
効果がある。
【００３１】このように、本実施形態によれば、多結晶
シリコン上に形成された層間絶縁膜の側壁にサイドウォ
ールを形成するので、電極材形成時、アルミニウムカバ
レジ低下によるアルミニウムボイドの発生を防止するこ
とができる。このため、異方性ドライエッチ装置を用い
た微細加工が可能となり、チップ内素子を縮小化するこ
とが可能となる。
シリコン上に形成された層間絶縁膜の側壁にサイドウォ
ールを形成するので、電極材形成時、アルミニウムカバ
レジ低下によるアルミニウムボイドの発生を防止するこ
とができる。このため、異方性ドライエッチ装置を用い
た微細加工が可能となり、チップ内素子を縮小化するこ
とが可能となる。
【００３２】
【発明の効果】以上説明したように本発明によれば、ゲ
ート配線が挿通する層間絶縁膜のエッチングに異方性エ
ッチング装置を適用したので、ゲート配線幅の縮小を可
能とし、チップ内素子を縮小化することが可能となる。
ート配線が挿通する層間絶縁膜のエッチングに異方性エ
ッチング装置を適用したので、ゲート配線幅の縮小を可
能とし、チップ内素子を縮小化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるＩＧＢＴを示す図で
ある。
ある。
【図２】サイドウォールの寸法と不良発生率の関係を示
す図である。
す図である。
【図３】層間絶縁膜の厚みと最適サイドウォールの厚み
寸法の関係を示す図である。
寸法の関係を示す図である。
【図４】コンタクトホールの形状を比較した図である。
【図５】ＩＧＢＴの製造方法を説明する図である。
【図６】従来のＩＧＢＴを示す図である。
【図７】図６のＡ−Ａ’断面を示す図である。
【図８】異方性ドライエッチングによる加工形状を示す
図である。
図である。
１ Ｎ型半導体基板 １１ Ｐ型半導体層 １２ Ｎ型エミッタ層 １３ ゲート酸化膜 １４ ゲート電極 １５ 層間絶縁膜 １６ 酸化膜 ２０，２１ サイドウォール ２２ Ｐ型エミッタ層 ２３ 裏面電極 ３０ コンタクトホール ５０４ ゲート配線 ５０６ エミッタ電極 ７０１，７０２ レジストパターン ８０１ アルミニウムボイド部 ６１ 半導体チップ ６２ ゲート配線領域 ６３ 能動領域 ６４ ゲートパット ６５ ターミネーション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小斉 淳一 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 志小田 昌史 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 佐藤 明 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立事業所内 (72)発明者 三村 好一 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 栗田 信一 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 Ｆターム(参考） 4M104 BB01 DD04 DD08 DD16 DD19 DD37 EE09 EE15 FF13 GG08 GG18 HH13 HH14 HH15 5F033 HH04 HH08 HH09 HH29 JJ08 JJ09 JJ29 KK04 PP15 QQ09 QQ16 QQ37 RR02 RR14 TT07 VV06 XX02 XX09
Claims (4)
- 【請求項１】 ｐｎ接合を有する能動領域を形成した半
導体基板と、 該半導体基板上に形成され、前記能動領域のｐｎ接合を
駆動するトランジスタと、 該トランジスタのゲート電極を覆う層間絶縁膜に形成し
たコンタクトホール介して前記ゲート電極と接続するゲ
ート配線を備えた半導体装置において、 前記ゲート電極は多結晶シリコンからなり、かつ前記コ
ンタクトホールはサイドウォールを備えたことを特徴と
する半導体装置。 - 【請求項２】 請求項１の記載において、前記サイドウ
ォールの膜厚は前記層間絶縁膜の膜厚の５４ないし８４
％であることを特徴とする半導体装置。 - 【請求項３】 請求項１ないし請求項２何れか１の記載
において、前記コンタクトホールは異方性ドライエッチ
ングにより形成したことを特徴とする半導体装置。 - 【請求項４】請求項１ないし請求項３の何れか１の記載
において、前記ゲート電極は多結晶シリコンからなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001054962A JP2002261284A (ja) | 2001-02-28 | 2001-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001054962A JP2002261284A (ja) | 2001-02-28 | 2001-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002261284A true JP2002261284A (ja) | 2002-09-13 |
Family
ID=18915220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001054962A Pending JP2002261284A (ja) | 2001-02-28 | 2001-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002261284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023234A (ja) * | 2010-07-15 | 2012-02-02 | Mitsubishi Electric Corp | 半導体装置 |
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
-
2001
- 2001-02-28 JP JP2001054962A patent/JP2002261284A/ja active Pending
Cited By (2)
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|---|---|---|---|---|
| JP2012023234A (ja) * | 2010-07-15 | 2012-02-02 | Mitsubishi Electric Corp | 半導体装置 |
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
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