JP2002252298A - 配線基板及びそれを用いた半導体装置 - Google Patents
配線基板及びそれを用いた半導体装置Info
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Abstract
チップを実装する配線基板における信号配線間に生じる
伝送歪みを抑制できるようにする。 【解決手段】 BGA型半導体装置10は、基板11に
設けられた複数の表層配線12と、複数の表層配線12
のうち互いに並行して延びる表層配線12同士の間に開
放端を持つように設けられ、表層配線12同士の信号の
干渉を防止する配線間接地層13と、配線間接地層13
と電気的に接続された第2のビア16Bとを備えてい
る。第2のビア16Bは、配線間接地層13の開放端の
うちいずれの端部に対しても、その距離が信号伝送用の
タイミング信号の実効的な波長の4分の1未満となる位
置に設けられている。
Description
半導体素子を有する半導体チップを搭載又は実装する配
線基板と、該配線基板を用いた半導体装置に関する。
高機能化が進展すると共に、動作速度の向上とモジュー
ル化とが進展している。これらに対応する半導体装置用
パッケージとして、その底面にボールバンプを行列状に
配した表面実装型のパッケージであるBGA(Ball Grid
Array)型半導体装置等が開発されている。
半導体装置の一例について図面を参照しながら説明す
る。
成を示している。図4に示すように、従来例に係るBG
A型半導体装置100は、エポキシ樹脂材等からなる絶
縁層と導体材料からなる配線層とが積層された基板10
1と、該基板101の上面に互いに間隔をおき且つ中央
部から各側辺部にそれぞれ並行して延びるように形成さ
れた複数の信号配線102と、基板101の上面におけ
る信号配線102同士の間の領域に形成され、信号配線
102同士の間の漏話(クロストーク)を防止する信号
線間接地層103と、基板101の中央部に半田材等に
より固着された半導体チップ104とを有している。
て各信号配線102と電気的に接続されている。各信号
配線102は接地層(図示せず)と、裏面配線(図示せ
ず)は内部電源層とそれぞれマイクロストリップ線路を
構成して、それぞれ所定の特性インピーダンスZ0 を得
ている。
面配線及びボールバンプ(図示せず)と電気的に接続さ
れており、信号線間接地層103もビアを介して接地層
と電気的に接続されている。また、基板101上におい
て、半導体チップ104と、信号配線102及び信号線
間接地層103の半導体チップ104側の端部とはモー
ルドエリア107に含まれる。
置100は、半導体チップ104の外部出力端子の増加
に伴って、基板101上の配線密度が上昇するため、信
号配線102同士間の電磁的な干渉が大きくなり、漏話
の影響が無視できなくなってきている。この漏話を防止
する方法として、互いに隣接する信号配線102同士の
間に信号線間接地層103層等の導体層を設けている。
来の半導体装置は、信号線間接地層103における一方
の端部又は両端部が開放端となっている。ここで、信号
線間接地層103の一方の端部が開放端である場合に
は、該信号線間接地層103は高周波が流れる状態にお
いてオープンスタブとして振る舞う。
導体素子が同時にスイッチングするような場合には、内
部電源層及び内部接地層に、グランドバウンスとも呼ば
れる同時スイッチングノイズが発生するため、これら電
源層及び接地層の電位が大きく揺らぐことになる。
間接地層103との等価回路を表わしている。多数の高
調波成分を含む方形波信号が信号配線102を伝播する
際には、この方形波信号が信号線間接地層103に誘起
され、これに対応したグランドバウンスが信号線間接地
層103に発生する。このとき、漏話防止用の信号線間
接地層103のオープンスタブの線路長が実効波長の4
分の1と等しくなる周波数において短絡状態となるた
め、グランドバウンスにより、特定の周波数成分が一方
の端部に開放端を持つ信号線間接地層103の開放端に
おいて逆位相で全反射される。このため、せっかく設け
た漏話防止用の信号線間接地層103によって、信号配
線102を伝播する方形波信号に反射成分が漏話して該
方形波信号が大きく乱されるという問題が生じる。
きく揺らぐことにより、半導体装置、ひいては該半導体
装置を組み込んだシステムが誤動作を誘発されるという
虞が生じる。
送を行なう半導体素子を有する半導体チップを搭載又は
実装する配線基板において配線同士の間に生じる伝送歪
みを抑制できるようにすることを目的とする。
め、本発明は、信号配線間に設ける漏話防止用の干渉防
止導体層を、該干渉防止導体層の開放端から信号伝送用
のタイミング(同期)信号の実効的な波長の4分の1未
満の位置で所定電位に固定する構成とする。
と、基板に設けられた複数の配線と、配線同士の間に開
放端を持つように設けられ、配線同士の信号の干渉を防
止する干渉防止導体層と、干渉防止導体層と電気的に接
続された電位固定手段とを備え、電位固定手段は、干渉
防止導体層の開放端のうちいずれの端部に対しても、そ
の距離が信号に含まれる高調波成分のうち最大周波数成
分と対応する波長の4分の1未満となる位置に設けられ
ている。
号の干渉を防止する干渉防止導体層の電位を所定値に固
定する電位固定手段が、干渉防止導体層の開放端のうち
いずれの端部に対しても、その距離が信号に含まれる高
調波成分のうち最大周波数成分と対応する波長の4分の
1未満となる位置に設けられているため、干渉防止導体
層のいずれの開放端においてにも、タイミング信号の周
波数成分が逆位相で全反射されることがなくなる。この
ため、干渉防止導体層から、配線上を伝播する、例えば
クロック信号等の方形状のタイミング信号に反射成分が
漏話して該タイミング信号が大きく乱されることがなく
なり、その結果、配線間に生じる伝送歪みを抑制するこ
とができる。
配線層と該複数の配線層との間に形成された絶縁層とが
積層されてなり、電位固定手段が複数の配線層同士を接
続するように設けられていることが好ましい。
に設けられた複数の配線と、基板上に保持され、複数の
配線と電気的に接続された半導体素子を有する半導体チ
ップと、配線同士の間に開放端を持つように設けられ、
配線同士の信号の干渉を防止する干渉防止導体層と、干
渉防止導体層と電気的に接続された電位固定手段とを備
え、電位固定手段は、干渉防止導体層の開放端のうちい
ずれの端部に対しても、その距離が信号に含まれる高調
波成分のうち最大周波数成分と対応する波長の4分の1
未満となる位置に設けられている。
本発明に係る配線基板を用いているため、配線上を伝播
する方形状のタイミング信号に反射成分が漏話して該タ
イミング信号が大きく乱されることがなくなるので、配
線間に生じる伝送歪みを抑制することができ、半導体装
置の信頼性を向上することができる。
の配線層と該複数の配線層との間に形成された絶縁層と
が積層されてなり、電位固定手段が複数の配線層同士を
接続するように設けられたビアであることが好ましい。
させる際の開放端における信号の反射特性について説明
する。
の右端部)を持つ伝送線路上に高周波信号を伝播させた
際の進行波と反射波とを電圧として表わしている。
いては、電圧の振幅が常に0となる部分(節)と、最大
となる部分(腹)とが存在し、節は開放端から伝送線路
の4分の1波長の奇数倍の部分に生成され、腹はその整
数倍の部分に生成される。従って、図1(c)に示すよ
うに、伝送線路1の場合は、線路長l1がλ/4を超え
ているため、進行波に対して逆位相の反射波が生じる上
に、特に線路長がλ/4の場合には全反射が起こる。こ
のため、方形波が伝送される場合には、λ/4以上の線
路長を持つ伝送線路1の場合には、図5に示したような
リンギング波形が生じる。
2がλ/4未満である伝送線路2の場合は、逆位相の反
射波は存在するものの、全反射が生じる節を含まないた
め、伝送線路上に信号波形が方形波の場合に生じるリン
ギングを抑制できる。
参照しながら説明する。
線基板及びそれを用いたBGA型半導体装置の平面構成
を示している。
るBGA型半導体装置10は、エポキシ樹脂材又はセラ
ミック材からなる絶縁層と導体材料からなる配線層とが
積層された基板11と、該基板11の上面に互いに間隔
をおき且つ中央部から各側辺部にそれぞれ並行して延び
るように形成された複数の表層配線12と、基板11の
上面における表層配線12同士の間の領域に形成され、
表層配線12同士の間の漏話を防止する干渉防止導体層
としての配線間接地層13と、基板11の中央部に半田
材等により固着され、高速データ伝送を行なうデジタル
回路を有する半導体チップ14とを有している。半導体
チップ14はワイヤ15によって各表層配線12と電気
的に接続されている。
図である図3(a)、及び図2(a)のIIIb−IIIb線
における断面図である図3(b)に示すように、各表層
配線12は内部接地層23とマイクロストリップ線路を
構成し、裏面配線21は内部電源層24とマイクロスト
リップ線路を構成して、それぞれ所定の特性インピーダ
ンスZ0 を得ている。
て裏面配線21及びボールバンプ22と電気的に接続さ
れており、配線間接地層13も、電位固定手段としての
第2のビア16Bを介して内部接地層23と電気的に接
続されている。ここでは、第2のビア16Bを起点とし
て配線間接地層13の開放端がオープンスタブとして作
用する。
は半田材のマスク膜であるソルダレジスト25により覆
われており、モールドエリア17は、半導体チップ1
4、ワイヤ15、並びに表層配線12及び配線間接地層
13の半導体チップ10側の端部を含むようにモールド
樹脂材により封止されている。
プ14は素子形成面の反対側の面(裏面)を基板11の
主面と対向させ、素子形成面上の外部端子(パッド)と
基板11上の表層配線12との電気的な接続をワイヤ1
5により取っているが、これに限られない。すなわち、
半導体チップ14の素子形成面に設けたバンプと基板1
1の主面とを対向させることにより、基板11上の表層
配線12と電気的な接続を取る、いわゆるフリップチッ
プ実装法を用いた実装であってもよい。
図2(a)における表層配線12及び配線間接地層13
の部分拡大図である図2(b)に示すように、漏話防止
用の配線間接地層13に設けられる第2のビア16B
が、配線間接地層13の開放端のうちのいずれの端部に
対しても、その距離d1、d2が信号伝送用のトリガと
なるタイミング信号に含まれる高調波成分のうち最大周
波数成分と対応する実効的な波長の4分の1未満となる
位置に設けられている。
の距離d1,d2のいずれもがタイミング信号の全高調
波成分を含む実効的な波長の4分の1未満であるため、
逆位相の反射波は発生するものの、全反射が生じる節を
含まなくなる。このため、配線間接地層13自体の開放
端による反射波が表層配線12上の信号波形に干渉を与
える程度を確実に抑制することができるので、表層配線
12同士の間に生じる伝送歪みを低減することができ
る。
放端部分のオープンスタブが短絡する実効波長は、配線
間接地層13の開放端長をLとし、実効波長λg をする
と、式(1)及び式(2)で表わされる。
効比誘電率であり、μ e は実効比透磁率である。
関係は、真空中の光の速度c0 とすると式(3)で表わ
される。
がデジタル回路であるとすると、該デジタル回路は、一
般にデータ転送のトリガにタイミング信号としてクロッ
ク信号が用いられる。このクロック信号の周波数が例え
ば2GHzの場合は方形波の高調波成分が10倍波程度
にもなり、要求される周波数帯域は10GHz以上とな
る場合も少なくない。
秒)とすると、この方形波が持つ高調波の最大成分は約
7GHzと近似される。ここで、計算を簡単にするため
に、周波数が7GHzの方形波に代えて正弦波として算
出すると、そのマイクロストリップ線路における実効波
長λg は、BGA型半導体装置10の基板11の材料を
例えば比誘電率が4.6のBTレジンとすると約20m
mとなり、従って、その4分の1波長(λg /4)は約
5mmとなる。なお、この場合の比透磁率μeはほぼ1
である。
漏話防止用の配線間接地層13の開放端長L、すなわち
オープンスタブ長を4分の1波長未満とするには、電位
固定手段である第2のビア16Bから開放端までの距離
d1、d2をそれぞれ5mm未満とすれば良いことが分
かる。
BGA型半導体装置10において、配線12同士の間に
設けられる漏話防止用の配線間接地層13に対して、そ
のいずれの開放端からも実効波長の4分の1未満の位置
で、所定の電位、例えば接地電位に固定にすることによ
り、基板11における信号の歪みを確実に抑制すること
ができる。
所定の電位を接地電位としているが、これに限られず、
正又は負値の直流電圧に固定してもよい。
基板としたが、これに限られず、高周波信号を伝送可能
な配線基板であればよい。
半導体装置によると、電位固定手段が干渉防止導体層の
開放端のうちいずれの端部に対してもその距離が信号に
含まれる高調波成分のうち最大周波数成分と対応する波
長の4分の1未満となる位置に設けられているため、干
渉防止導体層から配線上を伝播する方形状のタイミング
信号に反射成分が漏話して該タイミング信号が大きく乱
されることがなくなるので、配線間に生じる伝送歪みを
抑制することができる。
放端を持つ伝送路上の進行波及び反射波を示すグラフで
あり、(b)は進行波と反射波とを合成した定在波のグ
ラフであり、(c)及び(d)は定在波と線路長との関
係を示す図である。
びそれを用いた半導体装置を示す平面図であり、(b)
は部分的な拡大平面図である。
断面図であり、(b)は図2(a)のIIIb−IIIb線に
おける断面図である
る。
の信号線間接地層を含む信号線路の等価回路図である。
Claims (4)
- 【請求項1】 基板と、 前記基板に設けられた複数の配線と、 前記配線同士の間に開放端を持つように設けられ、前記
配線同士の信号の干渉を防止する干渉防止導体層と、 前記干渉防止導体層と電気的に接続された電位固定手段
とを備え、 前記電位固定手段は、前記干渉防止導体層の開放端のう
ちいずれの端部に対しても、その距離が前記信号に含ま
れる高調波成分のうち最大周波数成分と対応する波長の
4分の1未満となる位置に設けられていることを特徴と
する配線基板。 - 【請求項2】 前記基板は、複数の配線層と該複数の配
線層との間に形成された絶縁層とが積層されてなり、 前記電位固定手段は、前記複数の配線層同士を接続する
ように設けられていることを特徴とする請求項1に記載
の配線基板。 - 【請求項3】 基板と、 前記基板に設けられた複数の配線と、 前記基板上に保持され、前記複数の配線と電気的に接続
された半導体素子を有する半導体チップと、 前記配線同士の間に開放端を持つように設けられ、前記
配線同士の信号の干渉を防止する干渉防止導体層と、 前記干渉防止導体層と電気的に接続された電位固定手段
とを備え、 前記電位固定手段は、前記干渉防止導体層の開放端のう
ちいずれの端部に対しても、その距離が前記信号に含ま
れる高調波成分のうち最大周波数成分と対応する波長の
4分の1未満となる位置に設けられていることを特徴と
する半導体装置。 - 【請求項4】 前記基板は、複数の配線層と該複数の配
線層との間に形成された絶縁層とが積層されてなり、 前記電位固定手段は、前記複数の配線層同士を接続する
ように設けられたビアであることを特徴とする請求項3
に記載の半導体装置。
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005158966A (ja) * | 2003-11-25 | 2005-06-16 | Kyocera Corp | 配線基板 |
JP2005340741A (ja) * | 2004-05-31 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
JP2006019340A (ja) * | 2004-06-30 | 2006-01-19 | Tdk Corp | 半導体ic内蔵基板 |
JP2008047773A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
JP2010021198A (ja) * | 2008-07-08 | 2010-01-28 | Renesas Technology Corp | 配線基板及びそれを用いた半導体装置 |
JP2010153557A (ja) * | 2008-12-25 | 2010-07-08 | Kyocera Corp | 配線基板及び配線モジュール |
KR101271646B1 (ko) | 2012-01-19 | 2013-06-11 | 한국과학기술원 | 전자기 밴드갭 패턴을 구비하는 적층 칩 패키지, 그 제조 방법 및 적층 칩 패키지를 포함하는 반도체 모듈 |
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Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6686819B2 (en) * | 2002-02-01 | 2004-02-03 | Intel Corporation | Dual referenced microstrip |
CN1323435C (zh) * | 2002-07-19 | 2007-06-27 | 松下电器产业株式会社 | 模块部件 |
JP2005157545A (ja) * | 2003-11-21 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 無線通信媒体処理装置 |
US8253029B2 (en) * | 2007-04-12 | 2012-08-28 | Nec Corporation | Filter circuit element and electronic circuit device |
KR100898247B1 (ko) * | 2007-10-24 | 2009-05-18 | 주식회사 동부하이텍 | 반도체형 rf소자 |
US7935570B2 (en) * | 2008-12-10 | 2011-05-03 | Stats Chippac, Ltd. | Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars |
JP2011014871A (ja) * | 2009-06-01 | 2011-01-20 | Elpida Memory Inc | 半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11260966A (ja) * | 1998-03-10 | 1999-09-24 | Sharp Corp | 高周波半導体装置 |
JP2000058715A (ja) * | 1998-08-14 | 2000-02-25 | Nec Corp | 高速信号回路 |
JP2000269379A (ja) * | 1999-03-18 | 2000-09-29 | Hitachi Ltd | 半導体装置 |
JP2001267466A (ja) * | 2000-01-12 | 2001-09-28 | Tdk Corp | 電力増幅モジュール |
JP2002185201A (ja) * | 2000-12-08 | 2002-06-28 | Kyocera Corp | 高周波用配線基板 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0563873B1 (en) * | 1992-04-03 | 1998-06-03 | Matsushita Electric Industrial Co., Ltd. | High frequency ceramic multi-layer substrate |
-
2001
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- 2001-10-29 TW TW090126736A patent/TW506089B/zh not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11260966A (ja) * | 1998-03-10 | 1999-09-24 | Sharp Corp | 高周波半導体装置 |
JP2000058715A (ja) * | 1998-08-14 | 2000-02-25 | Nec Corp | 高速信号回路 |
JP2000269379A (ja) * | 1999-03-18 | 2000-09-29 | Hitachi Ltd | 半導体装置 |
JP2001267466A (ja) * | 2000-01-12 | 2001-09-28 | Tdk Corp | 電力増幅モジュール |
JP2002185201A (ja) * | 2000-12-08 | 2002-06-28 | Kyocera Corp | 高周波用配線基板 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005158966A (ja) * | 2003-11-25 | 2005-06-16 | Kyocera Corp | 配線基板 |
JP2005340741A (ja) * | 2004-05-31 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
JP2006019340A (ja) * | 2004-06-30 | 2006-01-19 | Tdk Corp | 半導体ic内蔵基板 |
JP2008047773A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
JP2010021198A (ja) * | 2008-07-08 | 2010-01-28 | Renesas Technology Corp | 配線基板及びそれを用いた半導体装置 |
JP2010153557A (ja) * | 2008-12-25 | 2010-07-08 | Kyocera Corp | 配線基板及び配線モジュール |
KR101271645B1 (ko) | 2012-01-12 | 2013-06-11 | 한국과학기술원 | 신호 간섭 방지 패턴을 구비하는 적층 칩 패키지, 그 제조 방법, 적층 칩 패키지를 포함하는 반도체 모듈, 및 그 제조 방법 |
KR101271646B1 (ko) | 2012-01-19 | 2013-06-11 | 한국과학기술원 | 전자기 밴드갭 패턴을 구비하는 적층 칩 패키지, 그 제조 방법 및 적층 칩 패키지를 포함하는 반도체 모듈 |
WO2023190310A1 (ja) * | 2022-03-31 | 2023-10-05 | 京セラ株式会社 | 配線基板および実装構造体 |
Also Published As
Publication number | Publication date |
---|---|
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