JP2002229665A - 信号処理装置および信号処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 通信の信頼性や汎用性を低下させることな
く、放射電磁雑音のレベルを低減させることが可能な信
号処理装置および信号処理方法を提供する。 【解決手段】 複数の処理回路間１００，２００で通信
可能に構成された信号処理装置であって、基準クロック
を遅延させて複数の遅延クロックを生成し、基準クロッ
クに同期した同期遅延クロックもしくは前記同期基準ク
ロックに対して所定の時間を加減した遅延クロックを選
択することで、処理回路内の各部に供給するクロックの
時間間隔を分散させるクロック変調手段１１１，２１１
と、他の処理回路との通信状態を監視し、通信時には前
記クロック変調手段におけるクロックの時間間隔の分散
を禁止する制御を行う制御部１１３，２１３と、を各処
理回路に備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は複数の処理回路間で
通信を行う信号処理装置およびその信号処理方法に関
し、さらに詳しくは、周波数帯域が拡散された状態のデ
ィザリング・クロックを使用する信号処理装置および信
号処理方法に関する。

【０００２】

【従来の技術】各種ディジタル回路において、回路動作
のためにクロックを必要としている。このクロックは、
各種方式のクロック発生回路によって生成されている。

【０００３】従来から存在している一般的なクロック発
生回路（発振器）では、クロックの周期（周波数）は一
定であり、立ち上がり・立ち下がりの位置は固定された
状態になっていた。

【０００４】このため、このクロック発生回路およびク
ロックの供給を受ける各種の処理回路からは、クロック
の周波数の整数倍の高調波が放射電磁雑音として装置外
部に輻射される。

【０００５】この放射電磁雑音が問題となっており、こ
れを減らすべく、ＥＭＩ（Electro-Magnetic Interfere
nce）対策が各種提案されている。

【０００６】

【発明が解決しようとする課題】このため、クロックを
周波数変調すること（クロック・ディザリング）で、放
射される電磁波の周波数帯域を広げ、ピークとなる部分
のレベルを低下させる技術が開発されている。

【０００７】このような技術を実現するものとして、入
力されるクロックをＰＬＬ回路によって周波数変調し
て、クロック周期を分散させた状態のディザリング・ク
ロックとして出力するＩＣが市販されている。

【０００８】このように、入力されるクロックをＰＬＬ
回路によって周波数変調してディザリング・クロックと
して出力する市販のＩＣなどでは、不連続なクロックに
対して正常動作が保証されていなかったり、内部にフィ
ードバックループを有するためセットアップタイムがか
かるといった問題を有していた。

【０００９】また、このディザリング・クロックを出力
するＩＣは単体のデバイスであり、また、ＰＬＬは基本
的にアナログの回路であるため、ディジタル回路と一体
的に形成することができないという問題がある。

【００１０】さらに、処理回路間で通信を行う場合に、
各処理回路で上述したディザリング・クロックを独自に
用いていると、それぞれのディザリング・クロックが別
個に生成されており、その各処理回路のディザリング・
クロック同士では状態が揃っていないことになる。

【００１１】図１１は複数の処理回路を備えた信号処理
装置として、画像形成装置の場合を例に示している。こ
こでは、自動原稿搬送装置Ａ、原稿画像読取部Ｂ、画像
処理・エンジン制御基板Ｃ、読取制御部ＣＲ、書き込み
制御部ＣＷ、書込部Ｄ、エンジン部Ｅ、操作部Ｕ、全体
制御基板Ｚ、Ｉ／Ｆ部Ｖを備えた画像形成装置を示して
いる。ここでは、上記各処理回路に、発振器を備えてお
り、上述したディザリング・クロックを出力するＩＣな
どを用いることが可能である。

【００１２】そして、このような信号処理装置の各処理
回路間のそれぞれでディザリング・クロックを用いつつ
通信を行う場合には、処理回路間の通信時に通信データ
の各ビットのタイミングが微妙にずれることになり、高
速な非同期通信においては支障がでることがある。

【００１３】なお、上述した市販のＩＣでは、アナログ
方式のデバイスであり、フリーランを前提としており、
外部から制御することが困難である。従って、通信信頼
性を犠牲にしてＥＭＩ対策を施すか、あるいは、通信に
関する回路を除外して使用するか、といった信頼性ある
いは汎用性に関する問題がある。

【００１４】本発明は、上記の課題を解決するためにな
されたものであって、通信の信頼性や汎用性を低下させ
ることなく、放射電磁雑音のレベルを低減させることが
可能な信号処理装置および信号処理方法を提供すること
を目的とする。

【００１５】

【課題を解決するための手段】上記課題は以下の構成に
より解決することができる。 （１）請求項１記載の発明は、複数の処理回路間で通信
可能に構成された信号処理装置であって、基準クロック
を遅延させて複数の遅延クロックを生成し、基準クロッ
クに同期した同期遅延クロックもしくは前記同期基準ク
ロックに対して所定の時間を加減した遅延クロックを選
択することで、処理回路内の各部に供給するクロックの
時間間隔を分散させるクロック変調手段と、他の処理回
路との通信状態を監視し、通信時には前記クロック変調
手段におけるクロックの時間間隔の分散を禁止する制御
を行う制御部と、を各処理回路に備えたことを特徴とす
る信号処理装置である。

【００１６】また、請求項７記載の発明は、複数の処理
回路間で通信可能に構成された信号処理装置における信
号処理方法であって、基準クロックを遅延させて複数の
遅延クロックを生成し、基準クロックに同期した同期遅
延クロックもしくは前記同期基準クロックに対して所定
の時間を加減した遅延クロックを選択することで、処理
回路内の各部に供給するクロックの時間間隔を分散さ
せ、他の処理回路との通信状態を監視し、通信時には前
記クロックの時間間隔の分散を禁止する制御を行う、こ
とを特徴とする複数の処理回路間で通信を行う信号処理
装置の信号処理方法である。

【００１７】これらの発明では、複数の処理回路間で通
信可能に構成された信号処理装置において、基準クロッ
クを遅延させて作成した複数の遅延クロックを適宜選択
して各部に供給するクロックの時間間隔を分散させてお
くと共に、通信時には前記クロックの時間間隔の分散を
禁止する制御を行う。

【００１８】これにより、通信時の信頼性や使用場所の
汎用性を低下させることなく、全体については放射電磁
雑音のレベルを低減させることが可能な信号処理装置お
よび信号処理方法を実現できる。

【００１９】（２）請求項２記載の発明は、複数の処理
回路間で通信可能に構成された信号処理装置であって、
基準クロックを遅延させて複数の遅延クロックを生成
し、基準クロックに同期した同期遅延クロックもしくは
前記同期基準クロックに対して所定の時間を加減した遅
延クロックを選択することで、処理回路内の各部に供給
するクロックの時間間隔を分散させるクロック変調手段
と、他の処理回路との通信状態を監視し、通信時には前
記クロック変調手段におけるクロックの時間間隔の分散
の程度を非通信時よりも抑制する制御を行う制御部と、
を各処理回路に備えたことを特徴とする信号処理装置で
ある。

【００２０】また、請求項８記載の発明は、複数の処理
回路間で通信可能に構成された信号処理装置の信号処理
方法であって、基準クロックを遅延させて複数の遅延ク
ロックを生成し、基準クロックに同期した同期遅延クロ
ックもしくは前記同期基準クロックに対して所定の時間
を加減した遅延クロックを選択することで、処理回路内
の各部に供給するクロックの時間間隔を分散させ、他の
処理回路との通信状態を監視し、通信時には前記クロッ
クの時間間隔の分散の程度を非通信時よりも抑制する制
御を行う、ことを特徴とする複数の処理回路間で通信を
行う信号処理装置の信号処理方法である。

【００２１】これらの発明では、複数の処理回路間で通
信可能に構成された信号処理装置において、基準クロッ
クを遅延させて作成した複数の遅延クロックを適宜選択
して各部に供給するクロックの時間間隔を分散させてお
くと共に、通信時には前記クロックの時間間隔の分散の
程度を抑制する制御を行う。

【００２２】これにより、通信時の信頼性や使用場所の
汎用性を低下させることなく、全体については放射電磁
雑音のレベルを低減させることが可能な信号処理装置お
よび信号処理方法を実現できる。

【００２３】（３）請求項３記載の発明は、複数の処理
回路間で同期方式の通信が可能に構成された信号処理装
置であって、基準クロックを用いて同期方式の通信を行
う通信部と、基準クロックを遅延させて複数の遅延クロ
ックを生成し、基準クロックに同期した同期遅延クロッ
クもしくは前記同期基準クロックに対して所定の時間を
加減した遅延クロックを選択することで、前記通信部以
外の各部に供給するクロックの時間間隔を分散させるク
ロック変調手段と、他の処理回路との通信状態を監視
し、通信時には前記通信部に対して基準クロックを供給
すると共に、非通信時には前記通信部に対して基準クロ
ックを供給しない制御を行う制御部と、を各処理回路に
備えたことを特徴とする信号処理装置である。

【００２４】また、請求項９記載の発明は、複数の処理
回路間で同期方式の通信が可能に構成された信号処理装
置の信号処理方法であって、基準クロックを遅延させて
複数の遅延クロックを生成し、基準クロックに同期した
同期遅延クロックもしくは前記同期基準クロックに対し
て所定の時間を加減した遅延クロックを選択すること
で、通信部以外の各部に供給するクロックの時間間隔を
分散させ、他の処理回路との通信状態を監視し、通信時
には前記通信部に対して基準クロックを供給すると共
に、非通信時には前記通信部に対して基準クロックを供
給しない制御を行う、ことを特徴とする複数の処理回路
間で通信を行う信号処理装置の信号処理方法である。

【００２５】これらの発明では、複数の処理回路間で同
期方式の通信が可能に構成された信号処理装置におい
て、基準クロックを遅延させて作成した複数の遅延クロ
ックを適宜選択して各部に供給するクロックの時間間隔
を分散させておき、通信時には前記通信部に対して基準
クロックを供給すると共に、非通信時には前記通信部に
対して基準クロックを供給しない制御を行う。

【００２６】これにより、通信時の信頼性や使用場所の
汎用性を低下させることなく、全体については放射電磁
雑音のレベルを低減させることが可能な信号処理装置お
よび信号処理方法を実現できる。

【００２７】（４）請求項４記載の発明は、複数の処理
回路間で通信可能に構成された信号処理装置であって、
基準クロックを遅延させて複数の遅延クロックを生成
し、基準クロックに同期した同期遅延クロックもしくは
前記同期基準クロックに対して所定の時間を加減した遅
延クロックを選択することで、処理回路内の各部に供給
するクロックの時間間隔を分散させるクロック変調手段
と、他の処理回路との通信状態および通信相手先を監視
し、通信時には前記クロック変調手段におけるクロック
の時間間隔の分散の程度を、通信相手先との通信速度に
応じて決定する制御部と、を各処理回路に備えたことを
特徴とする信号処理装置である。

【００２８】また、請求項１０記載の発明は、複数の処
理回路間で通信可能に構成された信号処理装置の信号処
理方法であって、基準クロックを遅延させて複数の遅延
クロックを生成し、基準クロックに同期した同期遅延ク
ロックもしくは前記同期基準クロックに対して所定の時
間を加減した遅延クロックを選択することで、処理回路
内の各部に供給するクロックの時間間隔を分散させ、他
の処理回路との通信状態および通信相手先を監視し、通
信時には前記クロックの時間間隔の分散の程度を、通信
相手先との通信速度に応じて決定する、ことを特徴とす
る複数の処理回路間で通信を行う信号処理装置の信号処
理方法である。

【００２９】これらの発明では、複数の処理回路間で通
信可能に構成された信号処理装置において、基準クロッ
クを遅延させて作成した複数の遅延クロックを適宜選択
して各部に供給するクロックの時間間隔を分散させてお
くと共に、通信時には通信相手先との通信速度に応じて
クロックの時間間隔の分散の程度を決定する制御を行
う。

【００３０】この場合、通信速度が遅い場合には分散を
大きくし、通信速度が速い場合には分散を小さくするこ
とが望ましい。これにより、通信時の信頼性や使用場所
の汎用性を低下させることなく、全体については放射電
磁雑音のレベルを低減させることが可能な信号処理装置
および信号処理方法を実現できる。

【００３１】（５）請求項５記載の発明は、複数の処理
回路間で通信可能に構成された信号処理装置であって、
基準クロックを遅延させて複数の遅延クロックを生成
し、基準クロックに同期した同期遅延クロックもしくは
前記同期基準クロックに対して所定の時間を加減した遅
延クロックを選択することで、処理回路内の各部に供給
するクロックの時間間隔を分散させるクロック変調手段
と、他の処理回路との通信状態を監視し、通信時には前
記クロック変調手段におけるクロックの時間間隔の分散
の程度を、通信相手先と同期させつつ制御する制御部
と、を各処理回路に備えたことを特徴とする信号処理装
置である。

【００３２】また、請求項１１記載の発明は、複数の処
理回路間で通信可能に構成された信号処理装置の信号処
理方法であって、基準クロックを遅延させて複数の遅延
クロックを生成し、基準クロックに同期した同期遅延ク
ロックもしくは前記同期基準クロックに対して所定の時
間を加減した遅延クロックを選択することで、処理回路
内の各部に供給するクロックの時間間隔を分散させ、他
の処理回路との通信状態を監視し、通信時には前記クロ
ック変調手段におけるクロックの時間間隔の分散の程度
を、通信相手先と同期させつつ制御する、ことを特徴と
する複数の処理回路間で通信を行う信号処理装置の信号
処理方法である。

【００３３】これらの発明では、複数の処理回路間で通
信可能に構成された信号処理装置において、基準クロッ
クを遅延させて作成した複数の遅延クロックを適宜選択
して各部に供給するクロックの時間間隔を分散させてお
くと共に、通信時には通信相手先と同期させた状態でク
ロックの時間間隔の分散を制御する。

【００３４】この場合、通信に用いる何らかの信号をき
っかけとして分散を同期させる制御を行うようにするこ
とが望ましい。これにより、通信時の信頼性や使用場所
の汎用性を低下させることなく、全体については放射電
磁雑音のレベルを低減させることが可能な信号処理装置
および信号処理方法を実現できる。

【００３５】（６）請求項６記載の発明は、複数の処理
回路間で同期方式の通信が可能に構成された信号処理装
置であって、同期方式あるいは非同期方式の通信を行う
通信部と、基準クロックを遅延させて複数の遅延クロッ
クを生成し、基準クロックに同期した同期遅延クロック
もしくは前記同期基準クロックに対して所定の時間を加
減した遅延クロックを選択することで、前記通信部以外
の各部に供給するクロックの時間間隔を分散させるクロ
ック変調手段と、他の処理回路との通信状態を監視し、
通信時には前記通信部に対して通信に必要な速度であっ
て時間間隔が分散していないクロックを供給すると共
に、非通信時には通信に必要な速度よりは低速のクロッ
クを供給する制御を行う制御部と、を各処理回路に備え
たことを特徴とする信号処理装置である。

【００３６】また、請求項１２記載の発明は、複数の処
理回路間で同期方式の通信が可能に構成された信号処理
装置の信号処理方法であって、基準クロックを遅延させ
て複数の遅延クロックを生成し、基準クロックに同期し
た同期遅延クロックもしくは前記同期基準クロックに対
して所定の時間を加減した遅延クロックを選択すること
で、通信部以外の各部に供給するクロックの時間間隔を
分散させ、他の処理回路との通信状態を監視し、通信時
には通信部に対して通信に必要な速度であって時間間隔
が分散していないクロックを供給すると共に、非通信時
には通信に必要な速度よりは低速のクロックを供給す
る、ことを特徴とする複数の処理回路間で通信を行う信
号処理装置の信号処理方法である。

【００３７】これらの発明では、複数の処理回路間で同
期方式の通信が可能に構成された信号処理装置におい
て、基準クロックを遅延させて作成した複数の遅延クロ
ックを適宜選択して各部に供給するクロックの時間間隔
を分散させておき、通信時には通信部に対して通信に必
要な速度であって時間間隔が分散していないクロックを
供給すると共に、非通信時には通信に必要な速度よりは
低速のクロックを供給する制御を行う。

【００３８】これにより、通信時の信頼性や使用場所の
汎用性を低下させることなく、全体については放射電磁
雑音のレベルを低減させることが可能な信号処理装置お
よび信号処理方法を実現できる。

【００３９】

【発明の実施の形態】以下、図面を参照して、本発明の
信号処理装置および信号処理方法の実施の形態例を詳細
に説明する。

【００４０】〈信号処理装置の全体構成〉以下、本発明
の複数の処理回路を備えた処理発生装置および信号処理
方法の実施の形態例を詳細に説明する。

【００４１】図１は複数の処理回路を備えた信号処理装
置の基本的な最小限の構成を示すブロック図である。こ
の図１において、１０は通信路、１００と２００とはそ
れぞれ通信路１０を介して通信可能に構成された処理回
路である。

【００４２】１０１は基準となるクロック（基準クロッ
ク）を生成する発振器（基準クロック発生部）、１１０
はクロック変調や処理のための各部を備えた回路部、１
１１は基準クロックを遅延させて複数の遅延クロックを
生成し、基準クロックに同期した同期遅延クロックもし
くは前記同期基準クロックに対して所定の時間を加減し
た遅延クロックを適宜選択することで、処理回路内の各
部に供給するクロックの時間間隔を分散させた状態のデ
ィザリング・クロックを生成するクロック変調手段とし
ての変調部、１１２は通信を行うための通信部である。
１１３は処理回路内の各部を制御すると共に、他の処理
回路との通信状態を監視し、通信時には前記クロック変
調部におけるクロックの時間間隔の分散を制御する制御
部である。１１４は処理回路毎に定められた処理（読取
画像処理、書込画像処理、画像処理、など）を行うため
の処理部である。た、処理回路２００における２０１〜
２１４は、処理回路１００における１０１〜１１４と同
様なものであるため、説明を省略する。

【００４３】〈装置各部へのディザリング・クロックの
供給〉また、基準クロックを遅延させて複数の遅延クロ
ックを生成し、基準クロックに同期した同期遅延クロッ
クもしくは前記同期基準クロックに対して所定の時間を
加減した遅延クロックを適宜選択することで、処理回路
内の各部に供給するクロックの時間間隔を分散させた状
態のディザリング・クロックを生成する変調部１１１の
内部構成を図２に示す。なお、この図２に関する以下の
説明において、図１の制御部１１３が、クロックの１周
期以内に、何れのクロックを選択するかを判断する手段
を構成している。

【００４４】この図２において、発振器１０１は、基準
となるクロック（基準クロック：図２）を生成してい
る。複数の遅延クロックを生成するクロック生成部とし
てのディレイチェーン部１１１ａは、入力信号（発振器
１０１からの基準クロック）を遅延させて位相が少しず
つ異なる複数の遅延クロック（複数のクロック：図２
、図３参照）を得るためのディレイ素子群である。こ
こで、ディレイチェーン部１１１ａは、位相が少しずつ
異なる遅延クロックについて、基準クロックの２周期分
にわたって生成できる段数になるようにチェーン状にデ
ィレイ素子が縦続接続されていることが好ましい。な
お、ここではディレイ素子を用いて遅延クロックを生成
したが、ディレイ素子を用いずに位相の異なる複数のク
ロックを生成できるクロック生成部を設けるようにして
もよい。

【００４５】同期信号検出部１１１ｂは、複数のクロッ
ク（図２）の中で基準クロック（または、何らかの基
準となるクロック）に同期している遅延クロックの段数
（同期ポイント）を検出する同期検出手段であり、同期
情報（図２）を出力する。なお、この同期情報を位相
差状態と呼ぶこともでき、この同期情報（位相差状態）
は、後述する同期ポイント情報や位相差そのものの状態
（位相差状態）を含む。

【００４６】ここで、同期信号検出部１１１ｂは、複数
のクロック（図２）の中で、最初に基準クロックに同
期している第１同期ポイント情報Ｖ1stと、２番目に基
準クロックに同期している第２同期ポイント情報Ｖ2nd
と、それらの間の遅延段数Ｖprdを出力できることが好
ましい。図３に示すタイムチャートの例では、第１同期
ポイント情報Ｖ1st＝２０，第２同期ポイント情報Ｖ2nd
＝５０，遅延段数Ｖprd＝３０，となっている。

【００４７】切替制御部１１１ｃは、発振器１０１から
の基準クロック（図２）と、同期信号検出部１１１ｂ
からの同期ポイント情報（図２）と、制御部１１３か
らのシフト情報（「出力クロック情報」：図２）とを
もとにして、所望のタイミング（所定の時刻もしくは所
定の時間）にクロックの立ち上がりと立ち下がりを生じ
させてクロック周期を分散させるために、複数のクロッ
ク（図２）の中からどの位相のクロックを選択すべき
かのセレクト段数情報（「選択信号」：図２）を出力
する。

【００４８】なお、ここで切替制御部１１１ｃに対して
制御部１１３から与えられる「シフト情報」としては、 ・シフト量情報ＦＲＥＱdata（セレクト段数の間隔の情
報）、 ・シフト回数情報ＴＩＭＥＳdata（動作を繰り返す情
報）、 ・シフトモード情報ＭＯＤＥdata（周期を増加（減少）
させるための情報）、 などが存在する。

【００４９】なお、この切替制御部１１１ｃの構成は図
４のようになっている。すなわち、基準クロックや有効
期間信号（Ｈ_VALD、Ｖ_VALID）を受けてカウンタデー
タを生成する切り替えカウンタ部１１１１と、このカウ
ンタデータ，制御部１１３からのシフト情報，同期信号
検出部１１１ｂからの同期ポイント情報（Ｖ1st，Ｖ2n
d，Ｖprd）を受けてセレクト段数情報（Ｆsync）を生成
するセレクト信号演算部１１１とから構成されている。

【００５０】セレクト部１１１ｄは、切替制御部１１１
ｃからのセレクト段数情報（図２）を受け、複数のク
ロック（図２）の中から、時間間隔が分散された状態
になるようにクロックを選択し、ディザリング・クロッ
ク（図２）として出力する選択手段である。ここで、
時間間隔（周期）が分散された状態は、所望のタイミン
グ（所定の時刻もしくは所定の時間）にクロックの立ち
上がりと立ち下がりを生じさせることにより実現する。

【００５１】なお、本願明細書において、出力するクロ
ックの立ち上がり，立ち下がりまたは周期を変更するこ
とで、周波数変調と同様な効果を得ることを「クロック
・ディザリング」と呼ぶ。また、このクロック・ディザ
リングによって得られたクロックを、「ディザリング・
クロック」と呼ぶことにする。これが変調部１１１では
「変調」という用語を用いている。

【００５２】なお、以上の変調部１１１は、出力される
クロックの１周期以内に、複数のクロックのうち少なく
とも２つの互いに位相の異なるクロックを選択・合成し
て出力する、あるいは、選択・合成するために判断する
ことを特徴としている。この選択・合成については、以
下の(a)〜(j)のような態様が考えられる。

【００５３】(a)複数のクロックのうちから何れかのク
ロックを選択して出力するとともに、出力されるクロッ
クの１周期以内に、異なるクロックへ切り換えて出力す
る。 (b)出力されるクロックの１周期以内に、複数のクロッ
クのうち少なくとも２つの互いに位相の異なるクロック
を合成して出力する。

【００５４】(c)複数のクロックのうちから何れかのク
ロックを選択して出力する際に、出力されるクロックの
１周期以内に、何れのクロックを選択するかを判断す
る。 (d)選択信号に基づいて複数のクロックのうちから何れ
かのクロックを選択して出力するとともに、出力される
クロックの１周期内の立ち上がり部に相当するクロック
と立ち下がり部に相当するクロックとは異なるクロック
を選択する。

【００５５】(e)選択信号に基づいて複数のクロックの
うちから何れかのクロックを選択して出力する際に、出
力されるクロックの１周期以内に、セレクト部へ選択信
号を出力する。

【００５６】(f)予め設定されている出力クロック情報
に基づいて、複数のクロックのうち何れのクロックを選
択するかを示す選択信号を生成してセレクト部へ出力す
る。 (g)予め設定されている出力クロック情報と、同期信号
検出部により検出された位相差状態とに基づいて、複数
のクロックのうち何れのクロックを選択するかを示す選
択信号を生成してセレクト部へ出力する。

【００５７】(h)以上の(f)、(g)の出力クロック情報
は、予め記憶部に記憶されている、または、演算回路に
より設定されている。 (i)出力されるクロックが、複数のクロックのうち１つ
のクロックから、他のクロックへと切り換える際には、
該１つのクロックと該他のクロックの論理が同じであ
る。

【００５８】(j)基準クロックを遅延させて位相の異な
る複数の遅延クロックを生成し、基準クロックと複数の
遅延クロックとのうちから何れかのクロックを選択す
る。なお、従来の変調部１１１で生成されるクロックは
図５（ａ）に示すように、周期ｔ１は一定、かつｔ２＝
ｔ３（または、ｔ２とｔ３の比が一定）であった。これ
に対し、本実施の形態例の変調部１１１で生成されるク
ロックは図５（ｂ）に示すように、周期ｔ１は可変（ｔ
１’≠ｔ１”）とすることが可能であり、さらに、ｔ
２’≠ｔ３’（または、ｔ２’とｔ３’の比（デューテ
ィ）が可変）とすることが可能である。

【００５９】なお、以上の選択・合成に関して、異なる
位相のクロックを選択するだけでなく、結果として同じ
位相のクロックを選択することもありうる。すなわち、
選択するに際して、判断を加えることも本実施の形態例
の特徴である。

【００６０】図６は本実施の形態例の特徴部分である動
作、すなわち、出力されるクロックの１周期以内に、複
数のクロックのうち少なくとも２つの互いに位相の異な
るクロックを選択・合成して出力する様子を模式的に簡
略化して示すタイムチャートである。

【００６１】ここでは、基準クロックＣＬＫ（図６
（ａ））、複数のクロックとしての遅延クロックＤＬn-
1（図６（ｂ））、複数のクロックとしての遅延クロッ
クＤＬｎ（図６（ｃ））、複数のクロックとしての遅延
クロックＤＬｎ+1（図６（ｄ））、および、複数のクロ
ックのうち少なくとも２つの互いに位相の異なるクロッ
クが選択・合成された出力クロック（図６（ｅ））を示
している。

【００６２】この図６では説明を簡単にするため、複数
のクロックとしてＤＬn-1〜ＤＬn+1の３クロックを示し
ている。そして、出力されるクロック（出力クロック）
の１周期以内に、複数のクロックのうち少なくとも２つ
の互いに位相の異なるクロックの立ち上がりと立ち下が
りとから選択し、選択結果を合成することで、図６
（ｅ）に示す出力クロックＣＬＫ’を生成している。

【００６３】この結果、図５（ｂ）に示したような状
態、すなわち、クロック周期ｔ１を可変にして、さら
に、クロックのデューティを可変にすることが可能にな
る。また、この実施の形態例では、出力クロックの１周
期以内に、複数のクロックのうち少なくとも２つの互い
に位相の異なるクロックを選択・合成しているため、ク
ロックの立ち上がりや立ち下がりに関して、少なくとも
１クロックごとに任意の位置に制御することが可能にな
る。

【００６４】以上のように複数のクロックの選択によっ
て所望の立ち上がりや立ち下がりの出力クロックを生成
するため、制御部１１３からのシフト情報として、シフ
ト量情報（セレクト段数の間隔の情報）、シフト回数情
報（動作を繰り返す情報）、シフトモード情報（周期を
増加（減少）させるための情報）などが、切替制御部１
１１ｃに与えられる。なお、制御部１１３は、内蔵ある
いは外付けのＲＯＭやテーブルといった記憶部、また
は、演算回路などを参照して、以上のシフト情報（出力
クロック情報）を生成する。

【００６５】そして、切替制御部１１１ｃは、以上のシ
フト情報に従って、複数のクロック（図２）の中から
どの位相のクロックを選択すべきかのセレクト段数情報
（図２）をセレクト部１１１ｄに対して出力する。そ
して、セレクト部１１１ｄは、切替制御部１１１ｃから
のセレクト段数情報を受け、複数のクロックの中から、
時間間隔が分散された状態になるようにクロックを選択
し、出力クロック（ディザリング・クロック）を出力す
る。

【００６６】なお、図６において、具体的には、選択さ
れる双方のクロック間で論理が同じ（ＨとＨ（図６
）、あるいは、ＬとＬ（図６））のように、ディザ
リング・クロックを生成するための複数のクロックの選
択は、基準クロックの１／４付近のタイミング（図６
）あるいは基準クロックの３／４付近のタイミング
（図６）で行う。このようにすると、ノイズが発生せ
ず安定した動作が実現できる。図６の場合には、ＨとＨ
である付近で複数のクロックの選択を行った場合の例
を示している。すなわち、セレクト部１１１ｄで、出力
されるクロックが、複数のクロックのうち１つのクロッ
クから、他のクロックへと切り換える際には、該１つの
クロックと該他のクロックの論理が同じであることを特
徴としている。

【００６７】また、この図６で示したものでは３種類の
クロックから出力クロックの立ち上がりと立ち下がりと
を決定するようにしているが、実際にはディレイチェー
ン部１１１ａからの多数のクロックから選択するので、
出力クロックの立ち上がりや立ち下がりに関して、少な
くとも１クロックごとに任意の位置に制御することが可
能になる。

【００６８】また、この図７では、第１同期ポイント情
報Ｖ1st＝８，第２同期ポイント情報Ｖ2nd＝１９，遅延
段数Ｖprd＝１１，の場合におけるシフト情報の各種の
状態を示したタイムチャートである。なお、ＲＥＶＩＣ
Ｅdata＝ＦＲＥＱdata＊Ｖprdとであるとする。

【００６９】ここでは、 信号制御が行われない場合のＦsync（図７（ｄ））：
ＲＥＶＩＣＥdata＝０。

【００７０】信号制御が＋方向（周波数を下げる方
向）に１回行われる場合のＦsync（図７（ｅ））：ＲＥ
ＶＩＣＥdata＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata
＝００。

【００７１】信号制御が−方向（周波数を上げる方
向）に１回行われる場合のＦsync（図７（ｆ））：ＲＥ
ＶＩＣＥdata＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata
＝１１。

【００７２】信号制御が±方向（交互方向）に１回行
われる場合のＦsync（図７（ｇ））：ＲＥＶＩＣＥdata
＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata＝０１。 信号制御が＋方向（周波数を下げる方向）に２回行わ
れる場合のＦsync（図７（ｈ））：ＲＥＶＩＣＥdata＝
１，ＴＩＭＥＳdata＝２，ＭＯＤＥdata＝００。

【００７３】信号制御が−方向（周波数を上げる方
向）に２回行われる場合のＦsync（図７（ｉ））：ＲＥ
ＶＩＣＥdata＝１，ＴＩＭＥＳdata＝２，ＭＯＤＥdata
＝１１。

【００７４】信号制御がランダム方向（不規則方向）
に１回行われる場合のＦsync（図７（ｊ））：ＲＥＶＩ
ＣＥdata＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata＝１
０。の様子を示している。

【００７５】以上のようにして、出力されるクロックの
１周期以内に、複数のクロックのうち少なくとも２つの
互いに位相の異なるクロックを選択・合成して出力する
ことにより、出力クロック（ディザリング・クロック）
の周波数をある程度変更することが可能である。

【００７６】この場合に、図８（ａ）のように、出力ク
ロックの周波数を正弦波の形に変化させ、周波数変調と
同様な結果を得ることが可能である。なお、実際には、
ディジタル回路で実行するため、細かくみると図８
（ｂ）のような状態で周波数偏差が変化している。な
お、ここでは正弦波の例を示したが、三角波，矩形波，
その他の任意の形状であってもよい。このような制御の
ため、制御部１１３は、内蔵あるいは外付けのＲＯＭや
テーブルといった記憶部あるいは演算回路等を参照し
て、以上の正弦波や三角波、あるいは、矩形波やその他
の任意の波形を生成するためのシフト情報（出力クロッ
ク情報）を生成する。

【００７７】以上の場合に、周波数変調の場合と同様に
周波数偏差が生じているため、出力クロックの周波数帯
域が広がることになる。この結果、クロックもしくはそ
の高調波によって生じる電磁放射のスペクトルが広がる
と共に、ピークの電界強度が低下することになる（図９
参照）。これにより、本実施の形態例の変調部１１１
を、各種の機器のクロック発生部にＥＭＩ対策として用
いると良好な結果が得られる。

【００７８】なお、以上のシフト情報に応じて周波数偏
差が異なり、また、周波数偏差＝０にとどまる時間が異
なるため、電磁放射のスペクトルは異なった状態になる
ため、電磁放射のピークを低減させる必要に応じてシフ
ト情報を定めるようにすればよい。

【００７９】そして、本実施の形態例の変調部１１１、
および変調部１１１を備えた回路基板は、全体がディジ
タル回路で構成されているため、精度の管理が容易であ
る。また、ディジタル回路であるため、扱いが容易にな
るという利点もある。

【００８０】また、以上の構成で、基準クロック発生部
だけ、ディレイチェーン部だけ、各制御部だけ、セレク
ト部だけ、あるいはＣＰＵだけというように、それぞれ
を独立して配置してもよいが、それぞれを組み合わせて
１チップの集積回路として配置することができる。この
場合には、集積回路としたことで小型化が実現でき、取
り扱いも容易になるという利点がある。さらに、以上の
それぞれの構成要素の一部を兼用したデバイスにより配
置することも可能である。また、本実施の形態例の変調
部１１１を、他のディジタル回路と同一基板上に配置す
ることも可能である。

【００８１】なお、入力されるクロックをＰＬＬ回路に
よって周波数変調してディザリング・クロックとして出
力する市販のＩＣなどでは、不連続なクロックに対して
正常動作が保証されていなかったり、内部にフィードバ
ックループを有するためセットアップタイムがかかると
いった問題を有していたが、全体がディジタル回路で構
成されている本実施の形態例では、そのような問題は解
消される。すなわち、本実施の形態例のクロック発生で
は、不連続なクロックに対しても正常動作が期待でき、
各種の変動に対してリアルタイムで演算して瞬時に結果
を得ることが可能になっている。

【００８２】なお、図８のようなプロファイル以外に、
図１０に示すような所定の変調プロファイルに基づい
て、所定の周期Ｔ間隔で周波数を変調してもよい。な
お、この周波数偏差の幅（すなわち、帯域幅）変調幅
（図９における左右方向の幅であり、図１０においては
上下方向の幅）は、拡散されたディザリング・クロック
の周波数の中心（基準クロック信号の周波数Ｎｒを中心
に周波数偏差を生じさせた場合は、Ｎｒ）に対して、±
１０％（好ましくは、±５％以内、さらに好ましくは、
±２．５％以内）である（図１０における実線）。

【００８３】なお、変調幅は、基準クロック信号の周波
数を中心に行う必要はなく、基準クロック信号の周波数
を、変調幅の最大周波数としてもよく（図１０における
一点鎖線）、逆に、変調幅の最小周波数としてもよい
（図１０における鎖線）。

【００８４】また、変調プロファイルとして正弦波など
でもよいが、図１０に示すような変調プロファイルの方
が、一定の周波数にとどまる時間が小さくなるため、ス
ペクトラムを均一に拡散でき、ＥＭＩ成分のピークを低
減するうえで望ましい。

【００８５】〈通信時のディザリング・クロックの制
御〉なお、図１において、制御部１１３（または制御部
２１３）は、通信相手方となる他の処理回路２００（ま
たは１００）との通信状態を監視し、以下の〜のよ
うな制御を行うものとする。

【００８６】複数の処理回路間で通信可能に構成され
た信号処理装置において、基準クロックを遅延させて作
成した複数の遅延クロックを適宜選択して各部に供給す
るクロックの時間間隔を分散させておくと共に、通信時
には前記クロックの時間間隔の分散を禁止する制御を行
う。これにより、通信時の信頼性や使用場所の汎用性を
低下させることなく、全体については放射電磁雑音のレ
ベルを低減させることが可能な信号処理装置および信号
処理方法を実現できる。

【００８７】複数の処理回路間で通信可能に構成され
た信号処理装置において、基準クロックを遅延させて作
成した複数の遅延クロックを適宜選択して各部に供給す
るクロックの時間間隔を分散させておくと共に、通信時
には前記クロックの時間間隔の分散の程度を通信に悪影
響が生じない程度に抑制する制御を行う。たとえば、周
波数偏差を半分程度に抑制する。これにより、通信時の
信頼性や使用場所の汎用性を低下させることなく、全体
については放射電磁雑音のレベルを低減させることが可
能な信号処理装置および信号処理方法を実現できる。

【００８８】複数の処理回路間で同期方式の通信が可
能に構成された信号処理装置において、基準クロックを
遅延させて作成した複数の遅延クロックを適宜選択して
各部に供給するクロックの時間間隔を分散させておき、
通信時には前記通信部に対して基準クロックを供給する
と共に、非通信時には前記通信部に対して基準クロック
を供給しない制御を行う。これにより、通信時の信頼性
や使用場所の汎用性を低下させることなく、全体につい
ては放射電磁雑音のレベルを低減させることが可能な信
号処理装置および信号処理方法を実現できる。

【００８９】複数の処理回路間で通信可能に構成され
た信号処理装置において、基準クロックを遅延させて作
成した複数の遅延クロックを適宜選択して各部に供給す
るクロックの時間間隔を分散させておくと共に、通信時
には通信相手先との通信速度に応じてクロックの時間間
隔の分散の程度を決定する制御を行う。この場合、通信
速度が遅い場合には分散を大きくし、通信速度が速い場
合には分散を小さくすることが望ましい。この場合、連
続して分散の程度を制御するか、段階的に制御するか、
いずれでもよい。これにより、通信時の信頼性や使用場
所の汎用性を低下させることなく、全体については放射
電磁雑音のレベルを低減させることが可能な信号処理装
置および信号処理方法を実現できる。

【００９０】複数の処理回路間で通信可能に構成され
た信号処理装置において、基準クロックを遅延させて作
成した複数の遅延クロックを適宜選択して各部に供給す
るクロックの時間間隔を分散させておくと共に、通信時
には通信相手先と同期させた状態でクロックの時間間隔
の分散を制御する。この場合、通信に用いる何らかの信
号（通信要求など。たとえば、非同期通信であれば、Ｒ
ＥＣあるいはＡＣＫ）をきっかけとして分散を同期させ
る制御を行うようにすることが望ましい。これにより、
通信時の信頼性や使用場所の汎用性を低下させることな
く、全体については放射電磁雑音のレベルを低減させる
ことが可能な信号処理装置および信号処理方法を実現で
きる。

【００９１】複数の処理回路間で同期方式の通信が可
能に構成された信号処理装置において、基準クロックを
遅延させて作成した複数の遅延クロックを適宜選択して
各部に供給するクロックの時間間隔を分散させておき、
通信時には通信部に対して通信に必要な速度であって時
間間隔が分散していないクロックを供給すると共に、非
通信時には通信に必要な速度よりは低速のクロックを供
給する制御を行う。これにより、通信時の信頼性や使用
場所の汎用性を低下させることなく、全体については放
射電磁雑音のレベルを低減させることが可能な信号処理
装置および信号処理方法を実現できる。

【００９２】〈その他の実施の形態例〉以上の実施の形
態例の説明では、本発明の信号処理装置を画像形成装置
に適用した具体例を示したが、これに限定されず、各種
の信号やデータを処理する処理装置に適用することが可
能である。その場合も、通信時の信頼性や使用場所の汎
用性を低下させることなく、全体については放射電磁雑
音のレベルを低減させることが可能な信号処理装置およ
び信号処理方法を実現できる。

【００９３】

【発明の効果】以上詳細に説明したように、本発明で
は、基準クロックを遅延させて作成した複数の遅延クロ
ックを適宜選択して各部に供給するクロックの時間間隔
を分散させておくと共に、通信時には前記クロックの時
間間隔の分散を禁止あるいは抑制といった制御を行うこ
とにより、通信時の信頼性や使用場所の汎用性を低下さ
せることなく、全体については放射電磁雑音のレベルを
低減させることが可能な信号処理装置および信号処理方
法を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態例の信号処理装置の全体
の電気的構成を示す構成図である。

【図２】本発明の一実施の形態例の信号処理装置の全体
の電気的構成を示す構成図である。

【図３】本発明の一実施の形態例の信号処理装置の動作
を説明するタイムチャートである。

【図４】本発明の一実施の形態例の信号処理装置の主要
部の電気的構成を示す構成図である。

【図５】本発明の一実施の形態例の信号処理装置の動作
を説明するタイムチャートである。

【図６】本発明の一実施の形態例の信号処理装置の動作
を説明するタイムチャートである。

【図７】本発明の一実施の形態例の信号処理装置の動作
を説明するタイムチャートである。

【図８】本発明の一実施の形態例の信号処理装置の動作
を説明するタイムチャートである。

【図９】本発明の一実施の形態例の信号処理装置が発生
するディザリング・クロックの周波数帯域を示す特性図
である。

【図１０】信号処理装置の変調プロファイルを示す説明
図である。

【図１１】従来の画像形成装置の制御系の概略構成を示
すブロック図である。

【符号の説明】

１０ 通信路 １００ 処理回路 １０１ 発振器 １１１ 変調部 １１２ 通信部 １１３ 制御部 １１４ 処理部 ２００ 処理回路 ２０１ 発振器 ２１１ 変調部 ２１２ 通信部 ２１３ 制御部 ２１４ 処理部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 幸一 東京都八王子市石川町2970番地 コニカ株 式会社内 (72)発明者 鈴木 貴行 東京都八王子市石川町2970番地 コニカ株 式会社内 Ｆターム(参考） 5B079 BC06 CC02 DD08

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数の処理回路間で通信可能に構成され
   た信号処理装置であって、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、処理回路内の各部に供給
   するクロックの時間間隔を分散させるクロック変調手段
   と、 他の処理回路との通信状態を監視し、通信時には前記ク
   ロック変調手段におけるクロックの時間間隔の分散を禁
   止する制御を行う制御部と、を各処理回路に備えたこと
   を特徴とする信号処理装置。
2. 【請求項２】 複数の処理回路間で通信可能に構成され
   た信号処理装置であって、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、処理回路内の各部に供給
   するクロックの時間間隔を分散させるクロック変調手段
   と、 他の処理回路との通信状態を監視し、通信時には前記ク
   ロック変調手段におけるクロックの時間間隔の分散の程
   度を非通信時よりも抑制する制御を行う制御部と、を各
   処理回路に備えたことを特徴とする信号処理装置。
3. 【請求項３】 複数の処理回路間で同期方式の通信が可
   能に構成された信号処理装置であって、 基準クロックを用いて同期方式の通信を行う通信部と、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、前記通信部以外の各部に
   供給するクロックの時間間隔を分散させるクロック変調
   手段と、 他の処理回路との通信状態を監視し、通信時には前記通
   信部に対して基準クロックを供給すると共に、非通信時
   には前記通信部に対して基準クロックを供給しない制御
   を行う制御部と、を各処理回路に備えたことを特徴とす
   る信号処理装置。
4. 【請求項４】 複数の処理回路間で通信可能に構成され
   た信号処理装置であって、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、処理回路内の各部に供給
   するクロックの時間間隔を分散させるクロック変調手段
   と、 他の処理回路との通信状態および通信相手先を監視し、
   通信時には前記クロック変調手段におけるクロックの時
   間間隔の分散の程度を、通信相手先との通信速度に応じ
   て決定する制御部と、を各処理回路に備えたことを特徴
   とする信号処理装置。
5. 【請求項５】 複数の処理回路間で通信可能に構成され
   た信号処理装置であって、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、処理回路内の各部に供給
   するクロックの時間間隔を分散させるクロック変調手段
   と、 他の処理回路との通信状態を監視し、通信時には前記ク
   ロック変調手段におけるクロックの時間間隔の分散の程
   度を、通信相手先と同期させつつ制御する制御部と、を
   各処理回路に備えたことを特徴とする信号処理装置。
6. 【請求項６】 複数の処理回路間で同期方式の通信が可
   能に構成された信号処理装置であって、 同期方式あるいは非同期方式の通信を行う通信部と、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、前記通信部以外の各部に
   供給するクロックの時間間隔を分散させるクロック変調
   手段と、 他の処理回路との通信状態を監視し、通信時には前記通
   信部に対して通信に必要な速度であって時間間隔が分散
   していないクロックを供給すると共に、非通信時には通
   信に必要な速度よりは低速のクロックを供給する制御を
   行う制御部と、を各処理回路に備えたことを特徴とする
   信号処理装置。
7. 【請求項７】 複数の処理回路間で通信可能に構成され
   た信号処理装置における信号処理方法であって、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、処理回路内の各部に供給
   するクロックの時間間隔を分散させ、 他の処理回路との通信状態を監視し、通信時には前記ク
   ロックの時間間隔の分散を禁止する制御を行う、ことを
   特徴とする複数の処理回路間で通信を行う信号処理装置
   の信号処理方法。
8. 【請求項８】 複数の処理回路間で通信可能に構成され
   た信号処理装置の信号処理方法であって、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、処理回路内の各部に供給
   するクロックの時間間隔を分散させ、 他の処理回路との通信状態を監視し、通信時には前記ク
   ロックの時間間隔の分散の程度を非通信時よりも抑制す
   る制御を行う、ことを特徴とする複数の処理回路間で通
   信を行う信号処理装置の信号処理方法。
9. 【請求項９】 複数の処理回路間で同期方式の通信が可
   能に構成された信号処理装置の信号処理方法であって、 基準クロックを遅延させて複数の遅延クロックを生成
   し、基準クロックに同期した同期遅延クロックもしくは
   前記同期基準クロックに対して所定の時間を加減した遅
   延クロックを選択することで、通信部以外の各部に供給
   するクロックの時間間隔を分散させ、 他の処理回路との通信状態を監視し、通信時には前記通
   信部に対して基準クロックを供給すると共に、非通信時
   には前記通信部に対して基準クロックを供給しない制御
   を行う、ことを特徴とする複数の処理回路間で通信を行
   う信号処理装置の信号処理方法。
10. 【請求項１０】 複数の処理回路間で通信可能に構成さ
    れた信号処理装置の信号処理方法であって、 基準クロックを遅延させて複数の遅延クロックを生成
    し、基準クロックに同期した同期遅延クロックもしくは
    前記同期基準クロックに対して所定の時間を加減した遅
    延クロックを選択することで、処理回路内の各部に供給
    するクロックの時間間隔を分散させ、 他の処理回路との通信状態および通信相手先を監視し、
    通信時には前記クロックの時間間隔の分散の程度を、通
    信相手先との通信速度に応じて決定する、ことを特徴と
    する複数の処理回路間で通信を行う信号処理装置の信号
    処理方法。
11. 【請求項１１】 複数の処理回路間で通信可能に構成さ
    れた信号処理装置の信号処理方法であって、 基準クロックを遅延させて複数の遅延クロックを生成
    し、基準クロックに同期した同期遅延クロックもしくは
    前記同期基準クロックに対して所定の時間を加減した遅
    延クロックを選択することで、処理回路内の各部に供給
    するクロックの時間間隔を分散させ、 他の処理回路との通信状態を監視し、通信時には前記ク
    ロック変調手段におけるクロックの時間間隔の分散の程
    度を、通信相手先と同期させつつ制御する、ことを特徴
    とする複数の処理回路間で通信を行う信号処理装置の信
    号処理方法。
12. 【請求項１２】 複数の処理回路間で同期方式の通信が
    可能に構成された信号処理装置の信号処理方法であっ
    て、 基準クロックを遅延させて複数の遅延クロックを生成
    し、基準クロックに同期した同期遅延クロックもしくは
    前記同期基準クロックに対して所定の時間を加減した遅
    延クロックを選択することで、通信部以外の各部に供給
    するクロックの時間間隔を分散させ、 他の処理回路との通信状態を監視し、通信時には通信部
    に対して通信に必要な速度であって時間間隔が分散して
    いないクロックを供給すると共に、非通信時には通信に
    必要な速度よりは低速のクロックを供給する、ことを特
    徴とする複数の処理回路間で通信を行う信号処理装置の
    信号処理方法。