JP2002208600A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】 （修正有）
【課題】 高速半導体装置（ＭＥＳＦＥＴ）において、
大出力動作実施例におけるガン発振を抑制し、出力パワ
ーの減少を回避する。 【解決手段】 基板として低抵抗ＧａＡｓ基板を使い、
さらに半導体装置の要部を構成するデバイス層２３と低
抵抗基板２１との間にＧａＡｓ／ＡｌＧａＡｓの超格子
バッファ層２２を介在させる。これにより、低抵抗基板
とバッファー層との間の界面へのデバイス層からのリー
ク、およびかかる界面におけるリークした電子の蓄積を
抑制できる。
大出力動作実施例におけるガン発振を抑制し、出力パワ
ーの減少を回避する。 【解決手段】 基板として低抵抗ＧａＡｓ基板を使い、
さらに半導体装置の要部を構成するデバイス層２３と低
抵抗基板２１との間にＧａＡｓ／ＡｌＧａＡｓの超格子
バッファ層２２を介在させる。これにより、低抵抗基板
とバッファー層との間の界面へのデバイス層からのリー
ク、およびかかる界面におけるリークした電子の蓄積を
抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に高速化合物半導体装置に関する。
係り、特に高速化合物半導体装置に関する。
【０００２】化合物半導体装置は電子移動度の大きい化
合物半導体を活性層に使い、高速動作を特徴とする。こ
のため化合物半導体装置は携帯電話サービスを含むＧＨ
ｚ帯域を使った高速無線通信網において重要であり、特
にかかる高速無線通信網の基地局用途として、大出力化
合物半導体装置が求められている。
合物半導体を活性層に使い、高速動作を特徴とする。こ
のため化合物半導体装置は携帯電話サービスを含むＧＨ
ｚ帯域を使った高速無線通信網において重要であり、特
にかかる高速無線通信網の基地局用途として、大出力化
合物半導体装置が求められている。
【０００３】
【従来の技術】図１は従来より高速無線通信網の基地局
において最終段の出力トランジスタとして使われている
ＭＥＳＦＥＴ１０の典型的な構成例を示す。
において最終段の出力トランジスタとして使われている
ＭＥＳＦＥＴ１０の典型的な構成例を示す。
【０００４】図１を参照するに、ＭＥＳＦＥＴ１０は一
般的に半絶縁性ＧａＡｓ基板１１上に構成され、前記Ｇ
ａＡｓ基板１１上にエピタキシャルに形成された非ドー
プＧａＡｓバッファ層１２と前記バッファ層１２上にエ
ピタキシャルに形成されたｎ型ＧａＡｓ電子走行層１３
とを含み、前記電子走行層１３上にはチャネル領域に対
応してゲート電極１４Ｇが、またその両側にソース電極
１４Ｓおよびドレイン電極１４Ｄが形成されている。
般的に半絶縁性ＧａＡｓ基板１１上に構成され、前記Ｇ
ａＡｓ基板１１上にエピタキシャルに形成された非ドー
プＧａＡｓバッファ層１２と前記バッファ層１２上にエ
ピタキシャルに形成されたｎ型ＧａＡｓ電子走行層１３
とを含み、前記電子走行層１３上にはチャネル領域に対
応してゲート電極１４Ｇが、またその両側にソース電極
１４Ｓおよびドレイン電極１４Ｄが形成されている。
【０００５】
【発明が解決しようとする課題】図２は図１のＭＥＳＦ
ＥＴ１０においてゲ−ト−ソース間電圧Ｖgsを２００ｍ
Ｖ刻みで変化させた場合のドレイン電流特性を示す。た
だし図２中、縦軸は前記ＭＥＳＦＥＴ１０のドレイン−
ソース間電流Ｉdsを、また横軸は前記ＭＥＳＦＥＴのド
レイン−ソース間電圧Ｖdsを示す。図中、縦軸の一目盛
は５００ｍＡ、横軸の一目盛は２Ｖとなっている。
ＥＴ１０においてゲ−ト−ソース間電圧Ｖgsを２００ｍ
Ｖ刻みで変化させた場合のドレイン電流特性を示す。た
だし図２中、縦軸は前記ＭＥＳＦＥＴ１０のドレイン−
ソース間電流Ｉdsを、また横軸は前記ＭＥＳＦＥＴのド
レイン−ソース間電圧Ｖdsを示す。図中、縦軸の一目盛
は５００ｍＡ、横軸の一目盛は２Ｖとなっている。
【０００６】図２を参照するに、ゲ−ト−ソース間電圧
Ｖgsの増大と共にドレイン−ソース間電流Ｉdsは増大す
るが、電流Ｉdsが増大してＭＥＳＦＥＴ１０の出力が増
大するとドレイン−ソース間電圧Ｖdsの増大と共に飽和
領域における飽和ドレイン−ソース間電流Ｉdsが急減す
るのがわかる。かかる飽和ドレイン−ソース間電流Ｉ ds
の急減はガン発振によるものであることが知られてお
り、その結果ＭＥＳＦＥＴ１０から取り出せる高周波電
力が制限されてしまう。ただし、図２は前記基板１１と
して半絶縁性ＧａＡｓ基板を使った場合についてのもの
で、従って図２において前記基板１１は１×１０8Ωｃ
ｍ以上の非常に高い比抵抗を有している。
Ｖgsの増大と共にドレイン−ソース間電流Ｉdsは増大す
るが、電流Ｉdsが増大してＭＥＳＦＥＴ１０の出力が増
大するとドレイン−ソース間電圧Ｖdsの増大と共に飽和
領域における飽和ドレイン−ソース間電流Ｉdsが急減す
るのがわかる。かかる飽和ドレイン−ソース間電流Ｉ ds
の急減はガン発振によるものであることが知られてお
り、その結果ＭＥＳＦＥＴ１０から取り出せる高周波電
力が制限されてしまう。ただし、図２は前記基板１１と
して半絶縁性ＧａＡｓ基板を使った場合についてのもの
で、従って図２において前記基板１１は１×１０8Ωｃ
ｍ以上の非常に高い比抵抗を有している。
【０００７】図１のＭＥＳＦＥＴ１０におけるように基
板１１として高抵抗半絶縁性ＧａＡｓを使った場合、Ｇ
ａＡｓバンド構造のＬ谷に対応した電子移動度の負性特
性のため、電子走行層１３に高電界を印加した場合、電
子走行層１３中において、印加された高電界のため、電
子蓄積領域と空乏領域とが隣接した電気二重層、すなわ
ちドメインが発生してしまう。これがガン発振である。
板１１として高抵抗半絶縁性ＧａＡｓを使った場合、Ｇ
ａＡｓバンド構造のＬ谷に対応した電子移動度の負性特
性のため、電子走行層１３に高電界を印加した場合、電
子走行層１３中において、印加された高電界のため、電
子蓄積領域と空乏領域とが隣接した電気二重層、すなわ
ちドメインが発生してしまう。これがガン発振である。
【０００８】図３は、図２のドレイン電流特性に負荷線
を加えて表示した図である。
を加えて表示した図である。
【０００９】図３を参照するに、ＭＥＳＦＥＴ１０の実
際の動作点は前記飽和ドレイン−ソース間電流Ｉdsが急
減する領域に位置し、従ってＭＥＳＦＥＴ１０は高出力
動作をさせようとした場合、所望の高出力電力を供給す
ることが出来ない問題を有するのがわかる。図３中、前
記飽和ドレイン−ソース間電流Ｉdsのうち、発振領域に
おける最小値をＩdoscと表記する。図２の例では、前記
最小飽和ドレイン−ソース間電流Ｉdoscの値は約２４０
０ｍＡとなる。
際の動作点は前記飽和ドレイン−ソース間電流Ｉdsが急
減する領域に位置し、従ってＭＥＳＦＥＴ１０は高出力
動作をさせようとした場合、所望の高出力電力を供給す
ることが出来ない問題を有するのがわかる。図３中、前
記飽和ドレイン−ソース間電流Ｉdsのうち、発振領域に
おける最小値をＩdoscと表記する。図２の例では、前記
最小飽和ドレイン−ソース間電流Ｉdoscの値は約２４０
０ｍＡとなる。
【００１０】このように従来の化合物半導体装置では、
高速無線通信網における基地局の出力段等、大出力用途
に適用した場合に十分な出力を取り出すことができず、
この問題を解決するために様々な素子構造の改良が試み
られている。
高速無線通信網における基地局の出力段等、大出力用途
に適用した場合に十分な出力を取り出すことができず、
この問題を解決するために様々な素子構造の改良が試み
られている。
【００１１】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置を提供することを概括的課題と
する。
新規で有用な半導体装置を提供することを概括的課題と
する。
【００１２】本発明のより具体的な課題は、ガン発振を
抑制し、大出力電力を供給可能な高速半導体装置を提供
することにある。
抑制し、大出力電力を供給可能な高速半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、化合物半導体基板と、前記
化合物半導体基板上に形成され、活性素子が形成される
デバイス層とよりなる半導体装置において、前記化合物
半導体基板は少なくともその表面において１．０×１０
8Ωｃｍ以下の比抵抗を有し、前記化合物半導体基板と
前記デバイス層との間には、超格子構造を有するバッフ
ァ層が設けられていることを特徴とする半導体装置によ
り、または請求項２に記載したように、前記化合物半導
体基板は、０．６×１０8Ωｃｍ以下の比抵抗を有する
ことを特徴とする請求項１記載の半導体装置により、ま
たは請求項３に記載したように、前記デバイス層は、前
記化合物半導体基板の表面から５．０μｍ以内の位置に
形成されることを特徴とする請求項１または２記載の半
導体装置により、または請求項４に記載したように、前
記化合物半導体基板の裏面には、電極層が設けられてい
ることを特徴とする請求項１〜３のうち、いずれか一項
記載の半導体装置により、または請求項５に記載したよ
うに、前記電極層は前記半導体装置に電気的に接続され
ていないことを特徴とする請求項４記載の半導体装置に
より、または請求項６に記載したように、前記電極層は
前記半導体装置の一方の電源電位に電気的に接続される
ことを特徴とする請求項４記載の半導体装置により、ま
たは請求項７に記載したように、前記デバイス層上には
前記デバイス層中にチャネル領域を画成するようにソー
ス電極とドレイン電極とが相互に離間した状態で形成さ
れており、さらに前記デバイス層は前記チャネル領域上
にゲート電極を担持することを特徴とする請求項１〜６
のうち、いずれか一項記載の半導体装置により、または
請求項８に記載したように、前記デバイス層中には二次
元電子ガスが形成されていることを特徴とする請求項７
記載の半導体装置により、または請求項９に記載したよ
うに、前記デバイス層は、第１の導電型を有するコレク
タ層と、前記コレクタ層上に形成された第２の導電型を
有するベース層と、前記ベース層上に形成された前記第
１の導電型を有するエミッタ層とよりなることを特徴と
する請求項１〜６のうち、いずれか一項記載の半導体装
置により、または請求項１０に記載したように、前記化
合物半導体基板は、その全体が１．０×１０8Ωｃｍよ
りも大きな比抵抗を有することを特徴とする請求項１〜
９のうち、いずれか一項記載の半導体装置により、また
は請求項１１に記載したように、前記化合物半導体基板
は、１．０×１０8Ωｃｍよりも大きい比抵抗を有する
化合物半導体支持基板と、１．０×１０8Ωｃｍよりも
小さい比抵抗を有する化合物半導体層とよりなることを
特徴とする請求項１〜９のうち、いずれか一項記載の半
導体装置により、解決する。 ［作用］本発明の発明者は、本発明の基礎となる実験に
おいて、図１の構造のＭＥＳＦＥＴ１０において電子走
行層１３に高電界が印加されないように、基板１１とし
て比抵抗が１．０×１０8Ωｃｍ以下のＧａＡｓを使
い、前記電子走行層１３中における深さ方向への電界の
集中を緩和する試みを行った。しかしこのような高抵抗
ＧａＡｓバッファ層１２と低抵抗ＧａＡｓ基板１１とを
組み合わせた場合、確かに電子走行層１３中における深
さ方向への電界の集中は緩和されるものの、かかる電界
の緩和の結果として電子がバッファ層１２と基板１１と
の界面近傍に蓄積してしまい、その結果やはりドメイン
が発生しやすくなることが見出された。前記バッファ層
１２と基板１１との間の界面はゲート電極１４Ｇあるい
はドレイン電極１４Ｄからの距離が大きいため、横方向
電界、すなわち基板面に平行な方向の電界が小さくな
り、その結果電子濃度が高くなりドメインが形成されや
すくなるものと考えられる。これは通常の高抵抗ＧａＡ
ｓバッファ層１２では、デバイス層１３から低抵抗基板
１１への電子のリークを十分に阻止することができない
ことを意味している。
請求項１に記載したように、化合物半導体基板と、前記
化合物半導体基板上に形成され、活性素子が形成される
デバイス層とよりなる半導体装置において、前記化合物
半導体基板は少なくともその表面において１．０×１０
8Ωｃｍ以下の比抵抗を有し、前記化合物半導体基板と
前記デバイス層との間には、超格子構造を有するバッフ
ァ層が設けられていることを特徴とする半導体装置によ
り、または請求項２に記載したように、前記化合物半導
体基板は、０．６×１０8Ωｃｍ以下の比抵抗を有する
ことを特徴とする請求項１記載の半導体装置により、ま
たは請求項３に記載したように、前記デバイス層は、前
記化合物半導体基板の表面から５．０μｍ以内の位置に
形成されることを特徴とする請求項１または２記載の半
導体装置により、または請求項４に記載したように、前
記化合物半導体基板の裏面には、電極層が設けられてい
ることを特徴とする請求項１〜３のうち、いずれか一項
記載の半導体装置により、または請求項５に記載したよ
うに、前記電極層は前記半導体装置に電気的に接続され
ていないことを特徴とする請求項４記載の半導体装置に
より、または請求項６に記載したように、前記電極層は
前記半導体装置の一方の電源電位に電気的に接続される
ことを特徴とする請求項４記載の半導体装置により、ま
たは請求項７に記載したように、前記デバイス層上には
前記デバイス層中にチャネル領域を画成するようにソー
ス電極とドレイン電極とが相互に離間した状態で形成さ
れており、さらに前記デバイス層は前記チャネル領域上
にゲート電極を担持することを特徴とする請求項１〜６
のうち、いずれか一項記載の半導体装置により、または
請求項８に記載したように、前記デバイス層中には二次
元電子ガスが形成されていることを特徴とする請求項７
記載の半導体装置により、または請求項９に記載したよ
うに、前記デバイス層は、第１の導電型を有するコレク
タ層と、前記コレクタ層上に形成された第２の導電型を
有するベース層と、前記ベース層上に形成された前記第
１の導電型を有するエミッタ層とよりなることを特徴と
する請求項１〜６のうち、いずれか一項記載の半導体装
置により、または請求項１０に記載したように、前記化
合物半導体基板は、その全体が１．０×１０8Ωｃｍよ
りも大きな比抵抗を有することを特徴とする請求項１〜
９のうち、いずれか一項記載の半導体装置により、また
は請求項１１に記載したように、前記化合物半導体基板
は、１．０×１０8Ωｃｍよりも大きい比抵抗を有する
化合物半導体支持基板と、１．０×１０8Ωｃｍよりも
小さい比抵抗を有する化合物半導体層とよりなることを
特徴とする請求項１〜９のうち、いずれか一項記載の半
導体装置により、解決する。 ［作用］本発明の発明者は、本発明の基礎となる実験に
おいて、図１の構造のＭＥＳＦＥＴ１０において電子走
行層１３に高電界が印加されないように、基板１１とし
て比抵抗が１．０×１０8Ωｃｍ以下のＧａＡｓを使
い、前記電子走行層１３中における深さ方向への電界の
集中を緩和する試みを行った。しかしこのような高抵抗
ＧａＡｓバッファ層１２と低抵抗ＧａＡｓ基板１１とを
組み合わせた場合、確かに電子走行層１３中における深
さ方向への電界の集中は緩和されるものの、かかる電界
の緩和の結果として電子がバッファ層１２と基板１１と
の界面近傍に蓄積してしまい、その結果やはりドメイン
が発生しやすくなることが見出された。前記バッファ層
１２と基板１１との間の界面はゲート電極１４Ｇあるい
はドレイン電極１４Ｄからの距離が大きいため、横方向
電界、すなわち基板面に平行な方向の電界が小さくな
り、その結果電子濃度が高くなりドメインが形成されや
すくなるものと考えられる。これは通常の高抵抗ＧａＡ
ｓバッファ層１２では、デバイス層１３から低抵抗基板
１１への電子のリークを十分に阻止することができない
ことを意味している。
【００１４】一方、本発明の発明者は上記の結果に鑑
み、ＭＥＳＦＥＴを含む化合物半導体基板上に形成され
る半導体装置において、化合物半導体基板として低抵抗
基板を使い、さらに前記低抵抗化合物半導体基板と活性
素子が形成されるデバイス層との間に超格子構造を有す
るバッファ層を介在させることにより、前記バッファ層
としてＧａＡｓバルク層を使った場合と異なり、バッフ
ァ層全体として横方向への負性特性を消失あるいは緩和
させ、もってバッファ層中におけるドメイン発生を効果
的に抑制できる構成を着想するに至った。
み、ＭＥＳＦＥＴを含む化合物半導体基板上に形成され
る半導体装置において、化合物半導体基板として低抵抗
基板を使い、さらに前記低抵抗化合物半導体基板と活性
素子が形成されるデバイス層との間に超格子構造を有す
るバッファ層を介在させることにより、前記バッファ層
としてＧａＡｓバルク層を使った場合と異なり、バッフ
ァ層全体として横方向への負性特性を消失あるいは緩和
させ、もってバッファ層中におけるドメイン発生を効果
的に抑制できる構成を着想するに至った。
【００１５】すなわち、本発明によれば、前記化合物半
導体基板として少なくとも表面部分において比抵抗の小
さい基板を使うことにより、前記半導体装置を高電界下
で動作させた場合における電子走行層中の電界集中を緩
和することができ、さらに前記デバイス層と基板との間
に超格子構造を有する高抵抗バッファ層を介在させるこ
とにより、低抵抗基板とバッファ層との間の界面へのデ
バイス層からの電子のリーク、およびかかる界面におけ
るリークした電子の蓄積を抑制することができる。また
前記バッファ層中にこのような超格子構造を形成するこ
とにより、高電界下においてもバッファ層中におけるド
メインの発生が効果的に抑制できるのが確認された。
導体基板として少なくとも表面部分において比抵抗の小
さい基板を使うことにより、前記半導体装置を高電界下
で動作させた場合における電子走行層中の電界集中を緩
和することができ、さらに前記デバイス層と基板との間
に超格子構造を有する高抵抗バッファ層を介在させるこ
とにより、低抵抗基板とバッファ層との間の界面へのデ
バイス層からの電子のリーク、およびかかる界面におけ
るリークした電子の蓄積を抑制することができる。また
前記バッファ層中にこのような超格子構造を形成するこ
とにより、高電界下においてもバッファ層中におけるド
メインの発生が効果的に抑制できるのが確認された。
【００１６】
【発明の実施の形態】［第１実施例］図４は本発明の第
１実施例によるＭＥＳＦＥＴ２０の構成を示す。
１実施例によるＭＥＳＦＥＴ２０の構成を示す。
【００１７】図４を参照するに、ＭＥＳＦＥＴ２０は比
抵抗が１×１０8ΩｃｍのＧａＡｓ基板２１上に形成さ
れており、前記ＧａＡｓ基板２１上にはキャリア濃度が
１×１０15ｃｍ-3以下の非ドープＧａＡｓ層とキャリア
濃度が１×１０16ｃｍ-3以下の非ドープＡｌＧａＡｓ層
とを交互に積層したＧａＡｓ／ＡｌＧａＡｓ超格子構造
を有するバッファ層２２が、全体で１００ｎｍ〜１μｍ
の厚さに形成される。前記バッファ層２２中において各
々のＧａＡｓ層およびＡｌＧａＡｓ層は典型的には１０
〜１００ｎｍの厚さを有し、好ましくはＭＯＶＰＥ法あ
るいはＭＢＥ法により形成される。前記ＡｌＧａＡｓ層
としては、組成をＡｌxＧａ1-xＡｓと表した場合の組成
パラメータｘが０．１８〜０．２８の範囲を有するもの
が好ましい。
抵抗が１×１０8ΩｃｍのＧａＡｓ基板２１上に形成さ
れており、前記ＧａＡｓ基板２１上にはキャリア濃度が
１×１０15ｃｍ-3以下の非ドープＧａＡｓ層とキャリア
濃度が１×１０16ｃｍ-3以下の非ドープＡｌＧａＡｓ層
とを交互に積層したＧａＡｓ／ＡｌＧａＡｓ超格子構造
を有するバッファ層２２が、全体で１００ｎｍ〜１μｍ
の厚さに形成される。前記バッファ層２２中において各
々のＧａＡｓ層およびＡｌＧａＡｓ層は典型的には１０
〜１００ｎｍの厚さを有し、好ましくはＭＯＶＰＥ法あ
るいはＭＢＥ法により形成される。前記ＡｌＧａＡｓ層
としては、組成をＡｌxＧａ1-xＡｓと表した場合の組成
パラメータｘが０．１８〜０．２８の範囲を有するもの
が好ましい。
【００１８】さらに前記ＧａＡｓ／ＡｌＧａＡｓ超格子
バッファ層２２上にはＳｉにより１×１０17ｃｍ-3の濃
度にドープされた電子走行層２３がＭＯＶＰＥ法あるい
はＭＢＥ法により、約２００ｎｍの厚さに形成される。
バッファ層２２上にはＳｉにより１×１０17ｃｍ-3の濃
度にドープされた電子走行層２３がＭＯＶＰＥ法あるい
はＭＢＥ法により、約２００ｎｍの厚さに形成される。
【００１９】さらに前記電子走行層２３上にはソース電
極２４Ｓおよびドレイン電極２４Ｄがオーミックコンタ
クトするように形成され、また前記電子走行層２３のう
ち、前記ソース電極２４Ｓとドレイン電極２４Ｄとの間
のチャネル領域上にはショットキーコンタクトするゲー
ト電極２４Ｇが形成されている。
極２４Ｓおよびドレイン電極２４Ｄがオーミックコンタ
クトするように形成され、また前記電子走行層２３のう
ち、前記ソース電極２４Ｓとドレイン電極２４Ｄとの間
のチャネル領域上にはショットキーコンタクトするゲー
ト電極２４Ｇが形成されている。
【００２０】図５は図４のＭＥＳＦＥＴ２０においてゲ
−ト−ソース間電圧Ｖgsを２００ｍＶ刻みで変化させた
場合のドレイン電流特性を示す。ただし図２と同様に図
５中、縦軸は前記ＭＥＳＦＥＴ２０のドレイン−ソース
間電流Ｉdsを、また横軸は前記ＭＥＳＦＥＴ２０のドレ
イン−ソース間電圧Ｖdsを示す。図中、縦軸の一目盛は
５００ｍＡ、横軸の一目盛は２Ｖとなっている。
−ト−ソース間電圧Ｖgsを２００ｍＶ刻みで変化させた
場合のドレイン電流特性を示す。ただし図２と同様に図
５中、縦軸は前記ＭＥＳＦＥＴ２０のドレイン−ソース
間電流Ｉdsを、また横軸は前記ＭＥＳＦＥＴ２０のドレ
イン−ソース間電圧Ｖdsを示す。図中、縦軸の一目盛は
５００ｍＡ、横軸の一目盛は２Ｖとなっている。
【００２１】図５を参照するに、ゲ−ト−ソース間電圧
Ｖgsの増大と共にドレイン−ソース間電流Ｉdsは増大
し、電流Ｉdsが増大してＭＥＳＦＥＴ２０の出力が増大
するとドレイン−ソース間電圧Ｖdsの増大と共にドレイ
ン−ソース間飽和電流Ｉdsがガン発振により減少するの
がわかる。しかしかかる飽和ドレイン電流Ｉdsの減少は
図２の場合に比べて大幅に軽減されており、図６に示す
ような関係で負荷線と組み合わせた場合、実質的にガン
発振の影響を回避することが可能であることがわかる。
またこれに伴い図５に示すように、図４のＭＥＳＦＥＴ
ではガン発振領域における飽和ドレイン−ソース間電流
の最小値Ｉdoscが図２の２４００ｍＡから３４００ｍＡ
まで改善している。
Ｖgsの増大と共にドレイン−ソース間電流Ｉdsは増大
し、電流Ｉdsが増大してＭＥＳＦＥＴ２０の出力が増大
するとドレイン−ソース間電圧Ｖdsの増大と共にドレイ
ン−ソース間飽和電流Ｉdsがガン発振により減少するの
がわかる。しかしかかる飽和ドレイン電流Ｉdsの減少は
図２の場合に比べて大幅に軽減されており、図６に示す
ような関係で負荷線と組み合わせた場合、実質的にガン
発振の影響を回避することが可能であることがわかる。
またこれに伴い図５に示すように、図４のＭＥＳＦＥＴ
ではガン発振領域における飽和ドレイン−ソース間電流
の最小値Ｉdoscが図２の２４００ｍＡから３４００ｍＡ
まで改善している。
【００２２】図７は図４のＭＥＳＦＥＴ２０において、
前記ＧａＡｓ基板２１の比抵抗を様々に変化させた場合
の最小飽和ドレイン−ソース間電流Ｉdoscを示す。ただ
し図７の実験では、実際には比抵抗の異なる様々な市販
ＧａＡｓ基板を前記基板２１として使い、前記最小飽和
ドレイン−ソース間電流Ｉdoscの値を求めている。
前記ＧａＡｓ基板２１の比抵抗を様々に変化させた場合
の最小飽和ドレイン−ソース間電流Ｉdoscを示す。ただ
し図７の実験では、実際には比抵抗の異なる様々な市販
ＧａＡｓ基板を前記基板２１として使い、前記最小飽和
ドレイン−ソース間電流Ｉdoscの値を求めている。
【００２３】図７を参照するに、いずれの供給者の基板
を使った場合であっても、１．０×１０8Ωｃｍの比抵
抗の値を境に、前記基板２１の比抵抗がこれよりも低く
なると前記最小飽和ドレイン−ソース間電流Ｉdoscの値
は大きく増大し、一方前記基板２１の比抵抗がこれより
も高ければ急減することがわかる。前記基板２１の比抵
抗がさらに小さく、例えば０．６×１０8Ωｃｍ以下で
ある場合、前記最小飽和ドレイン−ソース間電流Ｉdosc
の値はさらに大きくなる。
を使った場合であっても、１．０×１０8Ωｃｍの比抵
抗の値を境に、前記基板２１の比抵抗がこれよりも低く
なると前記最小飽和ドレイン−ソース間電流Ｉdoscの値
は大きく増大し、一方前記基板２１の比抵抗がこれより
も高ければ急減することがわかる。前記基板２１の比抵
抗がさらに小さく、例えば０．６×１０8Ωｃｍ以下で
ある場合、前記最小飽和ドレイン−ソース間電流Ｉdosc
の値はさらに大きくなる。
【００２４】本実施例においては、前記低抵抗基板２１
による電界集中の緩和が効果的に生じるように、前記基
板２１と前記電子走行層２３との間の距離は、一般的な
ＦＥＴにおけるゲート電極とドレイン電極との間の距離
にほぼ等しい約５μｍ、あるいはそれ以下の値に設定す
るのが好ましい。電界の集中は一般に上記電極間距離に
対応する範囲において生じるため、前記低抵抗基板２１
と電子走行層２３との間の間隔を上記の５μｍ以上に設
定した場合には、低抵抗基板２１におる電界集中の緩和
効果が十分に得られない。
による電界集中の緩和が効果的に生じるように、前記基
板２１と前記電子走行層２３との間の距離は、一般的な
ＦＥＴにおけるゲート電極とドレイン電極との間の距離
にほぼ等しい約５μｍ、あるいはそれ以下の値に設定す
るのが好ましい。電界の集中は一般に上記電極間距離に
対応する範囲において生じるため、前記低抵抗基板２１
と電子走行層２３との間の間隔を上記の５μｍ以上に設
定した場合には、低抵抗基板２１におる電界集中の緩和
効果が十分に得られない。
【００２５】一般にＧａＡｓ基板はＬＥＣ法などの液相
からの引き上げ法により形成されるが、その際にＥＬ２
などの自然格子欠陥によりドナー準位が基板を構成する
ＧａＡｓ結晶中に自然に形成され、さらに結晶成長装置
中の主にグラファイトヒータからのＣによりアクセプタ
準位が形成される。そこで従来より、これらの相反する
準位を補償させることにより、半絶縁性ＧａＡｓ基板が
製造されている。
からの引き上げ法により形成されるが、その際にＥＬ２
などの自然格子欠陥によりドナー準位が基板を構成する
ＧａＡｓ結晶中に自然に形成され、さらに結晶成長装置
中の主にグラファイトヒータからのＣによりアクセプタ
準位が形成される。そこで従来より、これらの相反する
準位を補償させることにより、半絶縁性ＧａＡｓ基板が
製造されている。
【００２６】これに対し、本実施例のＧａＡｓ基板２１
として要求される低比抵抗基板を製造する際には、かか
るＣによるＧａＡｓ基板のドーピングを抑制する必要が
ある。
として要求される低比抵抗基板を製造する際には、かか
るＣによるＧａＡｓ基板のドーピングを抑制する必要が
ある。
【００２７】図８は、ＬＥＣ法による低比抵抗ＧａＡｓ
基板の製造に使われる基板成長装置１００の構成を示
す。
基板の製造に使われる基板成長装置１００の構成を示
す。
【００２８】図８を参照するに、基板成長装置１００は
耐圧容器１０１内においてＧａＡｓメルト１０２Ａを保
持するルツボ１０２を有し、前記ルツボ１０２中には前
記メルト１０２Ａの表面を覆うＢ2Ｏ3よりなるカバー１
０２ＢがＡｓの解離および気化を抑制するために設けら
れている。
耐圧容器１０１内においてＧａＡｓメルト１０２Ａを保
持するルツボ１０２を有し、前記ルツボ１０２中には前
記メルト１０２Ａの表面を覆うＢ2Ｏ3よりなるカバー１
０２ＢがＡｓの解離および気化を抑制するために設けら
れている。
【００２９】前記耐圧容器１０１中にはグラファイトヒ
ータ１０３が設けられ、前記ルツボ１０２は上下に可動
なロッド１０４上に設けられたホルダ１０４Ａ中に保持
されている。さらに前記ＧａＡｓメルト１０２Ａには別
の引き上げロッド１０５の先端に設けられた種結晶が接
触し、前記引き上げロッド１０５を回転させながら引き
上げることにより、前記種結晶に連続してＧａＡｓイン
ゴット１０６が成長する。
ータ１０３が設けられ、前記ルツボ１０２は上下に可動
なロッド１０４上に設けられたホルダ１０４Ａ中に保持
されている。さらに前記ＧａＡｓメルト１０２Ａには別
の引き上げロッド１０５の先端に設けられた種結晶が接
触し、前記引き上げロッド１０５を回転させながら引き
上げることにより、前記種結晶に連続してＧａＡｓイン
ゴット１０６が成長する。
【００３０】本実施例ではかかる基板成長装置１００に
おいて前記グラファイトヒータ１０３の表面をＢＮ膜で
覆ってあり、その結果前記グラファイトヒータ１０３を
駆動した場合にも、気化したＣがメルト１０２Ａ中に取
り込まれ、さらにインゴット１０６中に取り込まれるの
が回避される。 ［第２実施例］図９は本発明の第２実施例によるＭＥＳ
ＦＥＴ３０の構成を示す。ただし図９中、先に説明した
部分には同一の参照符号を付し、説明を省略する。
おいて前記グラファイトヒータ１０３の表面をＢＮ膜で
覆ってあり、その結果前記グラファイトヒータ１０３を
駆動した場合にも、気化したＣがメルト１０２Ａ中に取
り込まれ、さらにインゴット１０６中に取り込まれるの
が回避される。 ［第２実施例］図９は本発明の第２実施例によるＭＥＳ
ＦＥＴ３０の構成を示す。ただし図９中、先に説明した
部分には同一の参照符号を付し、説明を省略する。
【００３１】図９を参照するに、ＭＥＳＦＥＴ３０では
前記低抵抗ＧａＡｓ基板２１上に非ドープＧａＡｓバッ
ファ層２２Ａが形成され、前記ＧａＡｓ／ＡｌＧａＡｓ
超格子構造２２はかかる非ドープＧａＡｓバッファ層２
２Ａ上に形成される。さらに前記超格子構造２２上には
別の非ドープＧａＡｓバッファ層２２Ｂが形成され、前
記電子走行層２３はかかる非ドープＧａＡｓバッファ層
２２Ｂ上に形成されている。
前記低抵抗ＧａＡｓ基板２１上に非ドープＧａＡｓバッ
ファ層２２Ａが形成され、前記ＧａＡｓ／ＡｌＧａＡｓ
超格子構造２２はかかる非ドープＧａＡｓバッファ層２
２Ａ上に形成される。さらに前記超格子構造２２上には
別の非ドープＧａＡｓバッファ層２２Ｂが形成され、前
記電子走行層２３はかかる非ドープＧａＡｓバッファ層
２２Ｂ上に形成されている。
【００３２】かかる構成においても、前記ＧａＡｓ／Ａ
ｌＧａＡｓ超格子構造２２を基板２１と電子走行層２３
との間に介在させることにより、前記基板２１と非ドー
プＧａＡｓバッファ層２２Ａとの界面への電子のリーク
を阻止することが可能であり、その結果高出力条件下に
おけるドメイン発生およびガン発振の問題を、図４のＭ
ＥＳＦＥＴ２０と同様に回避することができる。
ｌＧａＡｓ超格子構造２２を基板２１と電子走行層２３
との間に介在させることにより、前記基板２１と非ドー
プＧａＡｓバッファ層２２Ａとの界面への電子のリーク
を阻止することが可能であり、その結果高出力条件下に
おけるドメイン発生およびガン発振の問題を、図４のＭ
ＥＳＦＥＴ２０と同様に回避することができる。
【００３３】図１０は図９のＭＥＳＦＥＴ３０において
前記ＧａＡｓバッファ層２２Ｂを省略した、本実施例の
一変形例によるＭＥＳＦＥＴ３０Ａの構成を示す。本実
施例では前記バッファ層２２Ｂを省略した結果、前記電
子走行層２３は前記ＧａＡｓ／ＡｌＧａＡｓ超格子２２
構造上に直接に形成されている。
前記ＧａＡｓバッファ層２２Ｂを省略した、本実施例の
一変形例によるＭＥＳＦＥＴ３０Ａの構成を示す。本実
施例では前記バッファ層２２Ｂを省略した結果、前記電
子走行層２３は前記ＧａＡｓ／ＡｌＧａＡｓ超格子２２
構造上に直接に形成されている。
【００３４】図１０のＭＥＳＦＥＴ３０Ａにおいても前
記低抵抗ＧａＡｓ基板２１と電子走行層２３との間にＧ
ａＡｓ／ＡｌＧａＡｓ超格子構造２２が挿入されている
ため、図９のＭＥＳＦＥＴ３０と同様に、高出力条件下
で駆動した場合にドメイン発生およびガン発振の問題を
回避することができる。
記低抵抗ＧａＡｓ基板２１と電子走行層２３との間にＧ
ａＡｓ／ＡｌＧａＡｓ超格子構造２２が挿入されている
ため、図９のＭＥＳＦＥＴ３０と同様に、高出力条件下
で駆動した場合にドメイン発生およびガン発振の問題を
回避することができる。
【００３５】図１１は図１０のＭＥＳＦＥＴ３０Ａのさ
らなる変形例によるＭＥＳＦＥＴ３０Ｂを示す。
らなる変形例によるＭＥＳＦＥＴ３０Ｂを示す。
【００３６】図１１のＭＥＳＦＥＴ３０Ｂでは図９の非
ドープＧａＡｓ層２２Ａが省略され、その結果前記Ｇａ
Ａｓ／ＡｌＧａＡｓ超格子構造２２は前記低抵抗ＧａＡ
ｓ基板２１上に直接に形成されている。
ドープＧａＡｓ層２２Ａが省略され、その結果前記Ｇａ
Ａｓ／ＡｌＧａＡｓ超格子構造２２は前記低抵抗ＧａＡ
ｓ基板２１上に直接に形成されている。
【００３７】図１１のＭＥＳＦＥＴ３０Ｂにおいても前
記低抵抗ＧａＡｓ基板２１と電子走行層２３との間にＧ
ａＡｓ／ＡｌＧａＡｓ超格子構造２２が挿入されている
ため、図９のＭＥＳＦＥＴ３０と同様に、高出力条件下
で駆動した場合にドメイン発生およびガン発振の問題を
回避することができる。 ［第３実施例］図１２は本発明の第３実施例によるＭＥ
ＳＦＥＴ４０の構成を示す。ただし図１２中、先に説明
した部分には同一の参照符号を付し、説明を省略する。
記低抵抗ＧａＡｓ基板２１と電子走行層２３との間にＧ
ａＡｓ／ＡｌＧａＡｓ超格子構造２２が挿入されている
ため、図９のＭＥＳＦＥＴ３０と同様に、高出力条件下
で駆動した場合にドメイン発生およびガン発振の問題を
回避することができる。 ［第３実施例］図１２は本発明の第３実施例によるＭＥ
ＳＦＥＴ４０の構成を示す。ただし図１２中、先に説明
した部分には同一の参照符号を付し、説明を省略する。
【００３８】図１２を参照するに、ＭＥＳＦＥＴ４０は
先に図４で説明したＭＥＳＦＥＴ２０と同様な構成を有
するが、前記低抵抗ＧａＡｓ基板２１の下面にはメタラ
イゼ−ションにより電極層２５が形成されている。かか
る電極層２５は接地電極として使われ、あるいはヒート
シンクとして使うことができる。またかかる電極層２５
を介して前記ＭＥＳＦＥＴ４０を外部のヒートシンク上
にロウ付けすることも可能である。
先に図４で説明したＭＥＳＦＥＴ２０と同様な構成を有
するが、前記低抵抗ＧａＡｓ基板２１の下面にはメタラ
イゼ−ションにより電極層２５が形成されている。かか
る電極層２５は接地電極として使われ、あるいはヒート
シンクとして使うことができる。またかかる電極層２５
を介して前記ＭＥＳＦＥＴ４０を外部のヒートシンク上
にロウ付けすることも可能である。
【００３９】このように基板２１の裏面にオーミックコ
ンタクトを形成する電極層２５を形成することによって
も、前記基板２１中における電界を緩和することができ
る。この場合には、前記電極層２５と前記電子走行層２
３とが十分に近くなるように、前記基板２１の厚さを、
前記ゲート電極２４Ｇと前記ドレイン電極２４Ｄとの間
の距離におおよそ等しい約５μｍ以内に設定するのが好
ましい。本実施例においては、前記オーミック電極層２
５の代わりに基板２１に対してショットキーコンタクト
をする導電体でも、電位障壁の高さが十分に低いもので
あれば、使用可能である。
ンタクトを形成する電極層２５を形成することによって
も、前記基板２１中における電界を緩和することができ
る。この場合には、前記電極層２５と前記電子走行層２
３とが十分に近くなるように、前記基板２１の厚さを、
前記ゲート電極２４Ｇと前記ドレイン電極２４Ｄとの間
の距離におおよそ等しい約５μｍ以内に設定するのが好
ましい。本実施例においては、前記オーミック電極層２
５の代わりに基板２１に対してショットキーコンタクト
をする導電体でも、電位障壁の高さが十分に低いもので
あれば、使用可能である。
【００４０】図１２の構成では前記電極層２５は前記電
子走行層２３とは電気的に接続されていないが、図１３
の変形例に示すように前記基板２１中に、前記超格子バ
ッファ層２２および電子走行層２３を貫通してコンタク
トホール２１Ｃを形成し、かかるコンタクトホール２１
Ｃ中に形成した導電性プラグ２５Ａを介して前記電極層
２５をソース電極２４Ｓと電気的に接続してもよい。 ［第４実施例］図１４は本発明の第４実施例によるＨＢ
Ｔ４０の構成を示す。
子走行層２３とは電気的に接続されていないが、図１３
の変形例に示すように前記基板２１中に、前記超格子バ
ッファ層２２および電子走行層２３を貫通してコンタク
トホール２１Ｃを形成し、かかるコンタクトホール２１
Ｃ中に形成した導電性プラグ２５Ａを介して前記電極層
２５をソース電極２４Ｓと電気的に接続してもよい。 ［第４実施例］図１４は本発明の第４実施例によるＨＢ
Ｔ４０の構成を示す。
【００４１】図１４を参照するに、ＨＢＴ４０は比抵抗
が１．０×１０8Ωｃｍ以下の低抵抗ＧａＡｓ基板４１
上に構成されており、前記ＧａＡｓ基板４１上に形成さ
れた非ドープＧａＡｓと非ドープＡｌＧａＡｓとを交互
に積層したＧａＡｓ／ＡｌＧａＡｓ超格子バッファ層４
２と、前記超格子バッファ層４２上にエピタキシャルに
形成されたｎ+型ＧａＡｓコレクタコンタクト層４３
と、前記コレクタコンタクト層４３上にエピタキシャル
に形成され第１のメサ構造を形成するｎ型ＧａＡｓコレ
クタ層４４と、前記コレクタ層４４上にエピタキシャル
に形成されたｐ型ＧａＡｓベース層４５と、前記ベース
層４５上にエピタキシャルに形成され第２のメサ構造を
形成するｎ型ＡｌＧａＡｓワイドギャップエミッタ層４
６と、前記エミッタ層４６上にエピタキシャルに形成さ
れたｎ+型ＧａＡｓエミッタコンタクト層４７とよりな
り、前記コレクタコンタクト層４３上にはｎ型オーミッ
ク電極よりなるコレクタ電極４８Ｃが、前記ベース層４
５上にはｐ型オーミック電極よりなるベース電極４８Ｂ
が、さらに前記エミッタ層４７上にはｎ型オーミック電
極よりなるエミッタ電極４８Ｅが形成されている。
が１．０×１０8Ωｃｍ以下の低抵抗ＧａＡｓ基板４１
上に構成されており、前記ＧａＡｓ基板４１上に形成さ
れた非ドープＧａＡｓと非ドープＡｌＧａＡｓとを交互
に積層したＧａＡｓ／ＡｌＧａＡｓ超格子バッファ層４
２と、前記超格子バッファ層４２上にエピタキシャルに
形成されたｎ+型ＧａＡｓコレクタコンタクト層４３
と、前記コレクタコンタクト層４３上にエピタキシャル
に形成され第１のメサ構造を形成するｎ型ＧａＡｓコレ
クタ層４４と、前記コレクタ層４４上にエピタキシャル
に形成されたｐ型ＧａＡｓベース層４５と、前記ベース
層４５上にエピタキシャルに形成され第２のメサ構造を
形成するｎ型ＡｌＧａＡｓワイドギャップエミッタ層４
６と、前記エミッタ層４６上にエピタキシャルに形成さ
れたｎ+型ＧａＡｓエミッタコンタクト層４７とよりな
り、前記コレクタコンタクト層４３上にはｎ型オーミッ
ク電極よりなるコレクタ電極４８Ｃが、前記ベース層４
５上にはｐ型オーミック電極よりなるベース電極４８Ｂ
が、さらに前記エミッタ層４７上にはｎ型オーミック電
極よりなるエミッタ電極４８Ｅが形成されている。
【００４２】かかる構成のＨＢＴ４０においても、低抵
抗ＧａＡｓ基板を基板４１として使い、これに前記Ｇａ
Ａｓ／ＡｌＧａＡｓ超格子バッファ層４２を基板４１と
コレクタコンタクト層４３との間に介在させることによ
り、高出力駆動時における基板４１中におけるガン発振
を抑制することが可能になる。 ［第５実施例］図１５は本発明の第５実施例によるＭＥ
ＳＦＥＴ５０の構成を示す。ただし図１５中、先に説明
した部分には同一の参照符号を付し、説明を省略する。
抗ＧａＡｓ基板を基板４１として使い、これに前記Ｇａ
Ａｓ／ＡｌＧａＡｓ超格子バッファ層４２を基板４１と
コレクタコンタクト層４３との間に介在させることによ
り、高出力駆動時における基板４１中におけるガン発振
を抑制することが可能になる。 ［第５実施例］図１５は本発明の第５実施例によるＭＥ
ＳＦＥＴ５０の構成を示す。ただし図１５中、先に説明
した部分には同一の参照符号を付し、説明を省略する。
【００４３】図１５を参照するに、前記ＭＥＳＦＥＴ５
０は先に説明したＭＥＳＦＥＴ３０Ａと類似した構成を
有するが、前記高抵抗ＧａＡｓバッファ層２２Ａの代わ
りに電界を緩和するのに十分なキャリア濃度のｎ-型Ｇ
ａＡｓバッファ層５２を設ける。このように本実施例で
は電界の緩和がバッファ層５２において実現されるた
め、前記低抵抗ＧａＡｓ基板２１の代わりに比抵抗が
１．０×１０8Ωｃｍを超える高抵抗ＧａＡｓ基板５１
を使うことができる。
０は先に説明したＭＥＳＦＥＴ３０Ａと類似した構成を
有するが、前記高抵抗ＧａＡｓバッファ層２２Ａの代わ
りに電界を緩和するのに十分なキャリア濃度のｎ-型Ｇ
ａＡｓバッファ層５２を設ける。このように本実施例で
は電界の緩和がバッファ層５２において実現されるた
め、前記低抵抗ＧａＡｓ基板２１の代わりに比抵抗が
１．０×１０8Ωｃｍを超える高抵抗ＧａＡｓ基板５１
を使うことができる。
【００４４】図１５の構成においても、基板５１と電子
走行層２３との間にＧａＡｓ／ＡｌＧａＡｓ超格子バッ
ファ層２２を介在させ、さらに前記バッファ層２２と基
板５１との間にｎ-型ＧａＡｓバッファ層５２を介在さ
せることにより、基板５１中において生じるガン発振、
およびこれに伴うドレイン電流の減少の問題を解消する
ことができるのが見出された。
走行層２３との間にＧａＡｓ／ＡｌＧａＡｓ超格子バッ
ファ層２２を介在させ、さらに前記バッファ層２２と基
板５１との間にｎ-型ＧａＡｓバッファ層５２を介在さ
せることにより、基板５１中において生じるガン発振、
およびこれに伴うドレイン電流の減少の問題を解消する
ことができるのが見出された。
【００４５】本実施例においては、前記バッファ層５２
に対して要求されるキャリア密度は層５２の厚さによっ
て異なり、前記バッファ層５２の厚さが３００ｎｍの場
合には１×１０16ｃｍ-3以上、１ミクロンの場合には１
×１０15ｃｍ-3以上が好ましい。図１５の構成において
前記バッファ層５２の厚さが過大であると、バッファ層
５２を通過するリーク電流の値が増大してしまう問題が
生じるため、前記バッファ層５２の厚さはＭＥＳＦＥＴ
５０の動作時に層５２が空乏化するように、上記の範囲
において適当な厚さに制限される。
に対して要求されるキャリア密度は層５２の厚さによっ
て異なり、前記バッファ層５２の厚さが３００ｎｍの場
合には１×１０16ｃｍ-3以上、１ミクロンの場合には１
×１０15ｃｍ-3以上が好ましい。図１５の構成において
前記バッファ層５２の厚さが過大であると、バッファ層
５２を通過するリーク電流の値が増大してしまう問題が
生じるため、前記バッファ層５２の厚さはＭＥＳＦＥＴ
５０の動作時に層５２が空乏化するように、上記の範囲
において適当な厚さに制限される。
【００４６】以上の説明はＭＥＳＦＥＴおよびＨＢＴに
ついて行ったが、本発明はかかる特定の化合物半導体装
置に限定されるものではなく、ＨＥＭＴを含む他の半導
体装置に対しても適用が可能である。
ついて行ったが、本発明はかかる特定の化合物半導体装
置に限定されるものではなく、ＨＥＭＴを含む他の半導
体装置に対しても適用が可能である。
【００４７】さらに以上の説明はＧａＡｓ基板上に形成
された化合物半導体装置についておこなったが、ＩｎＰ
を含む他の化合物半導体基板を使うことも可能である。
これに伴い、前記超格子構造バッファ層２２もＧａＡｓ
／ＡｌＧａＡｓ超格子構造バッファ層に対しても適用が
可能である。
された化合物半導体装置についておこなったが、ＩｎＰ
を含む他の化合物半導体基板を使うことも可能である。
これに伴い、前記超格子構造バッファ層２２もＧａＡｓ
／ＡｌＧａＡｓ超格子構造バッファ層に対しても適用が
可能である。
【００４８】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載の要旨内において様
々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載の要旨内において様
々な変形・変更が可能である。
【００４９】
【発明の効果】本発明によれば、前記化合物半導体基板
として少なくとも表面部分において比抵抗の小さい基板
を使うことにより、前記半導体装置を高電界下で動作さ
せた場合における電子走行層中の電界集中を緩和するこ
とができ、さらに前記デバイス層と基板との間に超格子
構造を有する高抵抗バッファ層を介在させることによ
り、低抵抗基板とバッファ層との間の界面へのデバイス
層からの電子のリーク、およびかかる界面におけるリー
クした電子の蓄積を抑制することができる。また前記バ
ッファ層中にこのような超格子構造を形成することによ
り、高電界下においてもバッファ層中におけるドメイン
の発生が効果的に抑制できる。
として少なくとも表面部分において比抵抗の小さい基板
を使うことにより、前記半導体装置を高電界下で動作さ
せた場合における電子走行層中の電界集中を緩和するこ
とができ、さらに前記デバイス層と基板との間に超格子
構造を有する高抵抗バッファ層を介在させることによ
り、低抵抗基板とバッファ層との間の界面へのデバイス
層からの電子のリーク、およびかかる界面におけるリー
クした電子の蓄積を抑制することができる。また前記バ
ッファ層中にこのような超格子構造を形成することによ
り、高電界下においてもバッファ層中におけるドメイン
の発生が効果的に抑制できる。
【図１】従来のＭＥＳＦＥＴの構成を示す図である。
【図２】図１のＭＥＳＦＥＴについて得られた動作特性
を示す図である。
を示す図である。
【図３】図２の動作特性に負荷線を重ねて示す図であ
る。
る。
【図４】本発明の第１実施例によるＭＥＳＦＥＴの構成
を示す図である。
を示す図である。
【図５】図４のＭＥＦＳＥＴについて得られた動作特性
を示す図である。
を示す図である。
【図６】図５の動作特性に負荷線を重ねて示す図であ
る。
る。
【図７】図４のＭＥＳＦＥＴにおける最大ドレイン電流
と基板の非抵抗値との関係を示す図である。
と基板の非抵抗値との関係を示す図である。
【図８】低抵抗ＧａＡｓ基板を成長させる結晶成長装置
の構成を示す図である。
の構成を示す図である。
【図９】本発明の第２実施例によるＭＥＳＦＥＴの構成
を示す図である。
を示す図である。
【図１０】図９のＭＥＳＦＥＴの一変形例を示す図であ
る。
る。
【図１１】図９のＭＥＳＦＥＴの別の変形例を示す図で
ある。
ある。
【図１２】本発明の第３実施例によるＭＥＳＦＥＴの構
成を示す図である。
成を示す図である。
【図１３】図１２のＭＥＳＦＥＴの一変形例を示す図で
ある。
ある。
【図１４】本発明の第４実施例によるＨＢＴの構成を示
す図である。
す図である。
【図１５】本発明の第５実施例によるＭＥＳＦＥＴの構
成を示す図である。
成を示す図である。
１０，２０，３０，３０Ａ，３０Ｂ，５０ ＭＥＳＦＥ
Ｔ １１，５１ 高抵抗化合物半導体基板 １２，２２Ａ，２２Ｂ 高抵抗バッファ層 １３，２３ デバイス層 １４Ｄ，２４Ｄ ドレイン電極 １４Ｇ，２４Ｇ ゲート電極 １４Ｓ，２４Ｓ ソース電極 ２１，４１ 低抵抗化合物半導体基板 ２２，４２ 超格子構造バッファ層 ４０ ＨＢＴ ４３ コレクタコンタクト層 ４４ コレクタ層 ４５ ベース層 ４６ エミッタ層 ４７ エミッタコンタクト層 ４８Ｂ ベース電極 ４８Ｃ コレクタ電極 ４８Ｅ エミッタ電極 ５２ 低抵抗バッファ層
Ｔ １１，５１ 高抵抗化合物半導体基板 １２，２２Ａ，２２Ｂ 高抵抗バッファ層 １３，２３ デバイス層 １４Ｄ，２４Ｄ ドレイン電極 １４Ｇ，２４Ｇ ゲート電極 １４Ｓ，２４Ｓ ソース電極 ２１，４１ 低抵抗化合物半導体基板 ２２，４２ 超格子構造バッファ層 ４０ ＨＢＴ ４３ コレクタコンタクト層 ４４ コレクタ層 ４５ ベース層 ４６ エミッタ層 ４７ エミッタコンタクト層 ４８Ｂ ベース電極 ４８Ｃ コレクタ電極 ４８Ｅ エミッタ電極 ５２ 低抵抗バッファ層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP00 BA92 BF06 BM02 BM03 5F102 GB01 GC01 GD01 GJ00 GJ05 GK05 GK06 GK08 HC01
Claims (11)
- 【請求項１】 化合物半導体基板と、 前記化合物半導体基板上に形成され、活性素子が形成さ
れるデバイス層とよりなる半導体装置において、 前記化合物半導体基板は少なくともその表面において
１．０×１０8Ωｃｍ以下の比抵抗を有し、 前記化合物半導体基板と前記デバイス層との間には、超
格子構造を有するバッファ層が設けられていることを特
徴とする半導体装置。 - 【請求項２】 前記化合物半導体基板は、０．６×１０
8Ωｃｍ以下の比抵抗を有することを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記デバイス層は、前記化合物半導体基
板の表面から５．０μｍ以内の位置に形成されることを
特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記化合物半導体基板の裏面には、電極
層が設けられていることを特徴とする請求項１〜３のう
ち、いずれか一項記載の半導体装置。 - 【請求項５】 前記電極層は前記半導体装置に電気的に
接続されていないことを特徴とする請求項４記載の半導
体装置。 - 【請求項６】 前記電極層は前記半導体装置の一方の電
源電位に電気的に接続されることを特徴とする請求項４
記載の半導体装置。 - 【請求項７】 前記デバイス層上には前記デバイス層中
にチャネル領域を画成するようにソース電極とドレイン
電極とが相互に離間した状態で形成されており、さらに
前記デバイス層は前記チャネル領域上にゲート電極を担
持することを特徴とする請求項１〜６のうち、いずれか
一項記載の半導体装置。 - 【請求項８】 前記デバイス層中には二次元電子ガスが
形成されていることを特徴とする請求項７記載の半導体
装置。 - 【請求項９】 前記デバイス層は、第１の導電型を有す
るコレクタ層と、前記コレクタ層上に形成された第２の
導電型を有するベース層と、前記ベース層上に形成され
た前記第１の導電型を有するエミッタ層とよりなること
を特徴とする請求項１〜６のうち、いずれか一項記載の
半導体装置。 - 【請求項１０】 前記化合物半導体基板は、その全体が
１．０×１０8Ωｃｍよりも大きな比抵抗を有すること
を特徴とする請求項１〜９のうち、いずれか一項記載の
半導体装置。 - 【請求項１１】 前記化合物半導体基板は、１．０×１
０8Ωｃｍよりも大きい比抵抗を有する化合物半導体支
持基板と、１．０×１０8Ωｃｍよりも小さい比抵抗を
有する化合物半導体層とよりなることを特徴とする請求
項１〜９のうち、いずれか一項記載の半導体装置。
Priority Applications (3)
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|---|---|---|---|
| JP2001003069A JP2002208600A (ja) | 2001-01-10 | 2001-01-10 | 半導体装置 |
| US10/035,444 US6982441B2 (en) | 2001-01-10 | 2002-01-04 | Semiconductor device with a super lattice buffer |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001003069A JP2002208600A (ja) | 2001-01-10 | 2001-01-10 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002208600A true JP2002208600A (ja) | 2002-07-26 |
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ID=18871470
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|---|---|---|---|
| JP2001003069A Pending JP2002208600A (ja) | 2001-01-10 | 2001-01-10 | 半導体装置 |
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| GB0608515D0 (en) * | 2006-04-28 | 2006-06-07 | Univ Aberdeen | Semiconductor device for generating an oscillating voltage |
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| JPH0831845A (ja) | 1994-07-19 | 1996-02-02 | Furukawa Electric Co Ltd:The | 化合物半導体エピタキシャルウエハ及び半導体デバイス |
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| US6462361B1 (en) * | 1995-12-27 | 2002-10-08 | Showa Denko K.K. | GaInP epitaxial stacking structure and fabrication method thereof, and a FET transistor using this structure |
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| JP2000256099A (ja) | 1999-03-05 | 2000-09-19 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2002176169A (ja) | 2000-12-05 | 2002-06-21 | Showa Denko Kk | ＧａＩｎＰ系積層構造体およびそれを用いて作製した電界効果型トランジスタ |
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2001
- 2001-01-10 JP JP2001003069A patent/JP2002208600A/ja active Pending
-
2002
- 2002-01-04 US US10/035,444 patent/US6982441B2/en not_active Expired - Lifetime
- 2002-01-09 TW TW091100180A patent/TW556353B/zh not_active IP Right Cessation
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|---|---|
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| US6982441B2 (en) | 2006-01-03 |
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