JPH06349858A - 半導体装置の駆動方法 - Google Patents
半導体装置の駆動方法Info
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- JPH06349858A JPH06349858A JP13714893A JP13714893A JPH06349858A JP H06349858 A JPH06349858 A JP H06349858A JP 13714893 A JP13714893 A JP 13714893A JP 13714893 A JP13714893 A JP 13714893A JP H06349858 A JPH06349858 A JP H06349858A
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- Japan
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- fet
- semiconductor device
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Abstract
(57)【要約】
【目的】 半導体装置中のＦＥＴのドレイン電圧−裏面
電極電圧特性のバックゲート効果に起因する変動を、従
来より軽減できる半導体装置の駆動方法を提供する。 【構成】 この発明の半導体装置（ＭＥＳＦＥＴ）の駆
動方法によれば、シリコン基板１０の他面に設けられた
電極（裏面電極）２２に、電界効果トランジスタ２４
（ＦＥＴ）のドレイン電極２０ａ、２０ｂ、２０ｃ、２
０ｄ及び２０ｅにそれぞれ印加される固定電圧のうちの
最大電圧と同一の電圧を印加する。このようにすると、
ＦＥＴに流れるドレイン電流は安定し、バックゲート効
果によるドレイン電流の変動を抑制することができる。
また、ドレイン電圧の最大電圧と裏面電極電圧とを合わ
せてあるため、基板からＦＥＴ方向に流れるリーク電流
も抑制できる。
電極電圧特性のバックゲート効果に起因する変動を、従
来より軽減できる半導体装置の駆動方法を提供する。 【構成】 この発明の半導体装置（ＭＥＳＦＥＴ）の駆
動方法によれば、シリコン基板１０の他面に設けられた
電極（裏面電極）２２に、電界効果トランジスタ２４
（ＦＥＴ）のドレイン電極２０ａ、２０ｂ、２０ｃ、２
０ｄ及び２０ｅにそれぞれ印加される固定電圧のうちの
最大電圧と同一の電圧を印加する。このようにすると、
ＦＥＴに流れるドレイン電流は安定し、バックゲート効
果によるドレイン電流の変動を抑制することができる。
また、ドレイン電圧の最大電圧と裏面電極電圧とを合わ
せてあるため、基板からＦＥＴ方向に流れるリーク電流
も抑制できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の駆動方
法であってバックゲート効果の低減に有効な駆動方法に
関するものである。
法であってバックゲート効果の低減に有効な駆動方法に
関するものである。
【０００２】
【従来の技術】従来、電界効果トランジスタ（以下、
「ＦＥＴ」と称することもある。）の構造及び駆動方法
の例として、文献Ｉに開示されているものがる（文献
Ｉ：「ＡＳｔｕｄｙ ｏｆ ＧａＡｓ Ｄｉｇｉｔａｌ
ＩＣｓ ｏｎ Ｓｉ Ｓｕｂｓｔｒａｔｅｓ」、Ｓ．
Ｏｎｏｚａｗａ，Ｋ．Ｉｎｏｇｕｔｉ，Ｙ．Ｓａｎｏ
ａｎｄ Ｍ．Ａｋｉｙａｍａ、Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９２ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎＳｏｌ
ｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ、Ｔｓｕｋｕｂａ ，１９９２，ｐｐ．６５
９〜６６１）。
「ＦＥＴ」と称することもある。）の構造及び駆動方法
の例として、文献Ｉに開示されているものがる（文献
Ｉ：「ＡＳｔｕｄｙ ｏｆ ＧａＡｓ Ｄｉｇｉｔａｌ
ＩＣｓ ｏｎ Ｓｉ Ｓｕｂｓｔｒａｔｅｓ」、Ｓ．
Ｏｎｏｚａｗａ，Ｋ．Ｉｎｏｇｕｔｉ，Ｙ．Ｓａｎｏ
ａｎｄ Ｍ．Ａｋｉｙａｍａ、Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９２ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎＳｏｌ
ｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ、Ｔｓｕｋｕｂａ ，１９９２，ｐｐ．６５
９〜６６１）。
【０００３】この文献Ｉに開示された従来のＦＥＴの構
成につき図３を参照して簡単に説明する。
成につき図３を参照して簡単に説明する。
【０００４】従来のＦＥＴの構造によれば、３０は基
板、３２はＧａＡｓ層、３４はｎ+ 層、３６はサイドゲ
ート電極、３８はソース電極、４０はゲート電極、４２
はドレイン電極、４６は裏面電極、４８はアースとから
構成されている。この図において、ソース電極３８、ゲ
ート電極４０、ドレイン電極４２及びＧａＡｓ層３２の
部分３４がＦＥＴ４４を構成していて、これを点線で囲
んで示してある。
板、３２はＧａＡｓ層、３４はｎ+ 層、３６はサイドゲ
ート電極、３８はソース電極、４０はゲート電極、４２
はドレイン電極、４６は裏面電極、４８はアースとから
構成されている。この図において、ソース電極３８、ゲ
ート電極４０、ドレイン電極４２及びＧａＡｓ層３２の
部分３４がＦＥＴ４４を構成していて、これを点線で囲
んで示してある。
【０００５】次に、文献Ｉに開示されているＦＥＴの駆
動方法につき説明する。
動方法につき説明する。
【０００６】先ず、基板３０の裏面電極４６をアースに
接続し、ＦＥＴを含む回路のソース電極３８、ゲート電
極４０及びドレイン電極４２に所望の電圧を印加して回
路を動作させる。
接続し、ＦＥＴを含む回路のソース電極３８、ゲート電
極４０及びドレイン電極４２に所望の電圧を印加して回
路を動作させる。
【０００７】この種のＦＥＴは、ＧａＡｓ層３２の膜厚
が薄い。このため、基板３０とＦＥＴを構成している間
隔が各ＦＥＴ間の間隔よりも小さくなる。従って、サイ
ドゲート電極３６から発生する負の電気力線は殆どが基
板３０側に終端してしまい、ＦＥＴ方向へは向かない。
このため、ＦＥＴのチャネル電位（ここで、チャネル電
位とは図３のチャネル領域３５の電位のことをいう。）
は、サイドゲート電位の変化を殆ど受けない。従って、
ドレイン電流の変化は小さくなり、サイドゲート効果が
少なくなることが報告されている。
が薄い。このため、基板３０とＦＥＴを構成している間
隔が各ＦＥＴ間の間隔よりも小さくなる。従って、サイ
ドゲート電極３６から発生する負の電気力線は殆どが基
板３０側に終端してしまい、ＦＥＴ方向へは向かない。
このため、ＦＥＴのチャネル電位（ここで、チャネル電
位とは図３のチャネル領域３５の電位のことをいう。）
は、サイドゲート電位の変化を殆ど受けない。従って、
ドレイン電流の変化は小さくなり、サイドゲート効果が
少なくなることが報告されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た裏面電極の電位をグランドレベル（０Ｖ）として半導
体装置を駆動する従来の半導体装置駆動方法は、バック
ゲート効果に起因する以下に説明するＦＥＴの特性劣化
を生じることが、この出願に係る発明者の実験により判
明した。これに関する詳細な説明は後述する。ここでバ
ックゲート効果とは、半導体上にＦＥＴを形成したと
き、基板の裏面電極のバイアス電圧によって生ずる電界
によりＦＥＴの電位が変化し、その結果としてＦＥＴの
ドレイン電流を変動させる現象をいう。
た裏面電極の電位をグランドレベル（０Ｖ）として半導
体装置を駆動する従来の半導体装置駆動方法は、バック
ゲート効果に起因する以下に説明するＦＥＴの特性劣化
を生じることが、この出願に係る発明者の実験により判
明した。これに関する詳細な説明は後述する。ここでバ
ックゲート効果とは、半導体上にＦＥＴを形成したと
き、基板の裏面電極のバイアス電圧によって生ずる電界
によりＦＥＴの電位が変化し、その結果としてＦＥＴの
ドレイン電流を変動させる現象をいう。
【０００９】図２は、裏面電極の電圧を変化させてドレ
イン電流の依存性を測定した実験結果を示す。尚、図２
は、横軸に裏面電極電圧（ＶSUB 単位：［Ｖ］）を取
り、縦軸にドレイン電流（ＩD 単位：［Ａ］）を取って
表している。また、ａ曲線、ｂ曲線、ｃ曲線・・及びｊ
曲線は、ゲート電圧ＶG を０Ｖ〜−０．９Ｖまで変化さ
せたときのドレイン電流を表す。
イン電流の依存性を測定した実験結果を示す。尚、図２
は、横軸に裏面電極電圧（ＶSUB 単位：［Ｖ］）を取
り、縦軸にドレイン電流（ＩD 単位：［Ａ］）を取って
表している。また、ａ曲線、ｂ曲線、ｃ曲線・・及びｊ
曲線は、ゲート電圧ＶG を０Ｖ〜−０．９Ｖまで変化さ
せたときのドレイン電流を表す。
【００１０】図２から理解できるように、ドレイン電流
の変化は裏面電圧（ＶSUB ）をＡ−Ａ線上、すなわちグ
ランドレベル（ＯＶ）近傍からマイナス電圧へ移行する
に従い、大きくなる。従って、裏面電極の電位によって
ＦＥＴの電気特性が変わる、いわゆるバックゲート効果
に起因して、安定した電気特性を得ることができない。
の変化は裏面電圧（ＶSUB ）をＡ−Ａ線上、すなわちグ
ランドレベル（ＯＶ）近傍からマイナス電圧へ移行する
に従い、大きくなる。従って、裏面電極の電位によって
ＦＥＴの電気特性が変わる、いわゆるバックゲート効果
に起因して、安定した電気特性を得ることができない。
【００１１】この発明は、このような点に鑑みなされた
ものであり、従って、この発明の目的は、ＦＥＴを含む
個別素子群と裏面電極とを具える半導体装置を駆動する
方法であって、該装置中のＦＥＴのドレイン電流−裏面
電極電圧特性の、バックゲート効果に起因する変動を、
従来より軽減できる駆動方法を提供することにある。
ものであり、従って、この発明の目的は、ＦＥＴを含む
個別素子群と裏面電極とを具える半導体装置を駆動する
方法であって、該装置中のＦＥＴのドレイン電流−裏面
電極電圧特性の、バックゲート効果に起因する変動を、
従来より軽減できる駆動方法を提供することにある。
【００１２】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の半導体装置の駆動方法によれば、シリコ
ン基板と、該シリコン基板上に堆積されたＧａＡｓ層
と、該ＧａＡｓ層の一方の面側に集積された個別素子群
であって少なくとも１つの電界効果トランジスタを含む
個別素子群と、前記シリコン基板の他方の面側に設けら
れた電極とを具える半導体装置を駆動するに当たり、前
記シリコン基板の他方の面側に設けられた電極に、前記
電界効果トランジスタのドレイン電極にそれぞれ印加さ
れる固定電圧のうちの最大電圧と同じ電圧を印加するこ
とを特徴とする。
め、この発明の半導体装置の駆動方法によれば、シリコ
ン基板と、該シリコン基板上に堆積されたＧａＡｓ層
と、該ＧａＡｓ層の一方の面側に集積された個別素子群
であって少なくとも１つの電界効果トランジスタを含む
個別素子群と、前記シリコン基板の他方の面側に設けら
れた電極とを具える半導体装置を駆動するに当たり、前
記シリコン基板の他方の面側に設けられた電極に、前記
電界効果トランジスタのドレイン電極にそれぞれ印加さ
れる固定電圧のうちの最大電圧と同じ電圧を印加するこ
とを特徴とする。
【００１３】
【作用】この発明の半導体装置の駆動方法によれば、後
述の実験結果から明らかなように、構成されている複数
のＦＥＴのそれぞれのドレイン電極に印加する固定電圧
のうちの最大電圧と等しい裏面電極電圧に印加するの
で、裏面電極電圧ＶSUB によるバックゲート効果が抑制
された安定な電圧領域となる。
述の実験結果から明らかなように、構成されている複数
のＦＥＴのそれぞれのドレイン電極に印加する固定電圧
のうちの最大電圧と等しい裏面電極電圧に印加するの
で、裏面電極電圧ＶSUB によるバックゲート効果が抑制
された安定な電圧領域となる。
【００１４】
【実施例】以下、各図を参照してこの発明の実施例に用
いた半導体装置（例えばＭＥＳＦＥＴ）の構造及びこの
半導体装置の駆動方法につき説明する。なお、この説明
をいくつかの図面を参照して行なう。しかしながら、こ
れらの図面は、いずれもこの発明を理解できる程度に形
状、大きさ及び配置を概略的に示してあるにすぎない。
いた半導体装置（例えばＭＥＳＦＥＴ）の構造及びこの
半導体装置の駆動方法につき説明する。なお、この説明
をいくつかの図面を参照して行なう。しかしながら、こ
れらの図面は、いずれもこの発明を理解できる程度に形
状、大きさ及び配置を概略的に示してあるにすぎない。
【００１５】図１は、ＦＥＴを５個形成した例示してあ
るが、実際には１個でも良いし、或いは、もっと多くの
ＦＥＴによって構成されていてもよい。また、ＦＥＴの
素子構成によっては、ソース電極とドレイン電極の位置
が反対になることもある。
るが、実際には１個でも良いし、或いは、もっと多くの
ＦＥＴによって構成されていてもよい。また、ＦＥＴの
素子構成によっては、ソース電極とドレイン電極の位置
が反対になることもある。
【００１６】先ず、ｎ+ シリコン基板１０上に任意好適
な方法を用いてＧａＡｓ層１２を形成し、このＧａＡｓ
層１２中に任意好適な方法を用いてｎ+ 層１４及びチャ
ネル領域１５を形成する。更に、ｎ+ 層１４上にドレイ
ン電極２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ及びソ
ース電極１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅを形
成し、チャネル領域１５上にゲート電極１８ａ、１８
ｂ、１８ｃ、１８ｄ、１８ｅを形成する。尚、ＦＥＴ２
４を点線で囲んである。また、基板１０の裏面には、シ
リコン基板の他方の面側に設けられた電極２２（以下、
裏面電極と称する。）を形成する。
な方法を用いてＧａＡｓ層１２を形成し、このＧａＡｓ
層１２中に任意好適な方法を用いてｎ+ 層１４及びチャ
ネル領域１５を形成する。更に、ｎ+ 層１４上にドレイ
ン電極２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ及びソ
ース電極１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅを形
成し、チャネル領域１５上にゲート電極１８ａ、１８
ｂ、１８ｃ、１８ｄ、１８ｅを形成する。尚、ＦＥＴ２
４を点線で囲んである。また、基板１０の裏面には、シ
リコン基板の他方の面側に設けられた電極２２（以下、
裏面電極と称する。）を形成する。
【００１７】次に、図１を参照してＭＥＳＦＥＴの駆動
方法につき説明する。
方法につき説明する。
【００１８】ＦＥＴを構成している複数のドレイン電極
２０ａ〜２０ｅには、それぞれ異なるドレイン電圧（Ｖ
D ）を印加する。例えば、ＶD １＝＋１Ｖ、ＶD ２＝＋
３Ｖ、ＶD ３＝＋２Ｖ、ＶD ４＝＋５Ｖ及びＶD ５＝＋
３Ｖの電圧を印加する。このとき、仮に、ソース電極１
６ａ〜１６ｅがドレイン電極に変わった場合、ソース電
極側にそれぞれの電圧を印加することはいうまでもな
い。一方、裏面電極２２には、ＦＥＴのドレイン電圧Ｖ
D の中で一番高い電圧（最大電圧）を印加する。
２０ａ〜２０ｅには、それぞれ異なるドレイン電圧（Ｖ
D ）を印加する。例えば、ＶD １＝＋１Ｖ、ＶD ２＝＋
３Ｖ、ＶD ３＝＋２Ｖ、ＶD ４＝＋５Ｖ及びＶD ５＝＋
３Ｖの電圧を印加する。このとき、仮に、ソース電極１
６ａ〜１６ｅがドレイン電極に変わった場合、ソース電
極側にそれぞれの電圧を印加することはいうまでもな
い。一方、裏面電極２２には、ＦＥＴのドレイン電圧Ｖ
D の中で一番高い電圧（最大電圧）を印加する。
【００１９】次に、既に説明した図２を参照して裏面電
極のバイアス電圧を変えたとき、ゲート電圧ＶG をパラ
メータにとりドレイン電流の変化につき説明する。
極のバイアス電圧を変えたとき、ゲート電圧ＶG をパラ
メータにとりドレイン電流の変化につき説明する。
【００２０】図２から理解できるように、ドレイン電流
（ＩD ）は、０Ｖ（Ａ−Ａ線）よりもやや高い電圧から
マイナス電圧側に下げていくと、急激に減少する。基板
電圧が０Ｖ（Ａ−Ａ線）の時点では、まだドレイン電流
は安定しておらず、しかし、基板電圧をこの実施例のよ
うにＶSUB ＝約５Ｖ（Ｂ−Ｂ線）にすると、各ゲート電
圧（ＶG ）を変化させてもドレイン電流は従来のＶSUB
＝０Ｖに比べて安定する。すなわち、基板電圧を０Ｖか
らプラス電圧側に順次上げてゆくと、ドレイン電流ＩD
は基板電圧ＶSUB ＝約４Ｖの当たりから安定領域に入
る。従って、基板電圧が４Ｖ以上になるとバックゲート
効果の影響を抑制することができる。
（ＩD ）は、０Ｖ（Ａ−Ａ線）よりもやや高い電圧から
マイナス電圧側に下げていくと、急激に減少する。基板
電圧が０Ｖ（Ａ−Ａ線）の時点では、まだドレイン電流
は安定しておらず、しかし、基板電圧をこの実施例のよ
うにＶSUB ＝約５Ｖ（Ｂ−Ｂ線）にすると、各ゲート電
圧（ＶG ）を変化させてもドレイン電流は従来のＶSUB
＝０Ｖに比べて安定する。すなわち、基板電圧を０Ｖか
らプラス電圧側に順次上げてゆくと、ドレイン電流ＩD
は基板電圧ＶSUB ＝約４Ｖの当たりから安定領域に入
る。従って、基板電圧が４Ｖ以上になるとバックゲート
効果の影響を抑制することができる。
【００２１】また、ＦＥＴに印加されている各ドレイン
電圧のうちの最大値に基板電圧を一致させるようにして
いる。このため、基板電圧をいたずらに上げることによ
って基板１０からＭＥＳＦＥＴ側へ流れるリーク電流を
増加させることはない。
電圧のうちの最大値に基板電圧を一致させるようにして
いる。このため、基板電圧をいたずらに上げることによ
って基板１０からＭＥＳＦＥＴ側へ流れるリーク電流を
増加させることはない。
【００２２】上述した結果から理解できるように、基板
電圧（ＶSUB ）をドレイン電圧（ＶD ）の最大電圧に合
わせることによって、基板１０からのリーク電流を抑え
ながらバックゲート効果を抑制できる。
電圧（ＶSUB ）をドレイン電圧（ＶD ）の最大電圧に合
わせることによって、基板１０からのリーク電流を抑え
ながらバックゲート効果を抑制できる。
【００２３】上述したこの発明の実施例では、半導体装
置の一例として、ＭＥＳＦＥＴにつき説明したが、何ら
これに限定されるものではなく、例えばジャンクション
電界トランジスタ（ＪＦＥＴ）、ＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ、Ｍ
ＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）ＦＥＴ或いはＨＥＭＴ（Ｈｉｇｈ Ｅ
ｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔ
ｅｒ）のいずれであっても良い。
置の一例として、ＭＥＳＦＥＴにつき説明したが、何ら
これに限定されるものではなく、例えばジャンクション
電界トランジスタ（ＪＦＥＴ）、ＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ、Ｍ
ＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）ＦＥＴ或いはＨＥＭＴ（Ｈｉｇｈ Ｅ
ｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔ
ｅｒ）のいずれであっても良い。
【００２４】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体装置の駆動方法によれば、シリコン基板
の他面に設けられた電極に、電界効果トランジスタ（Ｆ
ＥＴ）のドレイン電極にそれぞれ印加される固定電圧の
うちの最大電圧と同一の電圧を印加する。このため、Ｆ
ＥＴに流れるドレイン電流は安定し、バックゲート効果
による変動を抑制することができる。また、ＦＥＴのド
レイン電極に印加される電圧の内の最大電圧と基板の他
面に設けられている電極に印加される電圧とを合わせて
あるため、基板からＦＥＴに流れるリーク電流をいたず
らに増加させる心配がなくなる。このため、半導体装置
を正常動作させることができる。
の発明の半導体装置の駆動方法によれば、シリコン基板
の他面に設けられた電極に、電界効果トランジスタ（Ｆ
ＥＴ）のドレイン電極にそれぞれ印加される固定電圧の
うちの最大電圧と同一の電圧を印加する。このため、Ｆ
ＥＴに流れるドレイン電流は安定し、バックゲート効果
による変動を抑制することができる。また、ＦＥＴのド
レイン電極に印加される電圧の内の最大電圧と基板の他
面に設けられている電極に印加される電圧とを合わせて
あるため、基板からＦＥＴに流れるリーク電流をいたず
らに増加させる心配がなくなる。このため、半導体装置
を正常動作させることができる。
【図１】この発明の実施例に供する半導体装置の要部断
面図である。
面図である。
【図２】この発明の実施例の説明に供する図であり、ゲ
ート電圧ＶG をパラメータとした場合の裏面電極電圧と
ドレイン電流との関係を示した図である。
ート電圧ＶG をパラメータとした場合の裏面電極電圧と
ドレイン電流との関係を示した図である。
【図３】従来のＭＥＳＦＥＴ構造を説明するために供す
る断面図である。
る断面図である。
１０：ｎ+ シリコン基板 １２：ＧａＡｓ層 １４：ｎ+ 層 １５：チャネル領域 １６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ：ソース電極 １８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ：ゲート電極 ２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ：ドレイン電
極 ２２：裏面電極 ２４：電界効果トランジスタ（ＦＥＴ）
極 ２２：裏面電極 ２４：電界効果トランジスタ（ＦＥＴ）
Claims (1)
- 【請求項１】 シリコン基板と、該シリコン基板上に堆
積されたＧａＡｓ層と、該ＧａＡｓ層の一方の面側に集
積された個別素子群であって少なくとも１つの電界効果
トランジスタを含む個別素子群と、前記シリコン基板の
他方の面側に設けられた電極とを具える半導体装置を駆
動するに当たり、 前記シリコン基板の他方の面側に設けられた電極に、前
記電界効果トランジスタのドレイン電極にそれぞれ印加
される固定電圧のうちの最大電圧と同じ電圧を印加する
ことを特徴とする半導体装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13714893A JPH06349858A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13714893A JPH06349858A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349858A true JPH06349858A (ja) | 1994-12-22 |
Family
ID=15191944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13714893A Withdrawn JPH06349858A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312822A (ja) * | 1998-04-28 | 1999-11-09 | Seiko Instruments Inc | イメージセンサー |
| US6982441B2 (en) | 2001-01-10 | 2006-01-03 | Fujitsu Quantum Devices Limited | Semiconductor device with a super lattice buffer |
-
1993
- 1993-06-08 JP JP13714893A patent/JPH06349858A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312822A (ja) * | 1998-04-28 | 1999-11-09 | Seiko Instruments Inc | イメージセンサー |
| US6982441B2 (en) | 2001-01-10 | 2006-01-03 | Fujitsu Quantum Devices Limited | Semiconductor device with a super lattice buffer |
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