JP2002169181A - 液晶表示装置 - Google Patents
液晶表示装置Info
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Abstract
(57)【要約】
【課題】 動画表示時における駆動電圧を低くすること
ができ、消費電力の低減が可能な液晶表示装置を提供す
る。 【解決手段】 水平方向に設けられた複数の走査線１３
と垂直方向に設けられた複数の信号線１４との交差部に
対応して設けられ、画素電極３４と対向電極３５とに挟
まれる液晶層３３から成る複数の画素部を有する液晶表
示装置であって、画素部は、第１端が画素電極に接続さ
れる強誘電体容量３２と、第１端が信号線に接続され、
第２端が強誘電体容量の第２端に接続され、走査線から
の走査信号によって制御される第１のスイッチング素子
３１と、強誘電体容量に並列接続された第２のスイッチ
ング素子３６とを具備する。
ができ、消費電力の低減が可能な液晶表示装置を提供す
る。 【解決手段】 水平方向に設けられた複数の走査線１３
と垂直方向に設けられた複数の信号線１４との交差部に
対応して設けられ、画素電極３４と対向電極３５とに挟
まれる液晶層３３から成る複数の画素部を有する液晶表
示装置であって、画素部は、第１端が画素電極に接続さ
れる強誘電体容量３２と、第１端が信号線に接続され、
第２端が強誘電体容量の第２端に接続され、走査線から
の走査信号によって制御される第１のスイッチング素子
３１と、強誘電体容量に並列接続された第２のスイッチ
ング素子３６とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置、特
にアクティブマトリクス型の液晶表示装置に関する。
にアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ）は、大型、薄
型、軽量、高精細でかつ消費電力も少ないため、大型壁
掛けテレビ、ノートブック型パソコン、携帯電話などに
広く用いられており、今後もさらに需要が高まると予想
される。このような状況の中で、特に携帯情報機器用途
においては、長時間の電池駆動が必須となり、より消費
電力の少ない液晶表示装置が望まれている。
型、軽量、高精細でかつ消費電力も少ないため、大型壁
掛けテレビ、ノートブック型パソコン、携帯電話などに
広く用いられており、今後もさらに需要が高まると予想
される。このような状況の中で、特に携帯情報機器用途
においては、長時間の電池駆動が必須となり、より消費
電力の少ない液晶表示装置が望まれている。
【０００３】図１７は、薄膜トランジスタ（ＴＦＴ）を
用いた従来のアクティブマトリクス型液晶表示装置の構
成例を示した図である。表示領域５１１内には、複数の
走査線５１３と複数の信号線５１４との各交差部に対応
して単位画素５１２がマトリクス状に配列されており、
走査線（ゲート線）５１３は走査線駆動回路５１５に、
信号線５１４は信号線駆動回路５１６に接続されてい
る。走査線駆動回路５１５からは６０Ｈｚの周波数で走
査線５１３に走査信号（ゲート信号）が与えられ、選択
された走査線５１３に接続された薄膜トランジスタを介
して信号線５１４から与えられた画素信号（表示信号）
が液晶層に印加される。液晶は直流電圧をかけつづける
と画像の焼き付きが起こるため、通常は画像信号には交
流が用いられる。
用いた従来のアクティブマトリクス型液晶表示装置の構
成例を示した図である。表示領域５１１内には、複数の
走査線５１３と複数の信号線５１４との各交差部に対応
して単位画素５１２がマトリクス状に配列されており、
走査線（ゲート線）５１３は走査線駆動回路５１５に、
信号線５１４は信号線駆動回路５１６に接続されてい
る。走査線駆動回路５１５からは６０Ｈｚの周波数で走
査線５１３に走査信号（ゲート信号）が与えられ、選択
された走査線５１３に接続された薄膜トランジスタを介
して信号線５１４から与えられた画素信号（表示信号）
が液晶層に印加される。液晶は直流電圧をかけつづける
と画像の焼き付きが起こるため、通常は画像信号には交
流が用いられる。
【０００４】図１８は、図１７に示した単位画素５１２
の等価回路について示した図である。走査線５１３と信
号線５１４との交差部に薄膜トランジスタ５３１が接続
されており、画素電極５３３と対向電極５３４とに挟ま
れた液晶層５３２に対して並列に補助容量５３５が接続
されている。
の等価回路について示した図である。走査線５１３と信
号線５１４との交差部に薄膜トランジスタ５３１が接続
されており、画素電極５３３と対向電極５３４とに挟ま
れた液晶層５３２に対して並列に補助容量５３５が接続
されている。
【０００５】ここで、液晶表示装置の信号線駆動回路に
よる消費電力Ｐについて考えると、信号線負荷容量を
Ｃ、ゲート線数をｎ、信号をリフレッシュする周波数
（リフレッシュ周波数）をｆref 、画像信号電圧をＶと
すると、 Ｐ＝Ｃｎｆref Ｖ2 （１） と表される。
よる消費電力Ｐについて考えると、信号線負荷容量を
Ｃ、ゲート線数をｎ、信号をリフレッシュする周波数
（リフレッシュ周波数）をｆref 、画像信号電圧をＶと
すると、 Ｐ＝Ｃｎｆref Ｖ2 （１） と表される。
【０００６】消費電力を低減するには、（１）式より、
信号線負荷容量Ｃ、ゲート線数ｎ、リフレッシュ周波数
ｆref 、画像信号電圧Ｖのいずれかを下げる必要があ
る。このうち、Ｃは信号線と対向電極の間の容量などか
らなり、ｎは表示の精細度を表している。したがって、
コントラストや精細度などの表示品位を下げずに、これ
らの値を大幅に下げることは難しい。また、画像信号電
圧Ｖは、液晶材料を用いて階調表示をするために一定値
以上が必要であり、これを低減することはコントラスト
の低下につながる。
信号線負荷容量Ｃ、ゲート線数ｎ、リフレッシュ周波数
ｆref 、画像信号電圧Ｖのいずれかを下げる必要があ
る。このうち、Ｃは信号線と対向電極の間の容量などか
らなり、ｎは表示の精細度を表している。したがって、
コントラストや精細度などの表示品位を下げずに、これ
らの値を大幅に下げることは難しい。また、画像信号電
圧Ｖは、液晶材料を用いて階調表示をするために一定値
以上が必要であり、これを低減することはコントラスト
の低下につながる。
【０００７】これに対し、リフレッシュ周波数ｆref
は、必要な画像信号を表示できる限り、フレーム周波数
ｆfr よりも小さくすることが可能である。通常、リフ
レッシュ周波数ｆref はフレーム周波数ｆfrに等しく、
動画の場合にリフレッシュ周波数ｆref を小さくするこ
とは応答性の低下につながるが、複数フレームにわたっ
て画像信号が同じになるような静止画の場合には、リフ
レッシュ周波数を下げることにより低消費電力化が可能
である。しかし、これを実現するためには、画像信号を
長時間保持する機構、すなわちメモリ性が必要となる。
は、必要な画像信号を表示できる限り、フレーム周波数
ｆfr よりも小さくすることが可能である。通常、リフ
レッシュ周波数ｆref はフレーム周波数ｆfrに等しく、
動画の場合にリフレッシュ周波数ｆref を小さくするこ
とは応答性の低下につながるが、複数フレームにわたっ
て画像信号が同じになるような静止画の場合には、リフ
レッシュ周波数を下げることにより低消費電力化が可能
である。しかし、これを実現するためには、画像信号を
長時間保持する機構、すなわちメモリ性が必要となる。
【０００８】メモリ性を持った液晶表示装置としては、
強誘電性液晶、コレステリック型液晶などのメモリ性を
有する液晶材料を用いたタイプ、各画素内にメモリ性を
付与するための回路を設けるタイプがよく知られてい
る。しかし、前者については、多階調表示が難しいとい
った問題や、衝撃などに対する強度が弱いといった問題
がある。また、後者については、画素構造の微細化が難
しく、高精細化に不利であるという問題がある。
強誘電性液晶、コレステリック型液晶などのメモリ性を
有する液晶材料を用いたタイプ、各画素内にメモリ性を
付与するための回路を設けるタイプがよく知られてい
る。しかし、前者については、多階調表示が難しいとい
った問題や、衝撃などに対する強度が弱いといった問題
がある。また、後者については、画素構造の微細化が難
しく、高精細化に不利であるという問題がある。
【０００９】上述したような問題を解決する液晶表示装
置として、図１９に示すように、各画素に強誘電体薄膜
層を用いた強誘電体キャパシタ５３６を形成し、強誘電
体のメモリ性を利用して表示を行う方式が提案されてい
る。この方式は、強誘電体自体のメモリ性を用いるた
め、液晶材料の制約がなく、従来から広く用いられてい
るツイストネマチック（ＴＮ）液晶などを用いることが
できる。そのため、多階調表示が可能となり、かつ、複
雑な回路構造を有していないため高精細化にも対応可能
である。しかしながら、この方式では、画素構造が強誘
電体と液晶の直列容量構造になっているため、画素に与
える画像信号電圧の大きさが従来よりも大きくなってし
まうという問題がある。以下、この問題点について説明
する。
置として、図１９に示すように、各画素に強誘電体薄膜
層を用いた強誘電体キャパシタ５３６を形成し、強誘電
体のメモリ性を利用して表示を行う方式が提案されてい
る。この方式は、強誘電体自体のメモリ性を用いるた
め、液晶材料の制約がなく、従来から広く用いられてい
るツイストネマチック（ＴＮ）液晶などを用いることが
できる。そのため、多階調表示が可能となり、かつ、複
雑な回路構造を有していないため高精細化にも対応可能
である。しかしながら、この方式では、画素構造が強誘
電体と液晶の直列容量構造になっているため、画素に与
える画像信号電圧の大きさが従来よりも大きくなってし
まうという問題がある。以下、この問題点について説明
する。
【００１０】図２０は、図１９に示すような構成を有す
る液晶表示装置について、その画像信号波形（図２０
（ａ））及び走査信号波形（図２０（ｂ））を示したも
のである。駆動は以下のシーケンスで行われる。まず、
リセット期間Ｔr において、全ての走査線に信号を与え
て全ての薄膜トランジスタをオン状態にし、各信号線か
ら強誘電体の分極をリセットする信号Ｖr を印加する
（リセット）。次に、書き込み期間Ｔw において、線順
次走査を行いながら各画素に画像信号Ｖw を書き込む
（書き込み）。最後に、保持期間Ｔh において、リセッ
ト時と同様に全ての走査線に信号を与え、薄膜トランジ
スタをオンさせた状態で、表示状態を保持するための保
持信号電圧Ｖh を印加する（保持）。
る液晶表示装置について、その画像信号波形（図２０
（ａ））及び走査信号波形（図２０（ｂ））を示したも
のである。駆動は以下のシーケンスで行われる。まず、
リセット期間Ｔr において、全ての走査線に信号を与え
て全ての薄膜トランジスタをオン状態にし、各信号線か
ら強誘電体の分極をリセットする信号Ｖr を印加する
（リセット）。次に、書き込み期間Ｔw において、線順
次走査を行いながら各画素に画像信号Ｖw を書き込む
（書き込み）。最後に、保持期間Ｔh において、リセッ
ト時と同様に全ての走査線に信号を与え、薄膜トランジ
スタをオンさせた状態で、表示状態を保持するための保
持信号電圧Ｖh を印加する（保持）。
【００１１】リフレッシュ周波数ｆref は、リセット期
間Ｔr 、書き込み期間Ｔw 及び保持期間Ｔh により、 ｆref ＝１／（Ｔr ＋Ｔw ＋Ｔh ） （２） となる。
間Ｔr 、書き込み期間Ｔw 及び保持期間Ｔh により、 ｆref ＝１／（Ｔr ＋Ｔw ＋Ｔh ） （２） となる。
【００１２】ここで、強誘電体層の分圧Ｖf 及び液晶層
の分圧Ｖlcを計算する。画素信号電圧をＶsig とし、液
晶層の電荷をＱlc、強誘電体層の電荷をＱf 、強誘電体
のヒステリシス特性関数をＦ（Ｖf ）とすると、 Ｖf ＋Ｖlc＝Ｖsig （３） Ｑf ＝Ｆ（Ｖf ） （４） Ｑlc＝Ｃlc・Ｖlc＝−Ｃlc（Ｖf −Ｖsig ） （５） となる。また、 Ｑf ＝Ｑlc （６） という関係が成り立つ。
の分圧Ｖlcを計算する。画素信号電圧をＶsig とし、液
晶層の電荷をＱlc、強誘電体層の電荷をＱf 、強誘電体
のヒステリシス特性関数をＦ（Ｖf ）とすると、 Ｖf ＋Ｖlc＝Ｖsig （３） Ｑf ＝Ｆ（Ｖf ） （４） Ｑlc＝Ｃlc・Ｖlc＝−Ｃlc（Ｖf −Ｖsig ） （５） となる。また、 Ｑf ＝Ｑlc （６） という関係が成り立つ。
【００１３】上記の連立方程式を解けば、液晶層及び強
誘電体層それぞれの分圧が求められる。また、これは強
誘電体の分圧Ｖf を横軸に、電荷Ｑf を縦軸に取った座
標系で、式（４）及び（５）をそれぞれ描き、それらの
交点を求めることで、図式的に解くことも可能である。
以下、式（５）を負荷直線と呼ぶことにする。
誘電体層それぞれの分圧が求められる。また、これは強
誘電体の分圧Ｖf を横軸に、電荷Ｑf を縦軸に取った座
標系で、式（４）及び（５）をそれぞれ描き、それらの
交点を求めることで、図式的に解くことも可能である。
以下、式（５）を負荷直線と呼ぶことにする。
【００１４】図２１は、強誘電体のヒステリシス特性
と、リセット、書き込み及び保持の３つの状態における
負荷直線を示したものである。上記の式を考慮すると、
リセット時の画像信号電圧Ｖsig ＝Ｖr 、書き込み時の
画像信号電圧Ｖsig ＝Ｖw 、書き込み時の強誘電体電圧
（強誘電体層に印加される電圧）Ｖfw、保持時の液晶出
力電圧（液晶層に印加される電圧）Ｖlc＝Ｖout が、そ
れぞれ図上で示された量として求められることがわか
る。
と、リセット、書き込み及び保持の３つの状態における
負荷直線を示したものである。上記の式を考慮すると、
リセット時の画像信号電圧Ｖsig ＝Ｖr 、書き込み時の
画像信号電圧Ｖsig ＝Ｖw 、書き込み時の強誘電体電圧
（強誘電体層に印加される電圧）Ｖfw、保持時の液晶出
力電圧（液晶層に印加される電圧）Ｖlc＝Ｖout が、そ
れぞれ図上で示された量として求められることがわか
る。
【００１５】図２１を見ると、リセット時の電圧Ｖr 、
書き込み時の電圧Ｖw 及び液晶出力電圧Ｖout が、それ
ぞれ液晶容量Ｃlcによって大きく影響されることがわか
る。例えば、液晶容量Ｃlcを大きくすれば、負荷容量の
傾きの絶対値は増すため、電圧Ｖr 及びＶw は小さくな
るが、同時に保持時の液晶出力電圧Ｖout は小さくなっ
てしまう。逆に、液晶容量Ｃlcを小さくすれば、保持時
の液晶出力電圧Ｖoutは大きくなるが、電圧Ｖr 及びＶw
が大きくなってしまう。
書き込み時の電圧Ｖw 及び液晶出力電圧Ｖout が、それ
ぞれ液晶容量Ｃlcによって大きく影響されることがわか
る。例えば、液晶容量Ｃlcを大きくすれば、負荷容量の
傾きの絶対値は増すため、電圧Ｖr 及びＶw は小さくな
るが、同時に保持時の液晶出力電圧Ｖout は小さくなっ
てしまう。逆に、液晶容量Ｃlcを小さくすれば、保持時
の液晶出力電圧Ｖoutは大きくなるが、電圧Ｖr 及びＶw
が大きくなってしまう。
【００１６】次に、式を用いて、書き込み時に必要な信
号電圧を見積もる。図２２に示すように、強誘電体のヒ
ステリシス特性関数Ｆ（Ｖf ）を平行四辺形モデルと仮
定する。Ｖc は強誘電体の分極反転の閾電圧であり、抗
電圧と呼ぶことにする。
号電圧を見積もる。図２２に示すように、強誘電体のヒ
ステリシス特性関数Ｆ（Ｖf ）を平行四辺形モデルと仮
定する。Ｖc は強誘電体の分極反転の閾電圧であり、抗
電圧と呼ぶことにする。
【００１７】図２２中の直線ａは、 Ｑf ＝Ｆ(Ｖf)＝ＣfＶf＋Ｑr （７） と表される。また、負荷曲線ｂは（５）式で表されるの
で、（３）、（５）、（６）及び（７）式より、信号電
圧Ｖsig と液晶電圧Ｖlcは、 Ｖsig ＝((Ｃf＋Ｃlc)Ｖf＋Ｑr)／Ｃlc （８） Ｖlc ＝(ＣfＶsig＋Ｑr)／(Ｃf＋Ｃlc) （９） と表される。
で、（３）、（５）、（６）及び（７）式より、信号電
圧Ｖsig と液晶電圧Ｖlcは、 Ｖsig ＝((Ｃf＋Ｃlc)Ｖf＋Ｑr)／Ｃlc （８） Ｖlc ＝(ＣfＶsig＋Ｑr)／(Ｃf＋Ｃlc) （９） と表される。
【００１８】分極反転に必要な信号電圧Ｖsig は、強誘
電体電圧Ｖf がＶc に等しい時と考えられる。これを考
慮すると、書き込み時の信号電圧Ｖw は、 Ｖw ＝((Ｃf＋Ｃlc)Ｖc＋Ｑr)／Ｃlc （１０） となる。また、保持時のバイアス電圧を抗電圧Ｖc に等
しいとすると、保持時の液晶出力電圧Ｖout は（９）式
より、 Ｖout ＝(ＣfＶc＋Ｑr)／(Ｃf＋Ｃlc) （１１） となる。（１０）及び（１１）式よりＱr を消去する
と、 Ｖw ＝((Ｃf＋Ｃlc)(Ｖc＋Ｖout)−ＣfＶc)／Ｃlc （１２） となる。
電体電圧Ｖf がＶc に等しい時と考えられる。これを考
慮すると、書き込み時の信号電圧Ｖw は、 Ｖw ＝((Ｃf＋Ｃlc)Ｖc＋Ｑr)／Ｃlc （１０） となる。また、保持時のバイアス電圧を抗電圧Ｖc に等
しいとすると、保持時の液晶出力電圧Ｖout は（９）式
より、 Ｖout ＝(ＣfＶc＋Ｑr)／(Ｃf＋Ｃlc) （１１） となる。（１０）及び（１１）式よりＱr を消去する
と、 Ｖw ＝((Ｃf＋Ｃlc)(Ｖc＋Ｖout)−ＣfＶc)／Ｃlc （１２） となる。
【００１９】ここで、書き込み時の信号電圧Ｖw をバイ
アス電圧を基準として定義し直し、これを入力電圧ΔＶ
w とすると、 ΔＶw ＝Ｖw−Ｖc＝((Ｃf＋Ｃlc)／Ｃlc)Ｖout （１３） となる。
アス電圧を基準として定義し直し、これを入力電圧ΔＶ
w とすると、 ΔＶw ＝Ｖw−Ｖc＝((Ｃf＋Ｃlc)／Ｃlc)Ｖout （１３） となる。
【００２０】結果として、液晶を駆動するために必要な
電圧を得るためには、（１３）式で表される大きな画像
信号電圧が必要となる。静止画の場合は、画像信号電圧
が大きくなったことの寄与分よりもリフレッシュ周波数
を下げたことの寄与分の方が大きければ、消費電力が下
がることが（１）式からわかる。一方で、動画の場合に
は、表示品位を下げることなくリフレッシュ周波数を下
げることが難しいため、画像信号電圧が大きくなる分、
かえって消費電力が増加してしまう。
電圧を得るためには、（１３）式で表される大きな画像
信号電圧が必要となる。静止画の場合は、画像信号電圧
が大きくなったことの寄与分よりもリフレッシュ周波数
を下げたことの寄与分の方が大きければ、消費電力が下
がることが（１）式からわかる。一方で、動画の場合に
は、表示品位を下げることなくリフレッシュ周波数を下
げることが難しいため、画像信号電圧が大きくなる分、
かえって消費電力が増加してしまう。
【００２１】
【発明が解決しようとする課題】このように、強誘電体
のメモリ性を利用した液晶表示装置では、画像信号電圧
Ｖsig を液晶層に印加される液晶出力電圧Ｖout よりも
大きくする必要があるため、リフレッシュ周波数を下げ
ることのできない動画表示の場合には消費電力が増加し
てしまうという問題があった。
のメモリ性を利用した液晶表示装置では、画像信号電圧
Ｖsig を液晶層に印加される液晶出力電圧Ｖout よりも
大きくする必要があるため、リフレッシュ周波数を下げ
ることのできない動画表示の場合には消費電力が増加し
てしまうという問題があった。
【００２２】本発明は上記従来の課題を解決するために
なされたものであり、動画表示時における駆動電圧を低
くすることができ、消費電力の低減が可能な液晶表示装
置を提供することを目的とする。
なされたものであり、動画表示時における駆動電圧を低
くすることができ、消費電力の低減が可能な液晶表示装
置を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明に係る液晶表示装
置は、水平方向に設けられた複数の走査線と垂直方向に
設けられた複数の信号線との交差部に対応して設けら
れ、画素電極と対向電極とに挟まれる液晶層から成る複
数の画素部を有する液晶表示装置であって、前記画素部
は、第１端が前記画素電極に接続される強誘電体容量
と、第１端が前記信号線に接続され、第２端が前記強誘
電体容量の第２端に接続され、前記走査線からの走査信
号によって制御される第１のスイッチング素子と、前記
強誘電体容量に並列接続された第２のスイッチング素子
と、を具備することを特徴とする。
置は、水平方向に設けられた複数の走査線と垂直方向に
設けられた複数の信号線との交差部に対応して設けら
れ、画素電極と対向電極とに挟まれる液晶層から成る複
数の画素部を有する液晶表示装置であって、前記画素部
は、第１端が前記画素電極に接続される強誘電体容量
と、第１端が前記信号線に接続され、第２端が前記強誘
電体容量の第２端に接続され、前記走査線からの走査信
号によって制御される第１のスイッチング素子と、前記
強誘電体容量に並列接続された第２のスイッチング素子
と、を具備することを特徴とする。
【００２４】本発明によれば、強誘電体容量に対して第
２のスイッチング素子が並列接続されているため、第２
のスイッチング素子を非導通状態（オフ状態）にした場
合には、液晶部に対して強誘電体容量の容量成分が等価
的に直列接続された状態となり、第２のスイッチング素
子を導通状態（オン状態）にした場合には、第２のスイ
ッチング素子によって強誘電体容量が等価的に短絡され
た状態となる。したがって、静止画表示のときには第２
のスイッチング素子をオフ状態にする一方、動画表示の
ときには第２のスイッチング素子をオン状態にすること
で、動画表示の際に画像信号電圧の大部分を液晶層に印
加することが可能であり、動画表示の際の駆動電圧を低
くすることができ、消費電力の低減をはかることが可能
となる。
２のスイッチング素子が並列接続されているため、第２
のスイッチング素子を非導通状態（オフ状態）にした場
合には、液晶部に対して強誘電体容量の容量成分が等価
的に直列接続された状態となり、第２のスイッチング素
子を導通状態（オン状態）にした場合には、第２のスイ
ッチング素子によって強誘電体容量が等価的に短絡され
た状態となる。したがって、静止画表示のときには第２
のスイッチング素子をオフ状態にする一方、動画表示の
ときには第２のスイッチング素子をオン状態にすること
で、動画表示の際に画像信号電圧の大部分を液晶層に印
加することが可能であり、動画表示の際の駆動電圧を低
くすることができ、消費電力の低減をはかることが可能
となる。
【００２５】前記発明において、前記画素部に供給され
る表示信号の連続する表示フレーム間での比較結果に基
づき、該表示信号が連続する表示フレーム間で異なる場
合に前記第２のスイッチング素子をオン状態に制御する
制御部をさらに設けることにより、静止画表示と動画表
示とが容易に判別され、第２のスイッチング素子の的確
な制御を自動的に行うことが可能となる。
る表示信号の連続する表示フレーム間での比較結果に基
づき、該表示信号が連続する表示フレーム間で異なる場
合に前記第２のスイッチング素子をオン状態に制御する
制御部をさらに設けることにより、静止画表示と動画表
示とが容易に判別され、第２のスイッチング素子の的確
な制御を自動的に行うことが可能となる。
【００２６】また、前記発明において、前記制御部は、
同一の走査線に接続された複数の画素部単位で第２のス
イッチング素子のオン・オフを制御可能であり、ある画
素部に供給される表示信号が連続する表示フレーム間で
異なる場合に、該画素部及び該画素部と同一の走査線に
接続された他の画素部が有する第２のスイッチング素子
を選択的にオン状態にすることが好ましい。このように
同一の走査線毎に第２のスイッチング素子を制御するこ
とにより、１画面内において静止画表示と動画表示を走
査線単位で混在させて行うことが可能となる。
同一の走査線に接続された複数の画素部単位で第２のス
イッチング素子のオン・オフを制御可能であり、ある画
素部に供給される表示信号が連続する表示フレーム間で
異なる場合に、該画素部及び該画素部と同一の走査線に
接続された他の画素部が有する第２のスイッチング素子
を選択的にオン状態にすることが好ましい。このように
同一の走査線毎に第２のスイッチング素子を制御するこ
とにより、１画面内において静止画表示と動画表示を走
査線単位で混在させて行うことが可能となる。
【００２７】また、前記発明において、前記画素部に対
し、前記第２のスイッチング素子がオン状態のときには
オフ状態のときよりも振幅の小さな表示信号を供給する
ことで、動画表示の際の画像信号電圧が静止画表示のと
きよりも低くなり、消費電力の低減をはかることが可能
となる。
し、前記第２のスイッチング素子がオン状態のときには
オフ状態のときよりも振幅の小さな表示信号を供給する
ことで、動画表示の際の画像信号電圧が静止画表示のと
きよりも低くなり、消費電力の低減をはかることが可能
となる。
【００２８】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００２９】（実施形態１）まず、本発明の基本的な実
施形態について説明する。図１は、本発明の実施形態に
係るアクティブマトリクス型液晶表示装置の構成例を示
した図である。
施形態について説明する。図１は、本発明の実施形態に
係るアクティブマトリクス型液晶表示装置の構成例を示
した図である。
【００３０】基本的な構成は、図１７に示した従来技術
の構成と同様である。すなわち、表示領域１１内には、
水平方向に設けられた複数の走査線１３と垂直方向に設
けられた複数の信号線１４との各交差部に対応して単位
画素１２がマトリクス状に配列されており、走査線（ゲ
ート線）１３は走査線駆動回路１５に、信号線１４は信
号線駆動回路１６に、それぞれ接続されている。本実施
形態では、各単位画素１２に対してスイッチ線（導通制
御線）１７が接続されており、このスイッチ線１７を介
してスイッチ線駆動回路１８から各単位画素１２に所定
の選択信号が供給されるようになっている。
の構成と同様である。すなわち、表示領域１１内には、
水平方向に設けられた複数の走査線１３と垂直方向に設
けられた複数の信号線１４との各交差部に対応して単位
画素１２がマトリクス状に配列されており、走査線（ゲ
ート線）１３は走査線駆動回路１５に、信号線１４は信
号線駆動回路１６に、それぞれ接続されている。本実施
形態では、各単位画素１２に対してスイッチ線（導通制
御線）１７が接続されており、このスイッチ線１７を介
してスイッチ線駆動回路１８から各単位画素１２に所定
の選択信号が供給されるようになっている。
【００３１】図２は、図１に示した単位画素１２の等価
回路について示した図である。
回路について示した図である。
【００３２】走査線１３と信号線１４との交差部に薄膜
トランジスタ（主トランジスタ）３１が配置されてお
り、薄膜トランジスタ３１のゲート電極は走査線１３
に、薄膜トランジスタ３１のソース電極は信号線１４
に、それぞれ接続されている。薄膜トランジスタ３１の
ドレイン電極には強誘電体薄膜を用いた強誘電体キャパ
シタ３２の一端が接続されており、強誘電体キャパシタ
３２の他端には画素電極３４が接続されている。この画
素電極３４と対向する位置には、液晶層３３を介して対
向電極３５が配置されており、画素電極３４の電位と対
向電極３５の電位との電位差が液晶層３３に印加され
る。
トランジスタ（主トランジスタ）３１が配置されてお
り、薄膜トランジスタ３１のゲート電極は走査線１３
に、薄膜トランジスタ３１のソース電極は信号線１４
に、それぞれ接続されている。薄膜トランジスタ３１の
ドレイン電極には強誘電体薄膜を用いた強誘電体キャパ
シタ３２の一端が接続されており、強誘電体キャパシタ
３２の他端には画素電極３４が接続されている。この画
素電極３４と対向する位置には、液晶層３３を介して対
向電極３５が配置されており、画素電極３４の電位と対
向電極３５の電位との電位差が液晶層３３に印加され
る。
【００３３】また、強誘電体キャパシタ３２に対して並
列に、薄膜トランジスタ（並列トランジスタ）３６が接
続されており、薄膜トランジスタ３６のゲート電極に接
続されたスイッチ線１７によってその導通状態（オン／
オフ）が制御されるようになっている。すなわち、強誘
電体キャパシタ３２及び薄膜トランジスタ３６からなる
並列回路は、薄膜トランジスタ３６が導通状態（オン状
態）のときには実質的に薄膜トランジスタ３６のオン抵
抗成分が支配的となり、薄膜トランジスタ３６が非導通
状態（オフ状態）のときには実質的に強誘電体キャパシ
タ３２の容量成分が支配的になる。
列に、薄膜トランジスタ（並列トランジスタ）３６が接
続されており、薄膜トランジスタ３６のゲート電極に接
続されたスイッチ線１７によってその導通状態（オン／
オフ）が制御されるようになっている。すなわち、強誘
電体キャパシタ３２及び薄膜トランジスタ３６からなる
並列回路は、薄膜トランジスタ３６が導通状態（オン状
態）のときには実質的に薄膜トランジスタ３６のオン抵
抗成分が支配的となり、薄膜トランジスタ３６が非導通
状態（オフ状態）のときには実質的に強誘電体キャパシ
タ３２の容量成分が支配的になる。
【００３４】なお、液晶層３３の液晶材料には任意の液
晶材料を用いることができるが、代表的には、ツイスト
ネマチック（ＴＮ）型液晶、スーパーツイストネマチッ
ク（ＳＴＮ）型液晶、コレステリック型液晶、ゲストホ
スト型液晶、高分子分散型液晶などを用いることができ
る。ネマチック液晶には、例えばフッ素系ネマチック液
晶やシアノ系ネマチック液晶等を用いることができる。
晶材料を用いることができるが、代表的には、ツイスト
ネマチック（ＴＮ）型液晶、スーパーツイストネマチッ
ク（ＳＴＮ）型液晶、コレステリック型液晶、ゲストホ
スト型液晶、高分子分散型液晶などを用いることができ
る。ネマチック液晶には、例えばフッ素系ネマチック液
晶やシアノ系ネマチック液晶等を用いることができる。
【００３５】次に、本実施形態の駆動方法について説明
する。
する。
【００３６】駆動波形は、動画モードと静止画モードと
で異なっている。時間的には、各フレーム時間（Ｔfr＝
１／ｆfr＝１６．７ｍｓ）ごとに、動画モードと静止画
モードのどちらのモードになるかが判断される。また、
空間的には、表示領域全体或いは走査線ごとに動画モー
ドと静止画モードのどちらのモードになるかが判断され
る。動画モードと静止画モードのどちらのモードにする
かは、スイッチ等によって固定するようにしてもよい
し、１フレーム或いは数フレーム分の表示信号をフレー
ムメモリに記憶させ、連続する２以上のフレーム間で画
像信号（表示信号）が等しい場合には静止画と判断し、
動画モードから静止画モードに切り替わるようにしても
よい。これとは逆に、連続する２以上のフレーム間で画
像信号が異なる場合には動画と判断し、静止画モードか
ら動画モードに切り替わるようにしてもよい。
で異なっている。時間的には、各フレーム時間（Ｔfr＝
１／ｆfr＝１６．７ｍｓ）ごとに、動画モードと静止画
モードのどちらのモードになるかが判断される。また、
空間的には、表示領域全体或いは走査線ごとに動画モー
ドと静止画モードのどちらのモードになるかが判断され
る。動画モードと静止画モードのどちらのモードにする
かは、スイッチ等によって固定するようにしてもよい
し、１フレーム或いは数フレーム分の表示信号をフレー
ムメモリに記憶させ、連続する２以上のフレーム間で画
像信号（表示信号）が等しい場合には静止画と判断し、
動画モードから静止画モードに切り替わるようにしても
よい。これとは逆に、連続する２以上のフレーム間で画
像信号が異なる場合には動画と判断し、静止画モードか
ら動画モードに切り替わるようにしてもよい。
【００３７】次に、本実施形態の駆動方法の一例を、図
３及び図４に示したタイミングチャートを参照して説明
する。図３は静止画モードにおけるタイミングチャー
ト、図４は動画モードにおけるタイミングチャートであ
る。図３及び図４に示した各信号波形は、信号線１４を
介して薄膜トランジスタ３１に供給される画像信号Ｖsi
g 、走査線（ゲート線）１３を介して薄膜トランジスタ
３１に供給される走査信号（ゲート信号）Ｖg 、スイッ
チ線１７を介して薄膜トランジスタ３６に供給されるス
イッチ信号Ｖswを、それぞれ示している。
３及び図４に示したタイミングチャートを参照して説明
する。図３は静止画モードにおけるタイミングチャー
ト、図４は動画モードにおけるタイミングチャートであ
る。図３及び図４に示した各信号波形は、信号線１４を
介して薄膜トランジスタ３１に供給される画像信号Ｖsi
g 、走査線（ゲート線）１３を介して薄膜トランジスタ
３１に供給される走査信号（ゲート信号）Ｖg 、スイッ
チ線１７を介して薄膜トランジスタ３６に供給されるス
イッチ信号Ｖswを、それぞれ示している。
【００３８】図３に示すように、静止画モードの場合、
スイッチ信号Ｖswは常にオフ状態であり、画像信号波形
Ｖsig 及びゲート信号波形Ｖg は図１９及び図２０に示
したような従来技術と同様の波形となる。
スイッチ信号Ｖswは常にオフ状態であり、画像信号波形
Ｖsig 及びゲート信号波形Ｖg は図１９及び図２０に示
したような従来技術と同様の波形となる。
【００３９】具体的には、まず、リセット期間Ｔr にお
いて、静止画モードの全ての走査線１３に信号を供給し
て薄膜トランジスタ３１をオン状態にし、強誘電体キャ
パシタ３２の分極をリセットする信号Ｖr を信号線１４
から薄膜トランジスタ３１を介して供給する（リセッ
ト）。次に、書き込み期間Ｔw において、静止画モード
の走査線１３を順次選択し、各単位画素に信号線１４か
ら薄膜トランジスタ３１を介して画像信号Ｖw を順次書
き込む（書き込み）。その後、保持期間Ｔh において、
静止画モードの全ての走査線１３に信号を供給して各薄
膜トランジスタ３１をオン状態にし、各単位画素に信号
線１４から薄膜トランジスタ３１を介して画素状態を保
持するための保持信号電圧Ｖh を供給する（保持）。
いて、静止画モードの全ての走査線１３に信号を供給し
て薄膜トランジスタ３１をオン状態にし、強誘電体キャ
パシタ３２の分極をリセットする信号Ｖr を信号線１４
から薄膜トランジスタ３１を介して供給する（リセッ
ト）。次に、書き込み期間Ｔw において、静止画モード
の走査線１３を順次選択し、各単位画素に信号線１４か
ら薄膜トランジスタ３１を介して画像信号Ｖw を順次書
き込む（書き込み）。その後、保持期間Ｔh において、
静止画モードの全ての走査線１３に信号を供給して各薄
膜トランジスタ３１をオン状態にし、各単位画素に信号
線１４から薄膜トランジスタ３１を介して画素状態を保
持するための保持信号電圧Ｖh を供給する（保持）。
【００４０】ここで、リフレッシュ周波数ｆref は、リ
セット期間Ｔr と書き込み期間Ｔw及び保持期間Ｔh に
より、（２）式から定まる。フレーム周波数はリフレッ
シュ周波数の整数倍である必要があり、またリセット期
間Ｔr と書き込み期間Ｔw の和は１フレーム期間Ｔfr
（１／ｆfr＝１６．７ｍｓ）より短い。したがって、静
止画モードでは、従来の強誘電体薄膜を用いた液晶表示
装置とほぼ同等の消費電力となる。
セット期間Ｔr と書き込み期間Ｔw及び保持期間Ｔh に
より、（２）式から定まる。フレーム周波数はリフレッ
シュ周波数の整数倍である必要があり、またリセット期
間Ｔr と書き込み期間Ｔw の和は１フレーム期間Ｔfr
（１／ｆfr＝１６．７ｍｓ）より短い。したがって、静
止画モードでは、従来の強誘電体薄膜を用いた液晶表示
装置とほぼ同等の消費電力となる。
【００４１】一方、図４に示すように、動画モードの場
合、図１７及び図１８に示したような従来の液晶表示装
置と同様の駆動方法となる。つまり、動画モードでは、
スイッチ信号Ｖswは常にオン状態であり、表示信号Ｖsi
g は１フレーム期間Ｔfrごとに書き換えられる。まず、
静止画モードでリセット期間に相当する時間、ゲート線
は非選択となる。次に、動画モードとなるゲート線を順
次選択し、各画素に画像信号Ｖw'を書き込み。１フレー
ム期間後には再び同一のゲート線が選択され、各画素に
新たな画像信号が書き込まれる。静止画モードではＶou
t の電圧を液晶層に印加するには式（１２）のＶw で表
される電圧を用いる必要があるが、動画モードではＶou
t と等しい電圧Ｖw'（Ｖw'＜Ｖw ）を用いればよい。
合、図１７及び図１８に示したような従来の液晶表示装
置と同様の駆動方法となる。つまり、動画モードでは、
スイッチ信号Ｖswは常にオン状態であり、表示信号Ｖsi
g は１フレーム期間Ｔfrごとに書き換えられる。まず、
静止画モードでリセット期間に相当する時間、ゲート線
は非選択となる。次に、動画モードとなるゲート線を順
次選択し、各画素に画像信号Ｖw'を書き込み。１フレー
ム期間後には再び同一のゲート線が選択され、各画素に
新たな画像信号が書き込まれる。静止画モードではＶou
t の電圧を液晶層に印加するには式（１２）のＶw で表
される電圧を用いる必要があるが、動画モードではＶou
t と等しい電圧Ｖw'（Ｖw'＜Ｖw ）を用いればよい。
【００４２】このように、本実施形態では、動画表示時
には強誘電体薄膜からなる容量に電圧が印加されないた
め入力信号電圧を小さくすることができ、従来の液晶表
示装置よりも低電圧化が可能となり、消費電力の小さい
液晶表示装置を得ることが可能となる。
には強誘電体薄膜からなる容量に電圧が印加されないた
め入力信号電圧を小さくすることができ、従来の液晶表
示装置よりも低電圧化が可能となり、消費電力の小さい
液晶表示装置を得ることが可能となる。
【００４３】（実施形態２）本実施形態は、実施形態１
で示したような構成を有する液晶表示装置のより具体的
な構成に関するものである。図５は本実施形態に係る液
晶表示装置の単位画素領域の構成例を示した平面図であ
り、図６は図５のＡ−Ｂに沿った断面図である。なお、
本実施形態の等価回路は図２に示したものとほぼ同様で
ある。
で示したような構成を有する液晶表示装置のより具体的
な構成に関するものである。図５は本実施形態に係る液
晶表示装置の単位画素領域の構成例を示した平面図であ
り、図６は図５のＡ−Ｂに沿った断面図である。なお、
本実施形態の等価回路は図２に示したものとほぼ同様で
ある。
【００４４】薄膜トランジスタ等が形成される基板（ア
レイ基板）の製造工程は以下の通りである。
レイ基板）の製造工程は以下の通りである。
【００４５】まず、無アルカリガラス基板１０１ａの上
にＣＶＤ法によりＳｉＯx を２００ｎｍ堆積し、アンダ
ーコート層１０２を形成した。次に、スパッタ法により
Ｔｉを１００ｎｍ、続いてＰｔを２００ｎｍ形成した。
続いて、スパッタ法によりチタン酸ジルコン酸鉛（ＰＺ
Ｔ）結晶膜を１ｕｍ形成した。さらに、スパッタ法によ
りＰｔ膜を２００ｎｍ形成した。その後、Ｐｔ膜のエッ
チングを行い、強誘電体キャパシタ上部電極１０５のパ
ターンを形成した。続いて、ＰＺＴ膜のエッチングを行
い、強誘電体薄膜１０４の島パターンを形成した。さら
に、Ｐｔ／Ｔｉ層をエッチングして下地電極パターン１
０３を形成した。このようにして、まず強誘電体キャパ
シタを形成した。なお、強誘電体材料としては、鉛系酸
化物強誘電体やビスマス層状構造酸化物強誘電体などの
無機強誘電体材料の他、有機強誘電体材料なども用いる
ことも可能である。
にＣＶＤ法によりＳｉＯx を２００ｎｍ堆積し、アンダ
ーコート層１０２を形成した。次に、スパッタ法により
Ｔｉを１００ｎｍ、続いてＰｔを２００ｎｍ形成した。
続いて、スパッタ法によりチタン酸ジルコン酸鉛（ＰＺ
Ｔ）結晶膜を１ｕｍ形成した。さらに、スパッタ法によ
りＰｔ膜を２００ｎｍ形成した。その後、Ｐｔ膜のエッ
チングを行い、強誘電体キャパシタ上部電極１０５のパ
ターンを形成した。続いて、ＰＺＴ膜のエッチングを行
い、強誘電体薄膜１０４の島パターンを形成した。さら
に、Ｐｔ／Ｔｉ層をエッチングして下地電極パターン１
０３を形成した。このようにして、まず強誘電体キャパ
シタを形成した。なお、強誘電体材料としては、鉛系酸
化物強誘電体やビスマス層状構造酸化物強誘電体などの
無機強誘電体材料の他、有機強誘電体材料なども用いる
ことも可能である。
【００４６】次に、ＭｏＷ合金膜を３００ｎｍ形成し、
これをパターニングして、主薄膜トランジスタのゲート
電極１０６ａ及びゲート配線、並列薄膜トランジスタの
ゲート電極１０６ｂ及びスイッチ配線を形成した。な
お、ＭｏＷ以外にも、ＭｏＴａ合金、Ａｕ、Ｃｕなどの
高融点金属材料を用いることができる。
これをパターニングして、主薄膜トランジスタのゲート
電極１０６ａ及びゲート配線、並列薄膜トランジスタの
ゲート電極１０６ｂ及びスイッチ配線を形成した。な
お、ＭｏＷ以外にも、ＭｏＴａ合金、Ａｕ、Ｃｕなどの
高融点金属材料を用いることができる。
【００４７】次に、ＳｉＯx 膜３５０ｎｍ及びＳｉＮx
膜５０ｎｍからなるゲート絶縁膜１０７を形成し、さら
にアモルファスＳｉ膜５０ｎｍ及びＳｉＮx ２００ｎｍ
を形成した。これらの各膜はＣＶＤ法を用いて連続形成
した。続いて、ＳｉＮx をパターニングして、チャネル
ストッパー層１０９ａ及び１０９ｂを形成した。さら
に、アモルファスＳｉ層をパターニングして、チャネル
層１０８ａ及び１０８ｂを形成した。
膜５０ｎｍからなるゲート絶縁膜１０７を形成し、さら
にアモルファスＳｉ膜５０ｎｍ及びＳｉＮx ２００ｎｍ
を形成した。これらの各膜はＣＶＤ法を用いて連続形成
した。続いて、ＳｉＮx をパターニングして、チャネル
ストッパー層１０９ａ及び１０９ｂを形成した。さら
に、アモルファスＳｉ層をパターニングして、チャネル
層１０８ａ及び１０８ｂを形成した。
【００４８】次に、Ｍｏ膜１００ｎｍ、Ａｌ膜３００ｎ
ｍを連続形成し、これらをパターニングして、薄膜トラ
ンジスタのソース電極及びドレイン電極１１０ａ、１１
０ｂ、１１０ｃ及び１１０ｄを形成した。
ｍを連続形成し、これらをパターニングして、薄膜トラ
ンジスタのソース電極及びドレイン電極１１０ａ、１１
０ｂ、１１０ｃ及び１１０ｄを形成した。
【００４９】次に、感光性樹脂層１１１を３μｍ形成し
た。このとき、マスク露光を用いて、感光性樹脂層１１
１の表面に凹凸パターン層１１２を形成した。続いて、
エッチングによりこの感光性樹脂層のパターニングを行
い、パッシペーション層とした。その後、Ａｌ膜をスパ
ッタ法で３００ｎｍ形成し、これをパターニングして画
素電極１１３を形成した。さらに、ポリイミド膜を１０
ｎｍ形成し、配向膜１１４ａを形成した。
た。このとき、マスク露光を用いて、感光性樹脂層１１
１の表面に凹凸パターン層１１２を形成した。続いて、
エッチングによりこの感光性樹脂層のパターニングを行
い、パッシペーション層とした。その後、Ａｌ膜をスパ
ッタ法で３００ｎｍ形成し、これをパターニングして画
素電極１１３を形成した。さらに、ポリイミド膜を１０
ｎｍ形成し、配向膜１１４ａを形成した。
【００５０】次に、対向電極等が形成される基板（対向
基板）を以下のようにして作製した。アレイ基板１０１
ａと同様な無アルカリガラス基板１０１ｂ上にクロム膜
を形成し、これをパターニングしてブラックマトリクス
層１１８を形成した。その後、カラーフィルタ層１１７
を形成した。さらに、対向電極１１６となるＩＴＯ膜を
１００ｎｍ形成した。最後に、配向膜１１４ｂとしてポ
リイミド膜を１０ｎｍ形成した。
基板）を以下のようにして作製した。アレイ基板１０１
ａと同様な無アルカリガラス基板１０１ｂ上にクロム膜
を形成し、これをパターニングしてブラックマトリクス
層１１８を形成した。その後、カラーフィルタ層１１７
を形成した。さらに、対向電極１１６となるＩＴＯ膜を
１００ｎｍ形成した。最後に、配向膜１１４ｂとしてポ
リイミド膜を１０ｎｍ形成した。
【００５１】以上のようにして作製されたアレイ基板と
対向基板を対向させ、両基板間にスペーサ１１９を挟ん
で５μｍの均等な間隔になるようにしてシールで張り合
わせ、さらに両基板間に液晶を注入して液晶層１１５と
した。このようにして液晶表示装置のセルが完成した。
対向基板を対向させ、両基板間にスペーサ１１９を挟ん
で５μｍの均等な間隔になるようにしてシールで張り合
わせ、さらに両基板間に液晶を注入して液晶層１１５と
した。このようにして液晶表示装置のセルが完成した。
【００５２】最後に、走査線駆動回路、信号線駆動回路
及びスイッチ線駆動回路を表示領域の周囲に配置し、信
号線、走査線及びスイッチ線に所定の信号を送って表示
動作を実現した。
及びスイッチ線駆動回路を表示領域の周囲に配置し、信
号線、走査線及びスイッチ線に所定の信号を送って表示
動作を実現した。
【００５３】なお、主薄膜トランジスタ及び並列薄膜ト
ランジスタには、チャネル層がアモルファスシリコンか
らなるアモルファスシリコンＴＦＴの他に、チャネル層
が多結晶シリコンからなるポリシリコンＴＦＴを用いて
もよい。ポリシリコンＴＦＴを用いる場合には、アレイ
基板上の表示領域内にＴＦＴを形成する際に、走査線駆
動回路、信号線駆動回路及びスイッチ線駆動回路を表示
領域の周囲に同時に形成することも可能である。
ランジスタには、チャネル層がアモルファスシリコンか
らなるアモルファスシリコンＴＦＴの他に、チャネル層
が多結晶シリコンからなるポリシリコンＴＦＴを用いて
もよい。ポリシリコンＴＦＴを用いる場合には、アレイ
基板上の表示領域内にＴＦＴを形成する際に、走査線駆
動回路、信号線駆動回路及びスイッチ線駆動回路を表示
領域の周囲に同時に形成することも可能である。
【００５４】（実施形態３）図７は本実施形態に係る液
晶表示装置の単位画素領域の構成例を示した平面図であ
り、図８は図７のＡ−Ｂに沿った断面図である。なお、
基本的な等価回路構成は図２に示したものと同様であ
る。
晶表示装置の単位画素領域の構成例を示した平面図であ
り、図８は図７のＡ−Ｂに沿った断面図である。なお、
基本的な等価回路構成は図２に示したものと同様であ
る。
【００５５】本実施形態では、強誘電体キャパシタに並
列接続された薄膜トランジスタとして、金属−強誘電体
−半導体のゲート構造を有する電解移動度トランジスタ
（Metal-Ferroelectric-Semiconductor Field Effect T
ransistor：ＭＦＳ−ＦＥＴ）を用いている。
列接続された薄膜トランジスタとして、金属−強誘電体
−半導体のゲート構造を有する電解移動度トランジスタ
（Metal-Ferroelectric-Semiconductor Field Effect T
ransistor：ＭＦＳ−ＦＥＴ）を用いている。
【００５６】薄膜トランジスタ等が形成される基板（ア
レイ基板）の製造工程は以下の通りである。
レイ基板）の製造工程は以下の通りである。
【００５７】まず、無アルカリガラス基板２０１ａの上
にＣＶＤ法によりＳｉＯx を２００ｎｍ堆積し、アンダ
ーコート層２０２を形成した。次に、スパッタ法により
Ｔｉを１００ｎｍ、続いてＰｔを２００ｎｍ形成した。
続いて、スパッタ法によりチタン酸ジルコン酸鉛（ＰＺ
Ｔ）結晶膜を１ｕｍ形成した。さらに、スパッタ法によ
りＰｔ膜を２００ｎｍ形成した。その後、Ｐｔ膜のエッ
チングを行い、強誘電体キャパシタ上部電極２０５のパ
ターンを形成した。続いて、ＰＺＴ膜のエッチングを行
い、ＭＦＳ−ＦＥＴの強誘電体薄膜部分２０４ａ、強誘
電キャパシタの容量となる強誘電体薄膜２０４ｂの島パ
ターンを形成した。さらにＰｔ／Ｔｉ層をエッチングし
てＭＦＳ−ＦＥＴのゲート電極部分２０３ａ、強誘電体
キャパシタの下地電極パターン２０３ｂを形成した。
にＣＶＤ法によりＳｉＯx を２００ｎｍ堆積し、アンダ
ーコート層２０２を形成した。次に、スパッタ法により
Ｔｉを１００ｎｍ、続いてＰｔを２００ｎｍ形成した。
続いて、スパッタ法によりチタン酸ジルコン酸鉛（ＰＺ
Ｔ）結晶膜を１ｕｍ形成した。さらに、スパッタ法によ
りＰｔ膜を２００ｎｍ形成した。その後、Ｐｔ膜のエッ
チングを行い、強誘電体キャパシタ上部電極２０５のパ
ターンを形成した。続いて、ＰＺＴ膜のエッチングを行
い、ＭＦＳ−ＦＥＴの強誘電体薄膜部分２０４ａ、強誘
電キャパシタの容量となる強誘電体薄膜２０４ｂの島パ
ターンを形成した。さらにＰｔ／Ｔｉ層をエッチングし
てＭＦＳ−ＦＥＴのゲート電極部分２０３ａ、強誘電体
キャパシタの下地電極パターン２０３ｂを形成した。
【００５８】このようにして、まず、強誘電体薄膜キャ
パシタを形成するとともに、ＭＦＳ−ＦＥＴのゲート電
極部分及び強誘電体薄膜部分を形成した。なお、強誘電
体材料としては、鉛系酸化物強誘電体やビスマス層状構
造酸化物強誘電体などの無機強誘電体材料の他、有機強
誘電体材料なども用いることも可能である。
パシタを形成するとともに、ＭＦＳ−ＦＥＴのゲート電
極部分及び強誘電体薄膜部分を形成した。なお、強誘電
体材料としては、鉛系酸化物強誘電体やビスマス層状構
造酸化物強誘電体などの無機強誘電体材料の他、有機強
誘電体材料なども用いることも可能である。
【００５９】次に、ＭｏＷ合金膜を３００ｎｍ形成し、
これをパターニングして、ゲート配線、薄膜トランジス
タのゲート電極２０６ａ、スイッチ配線を形成した。ス
イッチ配線は、ＭＦＳ−ＦＥＴのゲート電極２０３ａと
接続した。なお、ＭｏＷ以外にも、ＭｏＴａ合金、Ａ
ｕ、Ｃｕなどの高融点金属材料を用いることができる。
これをパターニングして、ゲート配線、薄膜トランジス
タのゲート電極２０６ａ、スイッチ配線を形成した。ス
イッチ配線は、ＭＦＳ−ＦＥＴのゲート電極２０３ａと
接続した。なお、ＭｏＷ以外にも、ＭｏＴａ合金、Ａ
ｕ、Ｃｕなどの高融点金属材料を用いることができる。
【００６０】次に、ＳｉＯx 膜３５０ｎｍ及びＳｉＮx
膜５０ｎｍからなるゲート絶縁膜２０７を形成し、さら
にアモルファスＳｉ膜５０ｎｍ及びＳｉＮx ２００ｎｍ
を形成した。これらの各膜はＣＶＤ法を用いて連続形成
した。続いて、ＳｉＮx をパターニングして、チャネル
ストッパー層２０９ａ及び２０９ｂを形成した。さら
に、アモルファスＳｉ層をパターニングして、チャネル
層２０８ａ及び２０８ｂを形成した。
膜５０ｎｍからなるゲート絶縁膜２０７を形成し、さら
にアモルファスＳｉ膜５０ｎｍ及びＳｉＮx ２００ｎｍ
を形成した。これらの各膜はＣＶＤ法を用いて連続形成
した。続いて、ＳｉＮx をパターニングして、チャネル
ストッパー層２０９ａ及び２０９ｂを形成した。さら
に、アモルファスＳｉ層をパターニングして、チャネル
層２０８ａ及び２０８ｂを形成した。
【００６１】次に、Ｍｏ膜１００ｎｍ、Ａｌ膜３００ｎ
ｍを連続形成し、これらをパターニングして、薄膜トラ
ンジスタのソース・ドレイン電極２１０ａ及び２１０
ｂ、並びにＭＦＳ−ＦＥＴのソース・ドレイン電極２１
０ｃ及び２１０ｄを、同時に形成した。
ｍを連続形成し、これらをパターニングして、薄膜トラ
ンジスタのソース・ドレイン電極２１０ａ及び２１０
ｂ、並びにＭＦＳ−ＦＥＴのソース・ドレイン電極２１
０ｃ及び２１０ｄを、同時に形成した。
【００６２】次に、感光性樹脂層２１１を３μｍ形成し
た。このとき、マスク露光を用いて、感光性樹脂層２１
１の表面に凹凸パターン層２１２を形成した。続いて、
エッチングによりこの感光性樹脂層のパターニングを行
い、パッシペーション層とした。その後、Ａｌ膜をスパ
ッタ法で３００ｎｍ形成し、これをパターニングして画
素電極２１３を形成した。さらに、ポリイミド膜を１０
ｎｍ形成し、配向膜２１４ａを形成した。
た。このとき、マスク露光を用いて、感光性樹脂層２１
１の表面に凹凸パターン層２１２を形成した。続いて、
エッチングによりこの感光性樹脂層のパターニングを行
い、パッシペーション層とした。その後、Ａｌ膜をスパ
ッタ法で３００ｎｍ形成し、これをパターニングして画
素電極２１３を形成した。さらに、ポリイミド膜を１０
ｎｍ形成し、配向膜２１４ａを形成した。
【００６３】次に、対向電極等が形成される基板（対向
基板）を以下のようにして作製した。アレイ基板２０１
ａと同様な無アルカリガラス基板２０１ｂ上にクロム膜
を形成し、これをパターニングしてブラックマトリクス
層２１８を形成した。その後、カラーフィルタ層２１７
を形成した。さらに、対向電極２１６となるＩＴＯ膜を
１００ｎｍ形成した。最後に、配向膜２１４ｂとしてポ
リイミド膜を１０ｎｍ形成した。
基板）を以下のようにして作製した。アレイ基板２０１
ａと同様な無アルカリガラス基板２０１ｂ上にクロム膜
を形成し、これをパターニングしてブラックマトリクス
層２１８を形成した。その後、カラーフィルタ層２１７
を形成した。さらに、対向電極２１６となるＩＴＯ膜を
１００ｎｍ形成した。最後に、配向膜２１４ｂとしてポ
リイミド膜を１０ｎｍ形成した。
【００６４】以上のようにして作製されたアレイ基板と
対向基板を対向させ、両基板間にスペーサ２１９を挟ん
で５μｍの均等な間隔になるようにしてシールで張り合
わせ、さらに両基板間に液晶を注入して液晶層２１５と
した。このようにして液晶表示装置のセルが完成した。
対向基板を対向させ、両基板間にスペーサ２１９を挟ん
で５μｍの均等な間隔になるようにしてシールで張り合
わせ、さらに両基板間に液晶を注入して液晶層２１５と
した。このようにして液晶表示装置のセルが完成した。
【００６５】最後に、走査線駆動回路、信号線駆動回路
及びスイッチ線駆動回路を表示領域の周囲に配置した。
及びスイッチ線駆動回路を表示領域の周囲に配置した。
【００６６】次に、本実施形態の駆動方法について、図
１０及び図１１に示したタイミングチャートを参照して
説明する。基本的な動作は第１の実施形態と同様である
が、本実施形態では、スイッチ線を介して並列薄膜トラ
ンジスタに印加される電圧波形Ｖswが第１の実施形態と
は異なっている。
１０及び図１１に示したタイミングチャートを参照して
説明する。基本的な動作は第１の実施形態と同様である
が、本実施形態では、スイッチ線を介して並列薄膜トラ
ンジスタに印加される電圧波形Ｖswが第１の実施形態と
は異なっている。
【００６７】図９に示すように、ＭＦＳ−ＦＥＴのドレ
イン電流Ｉdsのゲート電圧Ｖg に対する特性はメモリ性
を有している。そこで、動画モードから静止画モードに
切り替わる際には、図１０に示すように、スイッチ線に
電圧Ｖswoff のパルスを印加して並列薄膜トランジスタ
をオフ状態にし、強誘電体キャパシタ及び薄膜トランジ
スタからなる並列回路を、実質的に強誘電体キャパシタ
のみが接続された状態にする。また、静止画モードから
動画モードに切り替わる際には、図１１に示すように、
スイッチ線に電圧Ｖswonのパルスを印加して並列薄膜ト
ランジスタをオン状態にし、強誘電体キャパシタ及び薄
膜トランジスタからなる並列回路において、強誘電体キ
ャパシタが実質的にショートされた状態にする。
イン電流Ｉdsのゲート電圧Ｖg に対する特性はメモリ性
を有している。そこで、動画モードから静止画モードに
切り替わる際には、図１０に示すように、スイッチ線に
電圧Ｖswoff のパルスを印加して並列薄膜トランジスタ
をオフ状態にし、強誘電体キャパシタ及び薄膜トランジ
スタからなる並列回路を、実質的に強誘電体キャパシタ
のみが接続された状態にする。また、静止画モードから
動画モードに切り替わる際には、図１１に示すように、
スイッチ線に電圧Ｖswonのパルスを印加して並列薄膜ト
ランジスタをオン状態にし、強誘電体キャパシタ及び薄
膜トランジスタからなる並列回路において、強誘電体キ
ャパシタが実質的にショートされた状態にする。
【００６８】なお、薄膜トランジスタには、第２の実施
形態と同様、チャネル層がアモルファスシリコンからな
るアモルファスシリコンＴＦＴの他に、チャネル層が多
結晶シリコンからなるポリシリコンＴＦＴを用いてもよ
く、ポリシリコンＴＦＴを用いる場合には、アレイ基板
上の表示領域内にＴＦＴを形成する際に、走査線駆動回
路、信号線駆動回路及びスイッチ線駆動回路を表示領域
の周囲に同時に形成することも可能である。
形態と同様、チャネル層がアモルファスシリコンからな
るアモルファスシリコンＴＦＴの他に、チャネル層が多
結晶シリコンからなるポリシリコンＴＦＴを用いてもよ
く、ポリシリコンＴＦＴを用いる場合には、アレイ基板
上の表示領域内にＴＦＴを形成する際に、走査線駆動回
路、信号線駆動回路及びスイッチ線駆動回路を表示領域
の周囲に同時に形成することも可能である。
【００６９】また、強誘電体キャパシタに並列接続され
るスイッチング素子には、上述したＭＦＳ−ＦＥＴの他
に、金属−強誘電体−金属−絶縁体−半導体のゲート構
造を有する電解移動度トランジスタ（Metal-Ferroelect
ric-Metal-Insulator-Semiconductor Field Effect Tra
nsistor：ＭＦＭＩＳ−ＦＥＴ）のようなスイッチング
特性にメモリ性を有するトランジスタを用いてもよい。
るスイッチング素子には、上述したＭＦＳ−ＦＥＴの他
に、金属−強誘電体−金属−絶縁体−半導体のゲート構
造を有する電解移動度トランジスタ（Metal-Ferroelect
ric-Metal-Insulator-Semiconductor Field Effect Tra
nsistor：ＭＦＭＩＳ−ＦＥＴ）のようなスイッチング
特性にメモリ性を有するトランジスタを用いてもよい。
【００７０】本実施形態においても第１の実施形態と同
様、動画表示時には強誘電体薄膜からなる容量に電圧が
印加されないため入力信号電圧を小さくすることがで
き、従来の液晶表示装置よりも低電圧化が可能となり、
消費電力の小さい液晶表示装置を得ることが可能とな
る。
様、動画表示時には強誘電体薄膜からなる容量に電圧が
印加されないため入力信号電圧を小さくすることがで
き、従来の液晶表示装置よりも低電圧化が可能となり、
消費電力の小さい液晶表示装置を得ることが可能とな
る。
【００７１】（実施形態４）本実施形態は、第１の実施
形態等で示した液晶表示装置の他の駆動方法に関するも
のである。本駆動方法について、図１２及び図１３に示
したタイミングチャートを参照して説明する。図１２は
静止画モードにおけるタイミングチャート、図１３は動
画モードにおけるタイミングチャートである。
形態等で示した液晶表示装置の他の駆動方法に関するも
のである。本駆動方法について、図１２及び図１３に示
したタイミングチャートを参照して説明する。図１２は
静止画モードにおけるタイミングチャート、図１３は動
画モードにおけるタイミングチャートである。
【００７２】静止画モードにおける駆動方法について、
図１２に示したタイミングチャートを参照して説明す
る。
図１２に示したタイミングチャートを参照して説明す
る。
【００７３】まず、各走査線（ゲート線）に対して選択
信号Ｖgon を順次供給することで線順次操作を行い、各
ゲート線に接続された主薄膜トランジスタを順次オン状
態にする。ゲートの選択期間は、前半のリセット期間Ｔ
r と後半の書き込み期間Ｔwからなり、リセット期間Ｔr
では強誘電体の分極をリセットする信号Ｖr を信号線
から供給し（リセット）、書き込み期間Ｔw では画像信
号Ｖw を書き込む（書き込み）。このような表示信号の
リフレッシュを行う書き込みフレームＴfw は、リフレ
ッシュごとに少なくとも１度あればよい。書き込みフレ
ーム期間Ｔfwでは、スイッチ線に接続された並列スイッ
チング素子はオフ状態（Ｖswoff ）とすればよい。
信号Ｖgon を順次供給することで線順次操作を行い、各
ゲート線に接続された主薄膜トランジスタを順次オン状
態にする。ゲートの選択期間は、前半のリセット期間Ｔ
r と後半の書き込み期間Ｔwからなり、リセット期間Ｔr
では強誘電体の分極をリセットする信号Ｖr を信号線
から供給し（リセット）、書き込み期間Ｔw では画像信
号Ｖw を書き込む（書き込み）。このような表示信号の
リフレッシュを行う書き込みフレームＴfw は、リフレ
ッシュごとに少なくとも１度あればよい。書き込みフレ
ーム期間Ｔfwでは、スイッチ線に接続された並列スイッ
チング素子はオフ状態（Ｖswoff ）とすればよい。
【００７４】書き込みフレーム期間Ｔfwに続く保持フレ
ーム期間Tfhでは、静止画モードとなるゲート線に対し
信号を与えて主薄膜トランジスタをオン状態とし、画素
状態を保持するための保持信号電圧Ｖh を印加する（保
持）。このような保持フレームは通常、書き込みフレー
ム後の２以上の所定フレーム期間続く。保持フレーム期
間Tfhにおいても、スイッチ線に接続された並列スイッ
チング素子はオフ状態とすればよい。
ーム期間Tfhでは、静止画モードとなるゲート線に対し
信号を与えて主薄膜トランジスタをオン状態とし、画素
状態を保持するための保持信号電圧Ｖh を印加する（保
持）。このような保持フレームは通常、書き込みフレー
ム後の２以上の所定フレーム期間続く。保持フレーム期
間Tfhにおいても、スイッチ線に接続された並列スイッ
チング素子はオフ状態とすればよい。
【００７５】次に、動画モードにおける駆動方法につい
て、図１３に示したタイミングチャートを参照して説明
する。
て、図１３に示したタイミングチャートを参照して説明
する。
【００７６】まず、各ゲート線に対して選択信号Ｖgon
を順次供給することで線順次操作を行い、各ゲート線に
接続された主薄膜トランジスタを順次オン状態にし、ゲ
ートが選択された期間に画像信号Ｖw を書き込む（書き
込み）。このような書き込みを各画素について１フレー
ム期間Ｔf 毎に１度ずつ行う。また、スイッチ線に接続
された並列スイッチング素子はオン状態（Ｖswon）とす
ればよい。なお、書き込みの前にリセットを行うように
してもよい。
を順次供給することで線順次操作を行い、各ゲート線に
接続された主薄膜トランジスタを順次オン状態にし、ゲ
ートが選択された期間に画像信号Ｖw を書き込む（書き
込み）。このような書き込みを各画素について１フレー
ム期間Ｔf 毎に１度ずつ行う。また、スイッチ線に接続
された並列スイッチング素子はオン状態（Ｖswon）とす
ればよい。なお、書き込みの前にリセットを行うように
してもよい。
【００７７】本実施形態の駆動方法を用いることによ
り、１画面内で静止画表示と動画表示を同時に行うこと
が可能である。すなわち、同一の走査線に接続された複
数の画素単位で主薄膜トランジスタ及び並列薄膜トラン
ジスタのオン・オフ制御は可能であるため、走査線単位
で静止画と動画の切り替えが可能である。静止画を表示
する部分では並列薄膜トランジスタを選択的にオフ状態
にして図１２に示したような静止画モードの駆動を行
い、動画を表示する部分では並列薄膜トランジスタを選
択的にオン状態にして図１３に示したような動画モード
の駆動を行えばよい。なお、静止画を表示するか動画を
表示するかの判断は、ある画素に供給される表示信号が
連続する表示フレーム間で異なる場合には、当該画素の
表示は動画であると見なし、当該画素と同一の走査線に
接続された全ての画素を動画表示部分とする。
り、１画面内で静止画表示と動画表示を同時に行うこと
が可能である。すなわち、同一の走査線に接続された複
数の画素単位で主薄膜トランジスタ及び並列薄膜トラン
ジスタのオン・オフ制御は可能であるため、走査線単位
で静止画と動画の切り替えが可能である。静止画を表示
する部分では並列薄膜トランジスタを選択的にオフ状態
にして図１２に示したような静止画モードの駆動を行
い、動画を表示する部分では並列薄膜トランジスタを選
択的にオン状態にして図１３に示したような動画モード
の駆動を行えばよい。なお、静止画を表示するか動画を
表示するかの判断は、ある画素に供給される表示信号が
連続する表示フレーム間で異なる場合には、当該画素の
表示は動画であると見なし、当該画素と同一の走査線に
接続された全ての画素を動画表示部分とする。
【００７８】本実施形態においても第１の実施形態と同
様、動画表示時には強誘電体薄膜からなる容量に電圧が
印加されないため入力信号電圧を小さくすることがで
き、従来の液晶表示装置よりも低電圧化が可能となり、
消費電力の小さい液晶表示装置を得ることが可能とな
る。
様、動画表示時には強誘電体薄膜からなる容量に電圧が
印加されないため入力信号電圧を小さくすることがで
き、従来の液晶表示装置よりも低電圧化が可能となり、
消費電力の小さい液晶表示装置を得ることが可能とな
る。
【００７９】（実施形態５）本実施形態は、第１の実施
形態等で示した液晶表示装置の全体的なシステム構成に
関するものである。以下、図１４に示したブロック図を
参照して、本実施形態に係る液晶表示装置について説明
する。
形態等で示した液晶表示装置の全体的なシステム構成に
関するものである。以下、図１４に示したブロック図を
参照して、本実施形態に係る液晶表示装置について説明
する。
【００８０】図１４に示した装置では、表示信号（画像
信号）及び同期信号が表示タイミングコントローラ６１
に入力し、このタイミングコントローラ６１で生成され
た信号がフレームメモリ６２、走査線駆動回路６３及び
スイッチ線駆動回路６５（リセット線駆動回路）に送ら
れる。フレームメモリ６２には、１フレーム分或いは数
フレーム分の表示信号が記録され、直前の１フレーム分
或いは数フレーム分の表示信号との間で表示信号が同一
であるかどうかが比較及び判断される。表示信号が同一
である場合には静止画、同一でない場合には動画である
と判断され、走査線駆動回路６３、信号線駆動回路６４
及びスイッチ線駆動回路６５にそれぞれ、静止画モード
或いは動画モードに対応した信号が送られる。これらの
各駆動回路６３、６４及び６５からは、静止画モード或
いは動画モードに対応した信号が表示領域６６に供給さ
れる。表示領域６６の構成は、例えば上述した各実施形
態に示したような構成となっている。
信号）及び同期信号が表示タイミングコントローラ６１
に入力し、このタイミングコントローラ６１で生成され
た信号がフレームメモリ６２、走査線駆動回路６３及び
スイッチ線駆動回路６５（リセット線駆動回路）に送ら
れる。フレームメモリ６２には、１フレーム分或いは数
フレーム分の表示信号が記録され、直前の１フレーム分
或いは数フレーム分の表示信号との間で表示信号が同一
であるかどうかが比較及び判断される。表示信号が同一
である場合には静止画、同一でない場合には動画である
と判断され、走査線駆動回路６３、信号線駆動回路６４
及びスイッチ線駆動回路６５にそれぞれ、静止画モード
或いは動画モードに対応した信号が送られる。これらの
各駆動回路６３、６４及び６５からは、静止画モード或
いは動画モードに対応した信号が表示領域６６に供給さ
れる。表示領域６６の構成は、例えば上述した各実施形
態に示したような構成となっている。
【００８１】なお、動画モードと静止画モードの切り替
えのための表示信号の同一性についての判断は、フレー
ム毎に画面全体に対して行ってもよいし、フレーム毎に
各走査線線単位で行ってもよい。
えのための表示信号の同一性についての判断は、フレー
ム毎に画面全体に対して行ってもよいし、フレーム毎に
各走査線線単位で行ってもよい。
【００８２】（実施形態６）図１５は本実施形態に係る
アクティブマトリクス型液晶表示装置の構成例を示した
図であり、図１６は図１５に示した単位画素１２の等価
回路について示した図である。基本的な構成は図１及び
図２に示した第１の実施形態の構成と同様であり、対応
する構成要素については同一の参照番号を付している。
アクティブマトリクス型液晶表示装置の構成例を示した
図であり、図１６は図１５に示した単位画素１２の等価
回路について示した図である。基本的な構成は図１及び
図２に示した第１の実施形態の構成と同様であり、対応
する構成要素については同一の参照番号を付している。
【００８３】図１及び図２に示した構成では、スイッチ
線１７が水平方向すなわち走査線１３と平行な方向に配
置されていたが、本実施形態では、スイッチ線１７が垂
直方向すなわち信号線１４と平行な方向に配置されてい
る。このような構成に対し、図３及び図４に示すような
所定の信号を送ることにより表示動作を実現した。この
場合、動画モードと静止画モードの切り替えのための表
示信号の同一性についての判断は、フレームごとに画面
全体に対して行えばよい。
線１７が水平方向すなわち走査線１３と平行な方向に配
置されていたが、本実施形態では、スイッチ線１７が垂
直方向すなわち信号線１４と平行な方向に配置されてい
る。このような構成に対し、図３及び図４に示すような
所定の信号を送ることにより表示動作を実現した。この
場合、動画モードと静止画モードの切り替えのための表
示信号の同一性についての判断は、フレームごとに画面
全体に対して行えばよい。
【００８４】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００８５】
【発明の効果】本発明によれば、強誘電体のメモリ性を
利用した液晶表示装置において、強誘電体容量に並列に
スイッチング素子を設けたことにより、静止画表示と動
画表示とで強誘電体容量の接続状態を変えることができ
るため、動画表示における駆動電圧の低減をはかること
ができ、消費電力の少ない液晶表示装置を得ることが可
能となる。
利用した液晶表示装置において、強誘電体容量に並列に
スイッチング素子を設けたことにより、静止画表示と動
画表示とで強誘電体容量の接続状態を変えることができ
るため、動画表示における駆動電圧の低減をはかること
ができ、消費電力の少ない液晶表示装置を得ることが可
能となる。
【図１】本発明の第１の実施形態に係る液晶表示装置の
基本的な構成例を示した図。
基本的な構成例を示した図。
【図２】本発明の第１の実施形態に係る液晶表示装置の
単位画素についてその等価回路を示した図。
単位画素についてその等価回路を示した図。
【図３】本発明の第１の実施形態に係る液晶表示装置の
静止画モードにおける駆動方法を示したタイミングチャ
ート。
静止画モードにおける駆動方法を示したタイミングチャ
ート。
【図４】本発明の第１の実施形態に係る液晶表示装置の
動画モードにおける駆動方法を示したタイミングチャー
ト。
動画モードにおける駆動方法を示したタイミングチャー
ト。
【図５】本発明の第２の実施形態に係る液晶表示装置に
ついてその単位画素の構成例を示した平面図。
ついてその単位画素の構成例を示した平面図。
【図６】本発明の第２の実施形態に係る液晶表示装置に
ついてその単位画素の構成例を示した断面図。
ついてその単位画素の構成例を示した断面図。
【図７】本発明の第３の実施形態に係る液晶表示装置に
ついてその単位画素の構成例を示した平面図。
ついてその単位画素の構成例を示した平面図。
【図８】本発明の第３の実施形態に係る液晶表示装置に
ついてその単位画素の構成例を示した断面図。
ついてその単位画素の構成例を示した断面図。
【図９】本発明の第３の実施形態に係り、ＭＦＳ−ＦＥ
Ｔのドレイン電流のゲート電圧に対する特性を示した
図。
Ｔのドレイン電流のゲート電圧に対する特性を示した
図。
【図１０】本発明の第３の実施形態に係る液晶表示装置
の静止画モードにおける駆動方法を示したタイミングチ
ャート。
の静止画モードにおける駆動方法を示したタイミングチ
ャート。
【図１１】本発明の第３の実施形態に係る液晶表示装置
の動画モードにおける駆動方法を示したタイミングチャ
ート。
の動画モードにおける駆動方法を示したタイミングチャ
ート。
【図１２】本発明の第４の実施形態に係る液晶表示装置
の静止画モードにおける駆動方法を示したタイミングチ
ャート。
の静止画モードにおける駆動方法を示したタイミングチ
ャート。
【図１３】本発明の第４の実施形態に係る液晶表示装置
の動画モードにおける駆動方法を示したタイミングチャ
ート。
の動画モードにおける駆動方法を示したタイミングチャ
ート。
【図１４】本発明の第５の実施形態に係る液晶表示装置
のシステム構成を示したブロック図。
のシステム構成を示したブロック図。
【図１５】本発明の第６の実施形態に係る液晶表示装置
の構成例を示した図。
の構成例を示した図。
【図１６】本発明の第６の実施形態に係る液晶表示装置
の単位画素についてその等価回路を示した図。
の単位画素についてその等価回路を示した図。
【図１７】従来技術に係る液晶表示装置の基本的な構成
例を示した図。
例を示した図。
【図１８】従来技術に係る液晶表示装置の単位画素につ
いてその等価回路を示した図。
いてその等価回路を示した図。
【図１９】従来技術に係る液晶表示装置の単位画素につ
いてその等価回路を示した図。
いてその等価回路を示した図。
【図２０】従来技術に係る液晶表示装置の駆動方法を示
したタイミングチャート。
したタイミングチャート。
【図２１】従来技術に係る液晶表示装置に関し、強誘電
体キャパシタのヒステリシス特性及び負荷曲線を示した
図。
体キャパシタのヒステリシス特性及び負荷曲線を示した
図。
【図２２】従来技術に係る液晶表示装置に関し、強誘電
体キャパシタのヒステリシス特性及び負荷曲線をモデル
化して示した図。
体キャパシタのヒステリシス特性及び負荷曲線をモデル
化して示した図。
１１、６６…表示領域 １２…単位画素 １３…走査線 １４…信号線 １５、６３…走査線駆動回路 １６、６４…信号線駆動回路 １７…スイッチ線 １８、６５…スイッチ線駆動回路 ３１…薄膜トランジスタ（主トランジスタ） ３２…強誘電体キャパシタ ３３…液晶層 ３４…画素電極 ３５…対向電極 ３６…薄膜トランジスタ（並列トランジスタ） ６１…タイミングコントローラ ６２…フレームメモリ １０１ａ、１０１ｂ、２０１ａ、２０１ｂ…ガラス基板 １０２、２０２…アンダーコート層 １０３、２０３ｂ…下地電極パターン １０４、２０４ａ、２０４ｂ…強誘電体薄膜 １０５、２０５…強誘電体キャパシタ上部電極 １０６ａ、１０６ｂ、２０６ａ…ゲート電極 １０７、２０７…ゲート絶縁膜 １０８ａ、１０８ｂ、２０８ａ、２０８ｂ…チャネル層 １０９ａ、１０９ｂ、２０９ａ、２０９ｂ…チャネルス
トッパー層 １１０ａ〜１１０ｄ、２１０ａ〜２１０ｄ…ソース・ド
レイン電極 １１１、２１１…感光性樹脂層 １１２、２１２…凹凸パターン層 １１３、２１３…画素電極 １１４ａ、１１４ｂ、２１４ａ、２１４ｂ…配向膜 １１５、２１５…液晶層 １１６、２１６…対向電極 １１７、２１７…カラーフィルタ層 １１８、２１８…ブラックマトリクス層 １１９、２１９…スペーサ ２０３ａ…ＭＦＳ−ＦＥＴのゲート電極
トッパー層 １１０ａ〜１１０ｄ、２１０ａ〜２１０ｄ…ソース・ド
レイン電極 １１１、２１１…感光性樹脂層 １１２、２１２…凹凸パターン層 １１３、２１３…画素電極 １１４ａ、１１４ｂ、２１４ａ、２１４ｂ…配向膜 １１５、２１５…液晶層 １１６、２１６…対向電極 １１７、２１７…カラーフィルタ層 １１８、２１８…ブラックマトリクス層 １１９、２１９…スペーサ ２０３ａ…ＭＦＳ−ＦＥＴのゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/36 3/36 Ｇ０２Ｆ 1/136 ５００ (72)発明者 秋山 政彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 2H092 JA24 JA33 JA35 JA36 JA39 JA43 JA44 JB07 JB42 JB52 JB57 JB63 JB67 KA05 KA12 KA18 KA19 KA22 KB05 KB24 KB28 MA05 MA07 PA08 PA09 QA07 QA08 QA10 QA15 2H093 NA16 NA43 NA53 ND38 ND39 NF05 NF06 NF11 NF13 5C006 AA01 AA22 AC11 AC15 AC22 AC24 AF44 BA12 BB15 BC06 BF02 FA46 FA47 5C080 AA10 BB05 CC03 DD26 FF11 GG05 GG08 JJ02 JJ03 JJ04 JJ05 JJ06 KK02 KK07 KK43 5C094 AA22 BA03 BA09 BA43 CA19 DA13 DA15 DB01 DB04 EA04 EA10 EB02 FA01 FA02 FB16 GA10
Claims (4)
- 【請求項１】水平方向に設けられた複数の走査線と垂直
方向に設けられた複数の信号線との交差部に対応して設
けられ、画素電極と対向電極とに挟まれる液晶層から成
る複数の画素部を有する液晶表示装置であって、 前記画素部は、 第１端が前記画素電極に接続される強誘電体容量と、 第１端が前記信号線に接続され、第２端が前記強誘電体
容量の第２端に接続され、前記走査線からの走査信号に
よって制御される第１のスイッチング素子と、 前記強誘電体容量に並列接続された第２のスイッチング
素子と、 を具備することを特徴とする液晶表示装置。 - 【請求項２】前記画素部に供給される表示信号の連続す
る表示フレーム間での比較結果に基づき、該表示信号が
連続する表示フレーム間で異なる場合に前記第２のスイ
ッチング素子をオン状態に制御する制御部をさらに有す
ることを特徴とする請求項１に記載の液晶表示装置。 - 【請求項３】前記制御部は、同一の走査線に接続された
複数の画素部単位で第２のスイッチング素子のオン・オ
フを制御可能であり、ある画素部に供給される表示信号
が連続する表示フレーム間で異なる場合に、該画素部及
び該画素部と同一の走査線に接続された他の画素部が有
する第２のスイッチング素子を選択的にオン状態にする
ものであることを特徴とする請求項２に記載の液晶表示
装置。 - 【請求項４】前記画素部には、前記第２のスイッチング
素子がオン状態のときにはオフ状態のときよりも振幅の
小さな表示信号が供給されることを特徴とする請求項１
に記載の液晶表示装置。
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004220021A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2004272270A (ja) * | 2003-03-11 | 2004-09-30 | Samsung Electronics Co Ltd | 液晶表示装置の駆動装置及びその方法 |
| JP2007041610A (ja) * | 2006-09-08 | 2007-02-15 | Hitachi Ltd | 画像表示装置および画像表示モジュール |
| JP2007172592A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7616375B2 (en) | 2007-01-22 | 2009-11-10 | Seiko Epson Corporation | Display device, method for manufacturing display device, and electronic paper |
| KR101073364B1 (ko) * | 2002-12-27 | 2011-10-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 디스플레이 디바이스 |
| US8179350B2 (en) | 2004-09-10 | 2012-05-15 | Samsung Electronics Co., Ltd. | Display device |
| CN103839526A (zh) * | 2012-11-22 | 2014-06-04 | 联咏科技股份有限公司 | 显示装置 |
| WO2016080244A1 (ja) * | 2014-11-19 | 2016-05-26 | シャープ株式会社 | 光学装置 |
| US9373293B2 (en) | 2012-11-12 | 2016-06-21 | Novatek Microelectronics Corp. | Display panel and display apparatus |
| JP2016225649A (ja) * | 2008-10-03 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 表示装置 |
| WO2023087775A1 (zh) * | 2021-11-22 | 2023-05-25 | 西安电子科技大学 | 非易失性铁电电容及显示驱动电路 |
-
2000
- 2000-12-04 JP JP2000368690A patent/JP3382221B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101073364B1 (ko) * | 2002-12-27 | 2011-10-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 디스플레이 디바이스 |
| JP2004220021A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2004272270A (ja) * | 2003-03-11 | 2004-09-30 | Samsung Electronics Co Ltd | 液晶表示装置の駆動装置及びその方法 |
| US8179350B2 (en) | 2004-09-10 | 2012-05-15 | Samsung Electronics Co., Ltd. | Display device |
| JP2007172592A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4545726B2 (ja) * | 2006-09-08 | 2010-09-15 | 株式会社日立製作所 | 画像表示装置および画像表示モジュール |
| JP2007041610A (ja) * | 2006-09-08 | 2007-02-15 | Hitachi Ltd | 画像表示装置および画像表示モジュール |
| US7616375B2 (en) | 2007-01-22 | 2009-11-10 | Seiko Epson Corporation | Display device, method for manufacturing display device, and electronic paper |
| JP2016225649A (ja) * | 2008-10-03 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US9373293B2 (en) | 2012-11-12 | 2016-06-21 | Novatek Microelectronics Corp. | Display panel and display apparatus |
| CN103839526A (zh) * | 2012-11-22 | 2014-06-04 | 联咏科技股份有限公司 | 显示装置 |
| WO2016080244A1 (ja) * | 2014-11-19 | 2016-05-26 | シャープ株式会社 | 光学装置 |
| WO2023087775A1 (zh) * | 2021-11-22 | 2023-05-25 | 西安电子科技大学 | 非易失性铁电电容及显示驱动电路 |
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