JP2002110829A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 58
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000000969 carrier Substances 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 75
- 239000011856 silicon-based particle Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 16
- 239000002245 particle Substances 0.000 claims description 15
- 239000010409 thin film Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims description 3
- 229910018125 Al-Si Inorganic materials 0.000 claims description 2
- 229910018520 Al—Si Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000006870 function Effects 0.000 abstract description 2
- 238000003860 storage Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000006386 memory function Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 101000605054 Mus musculus Epididymal-specific lipocalin-8 Proteins 0.000 description 1
- 238000004963 SAMO calculation Methods 0.000 description 1
- 229910006990 Si1-xGex Inorganic materials 0.000 description 1
- 229910007020 Si1−xGex Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】
【課題】 記憶機能が付与され、例えば、携帯電話、ラ
ップトップパソコン、ＤＶＤプレーヤー等の電子装置に
応用が可能な半導体装置を提供することである。 【解決手段】 ＴＴＦメモリ１１は、基板２１上に形成
したソース２２ａ、チャンネル２２ｂ、及びドレイン２
２ｃの各領域を有するポリシリコン層２２と、このポリ
シリコン層２２上に形成したゲート酸化膜（絶縁膜）２
３、２５とを備え、このゲート酸化膜２３、２５内に、
注入されたキャリアの電荷を捕獲する粒状の複数のシリ
コン粒子２４を内在させる。具体的には、ゲート酸化膜
は、第１ゲート酸化膜２３と、この第１ゲート酸化膜上
２３に形成された第２ゲート酸化膜２５とから成る。複
数のシリコン粒子２４は、第１ゲート酸化膜２３と第２
ゲート酸化膜２５との間に挟んで内在させる。第１ゲー
ト酸化膜２３は極薄の厚さに形成される。
ップトップパソコン、ＤＶＤプレーヤー等の電子装置に
応用が可能な半導体装置を提供することである。 【解決手段】 ＴＴＦメモリ１１は、基板２１上に形成
したソース２２ａ、チャンネル２２ｂ、及びドレイン２
２ｃの各領域を有するポリシリコン層２２と、このポリ
シリコン層２２上に形成したゲート酸化膜（絶縁膜）２
３、２５とを備え、このゲート酸化膜２３、２５内に、
注入されたキャリアの電荷を捕獲する粒状の複数のシリ
コン粒子２４を内在させる。具体的には、ゲート酸化膜
は、第１ゲート酸化膜２３と、この第１ゲート酸化膜上
２３に形成された第２ゲート酸化膜２５とから成る。複
数のシリコン粒子２４は、第１ゲート酸化膜２３と第２
ゲート酸化膜２５との間に挟んで内在させる。第１ゲー
ト酸化膜２３は極薄の厚さに形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に、メモリ機能を持たせた半導体装
置及びその製造方法に関する。
製造方法に係り、特に、メモリ機能を持たせた半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】従来、不揮発性メモリの一つとして、フ
ローティングゲート不揮発性メモリが知られている。こ
のメモリは、フローティングゲート中にキャリアを注入
し、保持させることで不揮発性メモリ機能を発揮するも
のである。
ローティングゲート不揮発性メモリが知られている。こ
のメモリは、フローティングゲート中にキャリアを注入
し、保持させることで不揮発性メモリ機能を発揮するも
のである。
【０００３】この種の不揮発性メモリでは、ＭＯＳ構造
を有する、ｐチャンネルのフローティングゲート型ＥＰ
ＲＯＭが最初に実用化された。このフローティングゲー
トとしては不純物を多量にドープした多結晶シリコンが
用いられ、書込み又はプログラムのためのフローティン
グゲートヘのキャリア注入はドレイン接合でアバランシ
ェ崩壊を起こさせることで行っていた。このタイプの不
揮発性メモリはＦＡＭＯＳ（Floating−gate Avalanche
−injection MOS）メモリと呼ばれている。このＦＡＭ
ＯＳに書き込まれた情報は、十分高いエネルギを有する
紫外線やＸ線を照射することで消去できる。
を有する、ｐチャンネルのフローティングゲート型ＥＰ
ＲＯＭが最初に実用化された。このフローティングゲー
トとしては不純物を多量にドープした多結晶シリコンが
用いられ、書込み又はプログラムのためのフローティン
グゲートヘのキャリア注入はドレイン接合でアバランシ
ェ崩壊を起こさせることで行っていた。このタイプの不
揮発性メモリはＦＡＭＯＳ（Floating−gate Avalanche
−injection MOS）メモリと呼ばれている。このＦＡＭ
ＯＳに書き込まれた情報は、十分高いエネルギを有する
紫外線やＸ線を照射することで消去できる。
【０００４】このＦＡＭＯＳのフローティングゲートの
上に、多結晶シリコンから成る制御ゲートを積層させた
構造を有する不揮発性メモリはＳＡＭＯＳ（Stacked-ga
te Avalanche-injection MOS）メモリと呼ばれている。
アバランシェ崩壊に拠るキャリア注入時に、この制御ゲ
ートに適宜な電圧を印加することによって、ドレイン近
傍の電界を強め、アバランシェ崩壊を起こし易くすると
ともに、アバランシェ崩壊によって発生した電子をより
効率良くフローティングゲート側に引き寄せることがで
き、これにより、書込み時間を短縮させている。また、
この制御ゲートは情報読出し時には、通常のＭＯＳトラ
ンジスタのゲート電極と同様に使用することもできる。
上に、多結晶シリコンから成る制御ゲートを積層させた
構造を有する不揮発性メモリはＳＡＭＯＳ（Stacked-ga
te Avalanche-injection MOS）メモリと呼ばれている。
アバランシェ崩壊に拠るキャリア注入時に、この制御ゲ
ートに適宜な電圧を印加することによって、ドレイン近
傍の電界を強め、アバランシェ崩壊を起こし易くすると
ともに、アバランシェ崩壊によって発生した電子をより
効率良くフローティングゲート側に引き寄せることがで
き、これにより、書込み時間を短縮させている。また、
この制御ゲートは情報読出し時には、通常のＭＯＳトラ
ンジスタのゲート電極と同様に使用することもできる。
【０００５】さらに近年では、ｎチャンネルでＳＡＭＯ
Ｓの構造を有する装置はＦＡＭＯＳと呼ばれ、ＥＰＲＯ
Ｍの標準構造になっている。この場合、フローティング
ゲートにはチャンネルホットエレクトロンが注入され
る。
Ｓの構造を有する装置はＦＡＭＯＳと呼ばれ、ＥＰＲＯ
Ｍの標準構造になっている。この場合、フローティング
ゲートにはチャンネルホットエレクトロンが注入され
る。
【０００６】さらに別の研究によれば、論文「“MOS Me
mory Using Germanium Nanocrystals Formed by Therma
l Oxidation of Si1−xGex”，Ya−Chin King et al.,
IEDM98 115−118」に見られる如く、ＭＯＳ型メモリが
提案されている。これは、ＭＯＳＦＥＴのゲート絶縁体
中に、ゲルマニウムの微粒から成る電荷捕獲体を埋め込
んだメモリ素子である。一方、比較的低温（約600℃以
下）のプロセスで形成されるポリシリコンＴＦＴが、高
価な石英基板に代えて、安価なガラス基板を用いること
ができる上に、良好なＴＦＴ特性を容易に得ることがで
きるとして、注目を集めている。
mory Using Germanium Nanocrystals Formed by Therma
l Oxidation of Si1−xGex”，Ya−Chin King et al.,
IEDM98 115−118」に見られる如く、ＭＯＳ型メモリが
提案されている。これは、ＭＯＳＦＥＴのゲート絶縁体
中に、ゲルマニウムの微粒から成る電荷捕獲体を埋め込
んだメモリ素子である。一方、比較的低温（約600℃以
下）のプロセスで形成されるポリシリコンＴＦＴが、高
価な石英基板に代えて、安価なガラス基板を用いること
ができる上に、良好なＴＦＴ特性を容易に得ることがで
きるとして、注目を集めている。
【０００７】しかしながら、このＴＦＴは表示体の画素
や周辺回路に使用されてはいるが、前述したＭＯＳ型メ
モリのように、メモリ素子として使用できる装置ではな
い。このため、たとえばＴＦＴを画素部に用いたアクテ
ィブマトリクス型の表示体において、メモリと表示体と
を１枚パネル上に一体化して搭載することができない。
このため、液晶表示装置などにおける将来の更なる小型
化及び低消費電力化に対する障害の１つとなっている。
や周辺回路に使用されてはいるが、前述したＭＯＳ型メ
モリのように、メモリ素子として使用できる装置ではな
い。このため、たとえばＴＦＴを画素部に用いたアクテ
ィブマトリクス型の表示体において、メモリと表示体と
を１枚パネル上に一体化して搭載することができない。
このため、液晶表示装置などにおける将来の更なる小型
化及び低消費電力化に対する障害の１つとなっている。
【０００８】
【発明が解決しようとする課題】本発明は、半導体装置
にメモリ機能を持たせ、半導体装置の使用範囲を広げる
ことを、その目的とする。
にメモリ機能を持たせ、半導体装置の使用範囲を広げる
ことを、その目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置によれば、基板と、基板上
に形成したソース、チャンネル、及びドレインの各領域
を有する半導体層と、この半導体層上に形成した絶縁膜
と、この絶縁膜内に内在させ、且つ注入されたキャリア
の電荷を捕獲する粒状の電荷捕獲体とを備えたことを特
徴とする。
め、本発明に係る半導体装置によれば、基板と、基板上
に形成したソース、チャンネル、及びドレインの各領域
を有する半導体層と、この半導体層上に形成した絶縁膜
と、この絶縁膜内に内在させ、且つ注入されたキャリア
の電荷を捕獲する粒状の電荷捕獲体とを備えたことを特
徴とする。
【００１０】好適には、前記電荷捕獲体は、半導体又は
金属から成る複数の粒子である。例えば、前記複数の粒
子は夫々、シリコン粒子である。好適には、このシリコ
ン粒子の粒径は、1μｍ以下、1000Å以下、又は500Å以
下の値をとるように形成されている。
金属から成る複数の粒子である。例えば、前記複数の粒
子は夫々、シリコン粒子である。好適には、このシリコ
ン粒子の粒径は、1μｍ以下、1000Å以下、又は500Å以
下の値をとるように形成されている。
【００１１】また、好適には、前記絶縁膜は、前記半導
体層上に形成された第１の絶縁膜と、この第１の絶縁膜
上に形成された第２の絶縁膜とから成り、前記複数の粒
子を前記第１の絶縁膜と前記第２の絶縁膜との間に挟ん
で内在させる。この場合、前記第１の絶縁膜は好適には
極薄の厚さに形成される。好適には、この第１の絶縁膜
の膜厚は、500Å以下、100Å以下、又は50Å以下の値を
とるように形成されている。
体層上に形成された第１の絶縁膜と、この第１の絶縁膜
上に形成された第２の絶縁膜とから成り、前記複数の粒
子を前記第１の絶縁膜と前記第２の絶縁膜との間に挟ん
で内在させる。この場合、前記第１の絶縁膜は好適には
極薄の厚さに形成される。好適には、この第１の絶縁膜
の膜厚は、500Å以下、100Å以下、又は50Å以下の値を
とるように形成されている。
【００１２】さらに好適には、上述した構成において、
前記絶縁膜上の前記チャンネル領域に対向する位置に、
電界印加用の制御ゲートを形成することである。
前記絶縁膜上の前記チャンネル領域に対向する位置に、
電界印加用の制御ゲートを形成することである。
【００１３】さらに、前記基板及び前記半導体層から形
成されるトランジスタは薄膜トランジスタ（ＴＦＴ）で
あることが望ましい。例えば、前記半導体層は低温ポリ
シリコンプロセスで形成され、前記薄膜トランジスタは
低温ポリシリコンＴＦＴとして構成される。
成されるトランジスタは薄膜トランジスタ（ＴＦＴ）で
あることが望ましい。例えば、前記半導体層は低温ポリ
シリコンプロセスで形成され、前記薄膜トランジスタは
低温ポリシリコンＴＦＴとして構成される。
【００１４】一方、本発明に係る半導体装置の製造方法
によれば、基板上にソース、チャンネル、及びドレイン
の各領域を有する半導体層を形成する第１工程と、この
半導体層上に、注入されたキャリアの電荷を捕獲する粒
状の電荷捕獲体を内在させた絶縁体を形成する第２工程
とを含むことを特徴とする。
によれば、基板上にソース、チャンネル、及びドレイン
の各領域を有する半導体層を形成する第１工程と、この
半導体層上に、注入されたキャリアの電荷を捕獲する粒
状の電荷捕獲体を内在させた絶縁体を形成する第２工程
とを含むことを特徴とする。
【００１５】この場合、好適には、前記第２工程は、前
記半導体層上に前記絶縁膜の一部を成す第１の絶縁膜を
形成する工程と、この第１の絶縁膜上に前記粒状の電荷
捕獲体を置く工程と、この電荷捕獲体を前記第１の絶縁
膜上に置いた状態で当該第１の絶縁膜上に前記絶縁膜の
残り部分を成す第２の絶縁膜を形成する工程とをさらに
含む。
記半導体層上に前記絶縁膜の一部を成す第１の絶縁膜を
形成する工程と、この第１の絶縁膜上に前記粒状の電荷
捕獲体を置く工程と、この電荷捕獲体を前記第１の絶縁
膜上に置いた状態で当該第１の絶縁膜上に前記絶縁膜の
残り部分を成す第２の絶縁膜を形成する工程とをさらに
含む。
【００１６】好適には、第１の絶縁膜はプラズマ酸化で
形成される。また、別の好適な例では、電荷捕獲体はス
パッタリング及びエッチングで形成される。この場合、
Ａｌ−Ｓｉをスパッタリングし、その後、Ａｌのみエッ
チングして形成するのが好適である。さらに、別の好適
な例によれば、第２の絶縁膜はＣＶＤ法で形成される。
さらに、これらの形成法に代えて、前記第１の絶縁膜は
プラズマ酸化で形成され、前記電荷捕獲体はスパッタリ
ング及びエッチングで形成され、及び前記第２の絶縁膜
はＣＶＤ法で形成されるように構成してもよい。
形成される。また、別の好適な例では、電荷捕獲体はス
パッタリング及びエッチングで形成される。この場合、
Ａｌ−Ｓｉをスパッタリングし、その後、Ａｌのみエッ
チングして形成するのが好適である。さらに、別の好適
な例によれば、第２の絶縁膜はＣＶＤ法で形成される。
さらに、これらの形成法に代えて、前記第１の絶縁膜は
プラズマ酸化で形成され、前記電荷捕獲体はスパッタリ
ング及びエッチングで形成され、及び前記第２の絶縁膜
はＣＶＤ法で形成されるように構成してもよい。
【００１７】さらに、例えば、前記粒状の電荷捕獲体は
シリコン粒子である。
シリコン粒子である。
【００１８】また、前記第１工程は、前記半導体層は、
低温ポリシリコンプロセスで形成される工程であり、こ
れにより、低温ポリシリコンＴＦＴ（薄膜トランジス
タ）が形成されるようにしてもよい。
低温ポリシリコンプロセスで形成される工程であり、こ
れにより、低温ポリシリコンＴＦＴ（薄膜トランジス
タ）が形成されるようにしてもよい。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づき説明する。
図面に基づき説明する。
【００２０】本実施形態に係る液晶表示装置１は、図１
に示す如く、例えば電子ブックを成している。この液晶
表示装置１は、ブック形状のフレーム１Ａと、このフレ
ーム１Ａに開閉可能なカバー１Ｂとを有する。フレーム
１Ａには、その表面に表示面を露出させた状態で液晶表
示部２が設けられ、さらに、操作部３が設けられてい
る。
に示す如く、例えば電子ブックを成している。この液晶
表示装置１は、ブック形状のフレーム１Ａと、このフレ
ーム１Ａに開閉可能なカバー１Ｂとを有する。フレーム
１Ａには、その表面に表示面を露出させた状態で液晶表
示部２が設けられ、さらに、操作部３が設けられてい
る。
【００２１】フレーム１Ａの内部には、図２に示す如
く、１枚のパネル４が設けられており、このパネル上
に、前述した液晶表示部２としての画素部、及び、この
画素部の表示を画素毎に制御するスキャンドライバ５、
データドライバ６を備えるとともに、両ドライバ５、６
を介して表示制御を行うコントローラ７、及び、表示情
報を予め記憶させてあるメモリ８を備えている。従来の
場合、コントローラ７及びメモリ８は表示部２及びドラ
イバ５、６とは別パネルに実装するが、本実施形態では
コントローラ７及びメモリ８を１つのパネル４上に実装
している。このような構成の表示体を一般に、システム
オンパネル（System on Panel）と呼ぶことがある。
く、１枚のパネル４が設けられており、このパネル上
に、前述した液晶表示部２としての画素部、及び、この
画素部の表示を画素毎に制御するスキャンドライバ５、
データドライバ６を備えるとともに、両ドライバ５、６
を介して表示制御を行うコントローラ７、及び、表示情
報を予め記憶させてあるメモリ８を備えている。従来の
場合、コントローラ７及びメモリ８は表示部２及びドラ
イバ５、６とは別パネルに実装するが、本実施形態では
コントローラ７及びメモリ８を１つのパネル４上に実装
している。このような構成の表示体を一般に、システム
オンパネル（System on Panel）と呼ぶことがある。
【００２２】このような装置は、低温ポリシリコンＴＦ
Ｔ（薄膜トランジスタ）を用いることで実現可能にな
る。ＴＦＴの製造に対しては低温プロセスが好都合であ
る。つまり、メモリ８の各メモリ素子には、従来のフロ
ーティングゲート型ＭＯＳ等に代えて、本発明の低温ポ
リシリコンＴＦＴを用いた薄膜半導体装置としてのメモ
リ素子（以下、ＴＦＴメモリと呼ぶ）を採用する。ま
た、表示部２にＴＦＴメモリ要素を直接用いてもよい。
Ｔ（薄膜トランジスタ）を用いることで実現可能にな
る。ＴＦＴの製造に対しては低温プロセスが好都合であ
る。つまり、メモリ８の各メモリ素子には、従来のフロ
ーティングゲート型ＭＯＳ等に代えて、本発明の低温ポ
リシリコンＴＦＴを用いた薄膜半導体装置としてのメモ
リ素子（以下、ＴＦＴメモリと呼ぶ）を採用する。ま
た、表示部２にＴＦＴメモリ要素を直接用いてもよい。
【００２３】以下、このＴＦＴメモリについて説明す
る。
る。
【００２４】図３には、薄膜半導体装置としてのＴＦＴ
メモリ１１の１素子分の断面構造を示し、図４には、こ
のＴＦＴメモリ１１を、上方から見たときの電極の位置
関係を示す。
メモリ１１の１素子分の断面構造を示し、図４には、こ
のＴＦＴメモリ１１を、上方から見たときの電極の位置
関係を示す。
【００２５】このＴＦＴメモリ１１は、図３に示す如
く、ガラス製の基板２１を備え、この基板２１上の一部
にポリシリコン層２２によるソース２２ａ、チャンネル
層２２ｂ、及びドレイン２２ｃが形成されている。この
ポリシリコン層２２の全面にわたって膜厚が非常に薄い
第１ゲート酸化膜２３が形成されている。この膜厚は例
えば50Å程度である。この第１ゲート酸化膜２３の膜厚
は、その他の値としては、50Å以下、100Å以下、又は5
00Å以下であってもよく、極力薄く形成することが望ま
しい。
く、ガラス製の基板２１を備え、この基板２１上の一部
にポリシリコン層２２によるソース２２ａ、チャンネル
層２２ｂ、及びドレイン２２ｃが形成されている。この
ポリシリコン層２２の全面にわたって膜厚が非常に薄い
第１ゲート酸化膜２３が形成されている。この膜厚は例
えば50Å程度である。この第１ゲート酸化膜２３の膜厚
は、その他の値としては、50Å以下、100Å以下、又は5
00Å以下であってもよく、極力薄く形成することが望ま
しい。
【００２６】この第１のゲート酸化膜２３の上には、電
荷蓄積用のシリコン粒子２４が置かれている。このシリ
コン粒子２４については、例えば、その粒径は100Å程
度、単位面積当りの配置密度は20％程度である。この粒
子はその他の半導体粒子又は金属粒子であってもよい。
このシリコン粒子２４の粒径は、上述の他の値として
は、1μｍ以下、1000Å以下、又は500Å以下に形成する
ことが望ましい。
荷蓄積用のシリコン粒子２４が置かれている。このシリ
コン粒子２４については、例えば、その粒径は100Å程
度、単位面積当りの配置密度は20％程度である。この粒
子はその他の半導体粒子又は金属粒子であってもよい。
このシリコン粒子２４の粒径は、上述の他の値として
は、1μｍ以下、1000Å以下、又は500Å以下に形成する
ことが望ましい。
【００２７】第１ゲート酸化膜２３には、シリコン粒子
２４を載せたままで、その上から第２ゲート酸化膜２５
が形成されている。この膜厚は1000Å程度である。この
第２のゲート酸化膜２５上には、チャンネル層２２ｂに
対応する位置に、制御ゲート２６が形成される。電極材
料はポリシリコン、或いは、アルミニウムやタンタルの
ような金属である。さらに、このＴＦＴメモリ１１の素
子全体には層間絶縁膜２８が形成される。なお、図４に
示す如く、ソース２２ａ及びドレイン２２ｃから適宜な
位置でコンタクトホールを介してソース電極２７Ｓ及び
ドレイン電極２７Ｄが形成されている。
２４を載せたままで、その上から第２ゲート酸化膜２５
が形成されている。この膜厚は1000Å程度である。この
第２のゲート酸化膜２５上には、チャンネル層２２ｂに
対応する位置に、制御ゲート２６が形成される。電極材
料はポリシリコン、或いは、アルミニウムやタンタルの
ような金属である。さらに、このＴＦＴメモリ１１の素
子全体には層間絶縁膜２８が形成される。なお、図４に
示す如く、ソース２２ａ及びドレイン２２ｃから適宜な
位置でコンタクトホールを介してソース電極２７Ｓ及び
ドレイン電極２７Ｄが形成されている。
【００２８】以下、ＴＦＴメモリ１１の製造方法を図５
（Ａ）から図５（ｄ）に基づき説明する。
（Ａ）から図５（ｄ）に基づき説明する。
【００２９】まず、図５（Ａ）に示す如く、ガラス製の
基板２１の上面に例えばＳｉＯ2から成る下地膜２１Ａ
を形成し、その上に非晶質シリコン膜を堆積形成し、そ
の非晶質シリコン膜に例えばエキシマレーザを照射して
局所的に加熱溶融させることで結晶化させ、所定形状に
バターニングしたポリシリコン層２２を形成する。
基板２１の上面に例えばＳｉＯ2から成る下地膜２１Ａ
を形成し、その上に非晶質シリコン膜を堆積形成し、そ
の非晶質シリコン膜に例えばエキシマレーザを照射して
局所的に加熱溶融させることで結晶化させ、所定形状に
バターニングしたポリシリコン層２２を形成する。
【００３０】次いで、図５（Ｂ）に示す如く、プラズマ
酸化により第１ゲート酸化購２３を形成する。この第１
ゲート酸化膜２３は極薄の膜厚になるようにプラズマ酸
化の条件が設定されている。
酸化により第１ゲート酸化購２３を形成する。この第１
ゲート酸化膜２３は極薄の膜厚になるようにプラズマ酸
化の条件が設定されている。
【００３１】次いで、アルミニウム−シリコン（Ａｌ−
Ｓｉ）をスバッタリングし、その後、アルミニウムをウ
ェットエッチングで除去する。これにより、図５（Ｃ）
に示す如く、第１のゲート酸化膜２３上に多数のシリコ
ン（Ｓｉ）の粒子２４が残る。なお、シリコン粒子２４
は、チャンネル層２２ｂ上に位置する領域に限定して残
してもよい。
Ｓｉ）をスバッタリングし、その後、アルミニウムをウ
ェットエッチングで除去する。これにより、図５（Ｃ）
に示す如く、第１のゲート酸化膜２３上に多数のシリコ
ン（Ｓｉ）の粒子２４が残る。なお、シリコン粒子２４
は、チャンネル層２２ｂ上に位置する領域に限定して残
してもよい。
【００３２】このシリコン粒子２４を残した状態で、図
５（Ｄ）に示す如く、第１のゲート酸化膜２３上にＳｉ
Ｏ2（二酸化シリコン）をＣＶＤ法により堆積させ、第
２ゲート酸化膜２５を形成する。これにより、シリコン
粒子２３を第１ゲート酸化膜２３上に適度な密度で分散
配置したまま第２ゲート酸化膜２５が被せられ、シリコ
ン粒子２４が絶縁体内に埋設される。
５（Ｄ）に示す如く、第１のゲート酸化膜２３上にＳｉ
Ｏ2（二酸化シリコン）をＣＶＤ法により堆積させ、第
２ゲート酸化膜２５を形成する。これにより、シリコン
粒子２３を第１ゲート酸化膜２３上に適度な密度で分散
配置したまま第２ゲート酸化膜２５が被せられ、シリコ
ン粒子２４が絶縁体内に埋設される。
【００３３】さらに、図５には図示しないが、従来周知
の手法で制御ゲート２６が形成される（図３参照）。次
いで、制御ゲート及びマスク層をマスクとして用いてイ
オン注入する従来周知の手法により、ポリシリコン層２
２にソース２２ａ及びドレイン２２ｃが形成される。こ
れにより、ポリシリコン層２２は、ソース２２ａ、チャ
ンネル層２２ｂ、及びドレイン２２ｃになる。次いで、
このＴＦＴメモリ１１全体に層間絶縁膜２８を形成し、
コンタクトホール形成後、ソース電極２７Ｓ及びドレイ
ン電極２７Ｄが形成される（図３参照）。
の手法で制御ゲート２６が形成される（図３参照）。次
いで、制御ゲート及びマスク層をマスクとして用いてイ
オン注入する従来周知の手法により、ポリシリコン層２
２にソース２２ａ及びドレイン２２ｃが形成される。こ
れにより、ポリシリコン層２２は、ソース２２ａ、チャ
ンネル層２２ｂ、及びドレイン２２ｃになる。次いで、
このＴＦＴメモリ１１全体に層間絶縁膜２８を形成し、
コンタクトホール形成後、ソース電極２７Ｓ及びドレイ
ン電極２７Ｄが形成される（図３参照）。
【００３４】このようにして製造されたＴＦＴ１１にあ
っては、シリコン粒子２４は酸化膜２３、２５で完全に
覆われているため、このシリコン粒子２４に注入された
電荷はシリコン粒子２４と酸化膜２３、２５のエネルギ
障壁が相当に大きいので容易には抜け出せない。これは
ＴＦＴメモリ１１に情報が書き込まれた状態である。
っては、シリコン粒子２４は酸化膜２３、２５で完全に
覆われているため、このシリコン粒子２４に注入された
電荷はシリコン粒子２４と酸化膜２３、２５のエネルギ
障壁が相当に大きいので容易には抜け出せない。これは
ＴＦＴメモリ１１に情報が書き込まれた状態である。
【００３５】ＴＦＴメモリ１１に情報を書き込むときに
は、図７（ａ）に示す如く、制御ゲート２６に適宜な正
電圧を印加し、チャンネル側からシリコン粒子２４に”
Fowler−Nordbeim”トンネリングにより電子を注入す
る。このとき、第１ゲート酸化膜２３の膜厚を非常に薄
く生成しているので、かかる電荷注入が容易になる。
は、図７（ａ）に示す如く、制御ゲート２６に適宜な正
電圧を印加し、チャンネル側からシリコン粒子２４に”
Fowler−Nordbeim”トンネリングにより電子を注入す
る。このとき、第１ゲート酸化膜２３の膜厚を非常に薄
く生成しているので、かかる電荷注入が容易になる。
【００３６】したがって、このＴＦＴ１１の「制御ゲー
ト電圧Ｖｇ−ドレイン電流Ｉｄ」の特性は、情報書込み
に応じて、定性的には図６のように変化する。情報書込
み前の状態では、電子が注入されておらず、しきい値電
圧が低い状態である。情報書込みにより電子が注入され
ると、その電荷を捕獲してしきい値電圧が高くなり、そ
の情報（電荷）が保持される。
ト電圧Ｖｇ−ドレイン電流Ｉｄ」の特性は、情報書込み
に応じて、定性的には図６のように変化する。情報書込
み前の状態では、電子が注入されておらず、しきい値電
圧が低い状態である。情報書込みにより電子が注入され
ると、その電荷を捕獲してしきい値電圧が高くなり、そ
の情報（電荷）が保持される。
【００３７】また、ＴＦＴメモリ１１の情報を消去する
ときには、図７（ｂ）に示す如く、書込み時とは反対
に、ドレイン２２Ｃに適宜な正電圧を印加すればよい。
ただし、実際にメモリアレイを構成する場合には、たと
えば各メモリセル毎にスイッチとなるトランジスタを直
列に接続し、選択性を持たせるのが一般的である。
ときには、図７（ｂ）に示す如く、書込み時とは反対
に、ドレイン２２Ｃに適宜な正電圧を印加すればよい。
ただし、実際にメモリアレイを構成する場合には、たと
えば各メモリセル毎にスイッチとなるトランジスタを直
列に接続し、選択性を持たせるのが一般的である。
【００３８】このように、低温ポリシリコンＴＦＴを使
ってメモリ素子を構成した場合、図２に示したような、
システムオンパネルの実現が可能になる。これにより、
装置又はシステム全体の構成や規模がコンパクトにな
り、保守等も容易になる。また、このＴＦＴメモリをＩ
Ｃカードのメモリとして使用することもできる等、その
応用範囲は多岐にわたる。
ってメモリ素子を構成した場合、図２に示したような、
システムオンパネルの実現が可能になる。これにより、
装置又はシステム全体の構成や規模がコンパクトにな
り、保守等も容易になる。また、このＴＦＴメモリをＩ
Ｃカードのメモリとして使用することもできる等、その
応用範囲は多岐にわたる。
【００３９】また、本願のＴＦＴメモリ１１のゲート酸
化膜（ゲート絶縁膜）に埋め込む電荷捕獲体は粒子状で
あるので、ソース・ドレイン間をショートする恐れも無
い。
化膜（ゲート絶縁膜）に埋め込む電荷捕獲体は粒子状で
あるので、ソース・ドレイン間をショートする恐れも無
い。
【００４０】さらに、本願のＴＦＴメモリ１１は、低温
ポリシリコンＴＦＴで構成するので、安価なガラス基板
を用いることができる。
ポリシリコンＴＦＴで構成するので、安価なガラス基板
を用いることができる。
【００４１】なお、本発明は上述した実施形態記載のも
のに限定されることなく、さらに、種々の形態に変更す
ることができる。
のに限定されることなく、さらに、種々の形態に変更す
ることができる。
【００４２】上述の記載はＬＣＤを用いた装置に関する
ものであったが、例えば、有機あるいは無機エレクトロ
ルミネセンス表示装置や電気泳動表示装置のような他の
タイプの表示装置を使用してもよいことは明らかであろ
う。
ものであったが、例えば、有機あるいは無機エレクトロ
ルミネセンス表示装置や電気泳動表示装置のような他の
タイプの表示装置を使用してもよいことは明らかであろ
う。
【００４３】本発明の半導体装置を、例えば、携帯電
話、ラップトップパソコン、ＤＶＤプレーヤー、カメ
ラ、野外装備のようなモバイル表示装置；デスクトップ
コンピュータ、ＣＣＴＶ又はフォトアルバムのような小
型表示装置；又は、制御室装備表示装置のような多くの
タイプの装置に組み込まれる表示装置において使用して
もよい。
話、ラップトップパソコン、ＤＶＤプレーヤー、カメ
ラ、野外装備のようなモバイル表示装置；デスクトップ
コンピュータ、ＣＣＴＶ又はフォトアルバムのような小
型表示装置；又は、制御室装備表示装置のような多くの
タイプの装置に組み込まれる表示装置において使用して
もよい。
【００４４】以下に、本発明の半導体装置を用いた電子
装置をいくつか示す。
装置をいくつか示す。
【００４５】＜１：携帯コンピュータ＞上述の実施形態
のうちのひとつの半導体装置を携帯パソコンに適用した
例を示す。図８は、このパソコンの構成を示す全体構成
図である。図で示した場合、パソコン１１００は、キー
ボード１１０２と表示部１１０６を含む本体１１０４と
を備える。表示部１１０６は、上述のように、本発明に
よる半導体装置を組み込んだ表示パネルを用いて実現さ
れる。
のうちのひとつの半導体装置を携帯パソコンに適用した
例を示す。図８は、このパソコンの構成を示す全体構成
図である。図で示した場合、パソコン１１００は、キー
ボード１１０２と表示部１１０６を含む本体１１０４と
を備える。表示部１１０６は、上述のように、本発明に
よる半導体装置を組み込んだ表示パネルを用いて実現さ
れる。
【００４６】＜２：携帯電話＞次に、半導体装置を携帯
電話の表示部に適用した例を示す。図９は、携帯電話の
構成を示す全体構成図である。図では、携帯電話１２０
０は、複数の走査キー１２０２と、耳当て１２０２と、
送話口１２０６と、表示パネル１００とを備えている。
この表示部１００は、本発明による半導体装置を用いて
実現される。
電話の表示部に適用した例を示す。図９は、携帯電話の
構成を示す全体構成図である。図では、携帯電話１２０
０は、複数の走査キー１２０２と、耳当て１２０２と、
送話口１２０６と、表示パネル１００とを備えている。
この表示部１００は、本発明による半導体装置を用いて
実現される。
【００４７】＜３：デジタルスチールカメラ＞次に、フ
ァインダーとしてＯＥＬＤ表示装置を用いたデジタルス
チールカメラを説明する。図１０は、デジタルスチール
カメラ及び外部接続装置の構成を示す全体構成図であ
る。
ァインダーとしてＯＥＬＤ表示装置を用いたデジタルス
チールカメラを説明する。図１０は、デジタルスチール
カメラ及び外部接続装置の構成を示す全体構成図であ
る。
【００４８】通常のカメラは物体からの光学イメージを
もとに膜を感光するが、デジタルスチールカメラ１３０
０は、例えば、電荷結合素子（ＣＣＤ）を用いて光電子
変換によって物体の光学イメージからのイメージ信号を
生成する。デジタルスチールカメラ１３００は、ＣＣＤ
からのイメージ信号をもとに表示するために、ケース１
３０２の裏面にＯＥＬＤ１００を備える。そのため、表
示パネル１００は物体を表示するためのファインダーと
して機能する。光学レンズ及びＣＣＤを含む光受容ユニ
ット１３０４は、ケース１３０２の前側（図の背後）に
備える。
もとに膜を感光するが、デジタルスチールカメラ１３０
０は、例えば、電荷結合素子（ＣＣＤ）を用いて光電子
変換によって物体の光学イメージからのイメージ信号を
生成する。デジタルスチールカメラ１３００は、ＣＣＤ
からのイメージ信号をもとに表示するために、ケース１
３０２の裏面にＯＥＬＤ１００を備える。そのため、表
示パネル１００は物体を表示するためのファインダーと
して機能する。光学レンズ及びＣＣＤを含む光受容ユニ
ット１３０４は、ケース１３０２の前側（図の背後）に
備える。
【００４９】カメラマンがＯＥＬＤパネル１００に表示
される物体イメージを決定すると、ＣＣＤからのイメー
ジ信号は回路ボード１３０８のメモリに伝送され格納さ
れる。デジタルスチールカメラ１３００には、データ通
信用のビデオ信号出力ターミナル１３１２と入力／出力
ターミナル１３１４とがケース１３０２の側面に備えら
れている。図で示したように、必要ならば、テレビモニ
ター１４３０とパソコン１４４０とを、ビデオ信号出力
ターミナル１３１２及び入力／出力ターミナル１３１４
のそれぞれに接続する。回路ボード１３０８のメモリに
格納されたイメージ信号は、所定の操作によって、テレ
ビモニター１４３０及びパソコン１４４０に出力され
る。
される物体イメージを決定すると、ＣＣＤからのイメー
ジ信号は回路ボード１３０８のメモリに伝送され格納さ
れる。デジタルスチールカメラ１３００には、データ通
信用のビデオ信号出力ターミナル１３１２と入力／出力
ターミナル１３１４とがケース１３０２の側面に備えら
れている。図で示したように、必要ならば、テレビモニ
ター１４３０とパソコン１４４０とを、ビデオ信号出力
ターミナル１３１２及び入力／出力ターミナル１３１４
のそれぞれに接続する。回路ボード１３０８のメモリに
格納されたイメージ信号は、所定の操作によって、テレ
ビモニター１４３０及びパソコン１４４０に出力され
る。
【００５０】図８で示したようなパソコン、図９で示し
た携帯電話及び図１０で示したデジタルスチールカメラ
以外の電子装置の例として、ＯＥＬＤテレビセット、ビ
ューファインダー型及びモニター型ビデオテープレコー
ダー、カーナビゲーションシステム、ポケベル、電子ノ
ートブック、携帯計算機、ワードプロセッサ、ワークス
テーション、販売時点情報管理システム（ＰＯＳ）ター
ミナル、タッチパネルを備えた装置が挙げられる。もち
ろん、本発明による半導体装置はこれらの電子装置の表
示部にも適用可能である。
た携帯電話及び図１０で示したデジタルスチールカメラ
以外の電子装置の例として、ＯＥＬＤテレビセット、ビ
ューファインダー型及びモニター型ビデオテープレコー
ダー、カーナビゲーションシステム、ポケベル、電子ノ
ートブック、携帯計算機、ワードプロセッサ、ワークス
テーション、販売時点情報管理システム（ＰＯＳ）ター
ミナル、タッチパネルを備えた装置が挙げられる。もち
ろん、本発明による半導体装置はこれらの電子装置の表
示部にも適用可能である。
【００５１】以上説明したように本発明によれば、基板
上に形成したソース、チャンネル、及びドレインの各領
域を有する半導体層と、この半導体層上に形成した絶縁
膜と、この絶縁膜内に内在させ且つ注入されたキャリア
の電荷を捕獲する粒状の電荷捕獲体（例えば半導体又は
金属からなる複数の粒子）とを備えたので、基板及び半
導体層から成る薄膜トランジスタ（ＴＦＴ）素子に、粒
状の電荷捕獲体に拠るメモリ機能を持たせて成るＴＦＴ
メモリを提供することができる。
上に形成したソース、チャンネル、及びドレインの各領
域を有する半導体層と、この半導体層上に形成した絶縁
膜と、この絶縁膜内に内在させ且つ注入されたキャリア
の電荷を捕獲する粒状の電荷捕獲体（例えば半導体又は
金属からなる複数の粒子）とを備えたので、基板及び半
導体層から成る薄膜トランジスタ（ＴＦＴ）素子に、粒
状の電荷捕獲体に拠るメモリ機能を持たせて成るＴＦＴ
メモリを提供することができる。
【００５２】これにより、ＴＦＴ素子の使用範囲がメモ
リ素子まで広がる。したがって、ＴＦＴ素子は、従来で
は、表示体の画素やその周辺回路のみに使用されている
だけである。このＴＦＴメモリをメモリ手段として用い
ると、ＴＦＴを用いている他の薄膜構造体（例えば液晶
表示体やそのドライバ回路）と同一のパネル上にこのメ
モリ手段を実装でき、装置やシステムの小型化及びコン
パクト化或いは低消費電力化に著しく寄与することとな
る。
リ素子まで広がる。したがって、ＴＦＴ素子は、従来で
は、表示体の画素やその周辺回路のみに使用されている
だけである。このＴＦＴメモリをメモリ手段として用い
ると、ＴＦＴを用いている他の薄膜構造体（例えば液晶
表示体やそのドライバ回路）と同一のパネル上にこのメ
モリ手段を実装でき、装置やシステムの小型化及びコン
パクト化或いは低消費電力化に著しく寄与することとな
る。
【図１】 本発明によりメモリ機能を持たせた薄膜半
導体装置を内蔵した液晶表示装置を用いて構成した電子
ブックの一例を示す図である。
導体装置を内蔵した液晶表示装置を用いて構成した電子
ブックの一例を示す図である。
【図２】 液晶表示装置の電気的ブロック構成を示す
図である。
図である。
【図３】 半導体薄膜装置としてのＴＦＴメモリの薄
膜構造を示す部分的な断面図である。
膜構造を示す部分的な断面図である。
【図４】 図３に示すＴＦＴメモリの平面図である。
【図５】 ＴＦＴメモリの製造段階を示す図である。
【図６】 ＴＦＴメモリの制御ゲート電圧Ｖgとドレイ
ン電流Ｉdの情報書込みに対する特性変化を定性的に示
す図である。
ン電流Ｉdの情報書込みに対する特性変化を定性的に示
す図である。
【図７】 （Ａ）情報を書き込むために制御ゲートへ
正の電圧を印加することを示す図である。（Ｂ）情報を
消去するためにドレインに負の電圧を印加することを示
す図である。
正の電圧を印加することを示す図である。（Ｂ）情報を
消去するためにドレインに負の電圧を印加することを示
す図である。
【図８】 本発明による画素ドライバーを有する表示
装置を組み込んだ携帯パソコンの概略図である。
装置を組み込んだ携帯パソコンの概略図である。
【図９】 本発明による画素ドライバーを有する表示
装置を組み込んだ携帯電話の概略図である。
装置を組み込んだ携帯電話の概略図である。
【図１０】 本発明による画素ドライバーを有する表
示装置を組み込んだデジタルカメラの概略図である。
示装置を組み込んだデジタルカメラの概略図である。
１１ ＴＦＴメモリ ２１ 基板 ２２ 多結晶シリコン層 ２２ａ ソース ２２ｂ チャネル ２２ｃ ドレイン ２３ 第１のゲート酸化膜 ２４ シリコン粒子 ２５ 第２のゲート酸化膜
フロントページの続き Ｆターム(参考） 5F083 EP17 EP22 ER09 HA02 JA36 JA39 5F101 BA54 BB02 BC02 BC11 BD30 5F110 AA09 BB08 CC02 DD02 DD13 EE03 EE04 EE09 FF02 FF09 FF25 FF29 FF40 GG02 GG13 HJ13 NN02 PP03 QQ11
Claims (24)
- 【請求項１】 基板と、基板上に形成されたソース、
チャネル、ドレインの各領域を有する半導体層と、半導
体層上に形成された絶縁膜と、この絶縁膜内に内在させ
且つ注入されたキャリアの電荷を捕獲する粒状の電荷捕
獲体とを備えた半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記基板は、絶縁基板であることを特徴とする半導体装
置。 - 【請求項３】 請求項１記載の半導体装置において、 前記電荷捕獲体は、半導体又は金属から成る複数の粒子
であることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記複数の粒子は夫々、シリコン粒子であることを特徴
とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 前記シリコン粒子の粒径は、1μｍ以下、1000Å以下、
又は500Å以下の値をとるように形成されていることを
特徴とする半導体装置。 - 【請求項６】 請求項３記載の半導体装置において、 前記絶縁膜は、前記半導体層上に形成された第１の絶縁
膜と、この第１の絶縁膜上に形成された第２の絶縁膜と
から成り、 前記複数の粒子を前記第１の絶縁膜と前記第２の絶縁膜
との間に挟んで内在されたことを特徴とする半導体装
置。 - 【請求項７】 請求項６記載の半導体装置において、 前記第１の絶縁膜は極薄の厚さに形成されたことを特徴
とする半導体装置。 - 【請求項８】 請求項７記載の半導体装置において、 前記第１の絶縁膜の膜厚は、500Å以下、100Å以下、又
は50Å以下の値をとるように形成されたことを特徴とす
る半導体装置。 - 【請求項９】 請求項１乃至８のいずれか一項に記載
の半導体装置において、 前記絶縁膜上の前記チャンネ
ル領域に対向する位置に、電界印加用の制御ゲートが形
成されたことを特徴とする半導体装置。 - 【請求項１０】 請求項１乃至９のいずれか一項に記
載の半導体装置において、 前記基板及び前記半導体層は薄膜トランジスタ（ＴＦ
Ｔ）を成すことを特徴とする半導体装置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 前記半導体層を低温ポリシリコンプロセスで形成し、前
記薄膜トランジスタを低温ポリシリコンＴＦＴとして構
成されたことを特徴とする半導体装置。 - 【請求項１２】 表示部とデータドライバとスキャン
ドライバと複数のメモリ要素を有するメモリ手段とを備
えた電子光学装置において、 請求項１記載の半導体装置をメモリ手段のメモリ要素と
して用いたことを特徴とする電子光学装置。 - 【請求項１３】 表示部とデータドライバとスキャン
ドライバと複数のメモリ要素を有するメモリ手段とを備
えた電子光学装置において、 請求項１記載の半導体装置が表示部の画素に配置されメ
モリ要素として用いられたことを特徴とする電子光学装
置。 - 【請求項１４】 請求項１２記載の電子光学装置にお
いて、 表示部とデータドライバとスキャンドライバとが共通の
基板上に配置されたことを特徴とする電子光学装置。 - 【請求項１５】 請求項１２乃至１４のいずれか一項
に記載の電子光学装置を有する電子装置。 - 【請求項１６】 基板上にソース、チャンネル、及び
ドレインの各領域を有する半導体層を形成する第１工程
と、この半導体層上に、注入されたキャリアの電荷を捕
獲する粒状の電荷捕獲体を内在させた絶縁体を形成する
第２工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１７】 請求項１６記載の半導体装置の製造
方法において、 前記第２工程は、前記半導体層上に前記絶縁膜の第１の
部分を成す第１の絶縁膜を形成する工程と、この第１の
絶縁膜上に前記粒状の電荷捕獲体を置く工程と、この電
荷捕獲体を前記第１の絶縁膜上に置いた状態で当該第１
の絶縁膜上に前記絶縁膜の第２の部分を成す第２の絶縁
膜を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項１８】 請求項１７記載の半導体装置の製造
方法において、 前記第１の絶縁膜はプラズマ酸化で形成されたことを特
徹とする半導体装置の製造方法。 - 【請求項１９】 請求項１７記載の半導体装置の製造
方法において、 前記電荷捕獲体はスパッタリング及びエッチングで形成
されたことを特徴とする半導体装置の製造方法。 - 【請求項２０】 請求項１９記載の半導体装置の製造
方法において、 前記電荷捕獲体はＡｌ−Ｓｉのスパッタリング及びエッ
チングで形成されたことを特徴とする半導体装置の製造
方法。 - 【請求項２１】 請求項１７記載の半導体装置の製造
方法において、 前記第２の絶縁膜はＣＶＤ法で形成されたことを特徴と
する半導体装置の製造方法。 - 【請求項２２】 請求項１７記載の半導体装置の製造
方法において、 前記第１の絶縁膜はプラズマ酸化で形成され、前記電荷
捕獲体はスバッタリング及びエッチングで形成され、及
び前記第２の絶縁膜はＣＶＤ法で形成されたことを特徴
とする半導体装置の製造方法。 - 【請求項２３】 請求項１６乃至２２のいずれか一項
に記載の半導体装置の製造方法において、 前記粒状の電荷捕獲体はシリコン粒子であることを特徴
とする半導体装置の製造方法。 - 【請求項２４】 請求項１６乃至２３のいずれか一項
に記載の半導体装置の製造方法において、 前記第１工程は、前記半導体層を低温ポリシリコンプロ
セスで形成する工程であり、これにより、前記基板及び
前記半導体層は低温ポリシリコンＴＦＴ（薄膜トランジ
スタ）としてして構成されることを特徴とする半導体装
置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0017158.7 | 2000-07-11 | ||
| GB0017158A GB2364823A (en) | 2000-07-12 | 2000-07-12 | TFT memory device having gate insulator with charge-trapping granules |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110829A true JP2002110829A (ja) | 2002-04-12 |
| JP4026332B2 JP4026332B2 (ja) | 2007-12-26 |
Family
ID=9895554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211113A Expired - Fee Related JP4026332B2 (ja) | 2000-07-12 | 2001-07-11 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6787403B2 (ja) |
| JP (1) | JP4026332B2 (ja) |
| GB (2) | GB2364823A (ja) |
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- 2001-07-11 JP JP2001211113A patent/JP4026332B2/ja not_active Expired - Fee Related
-
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Also Published As
| Publication number | Publication date |
|---|---|
| US7221016B2 (en) | 2007-05-22 |
| GB0116839D0 (en) | 2001-08-29 |
| US20020017681A1 (en) | 2002-02-14 |
| GB2364823A (en) | 2002-02-06 |
| GB2369243B (en) | 2002-11-13 |
| GB0017158D0 (en) | 2000-08-30 |
| US6787403B2 (en) | 2004-09-07 |
| US20040206957A1 (en) | 2004-10-21 |
| GB2369243A (en) | 2002-05-22 |
| JP4026332B2 (ja) | 2007-12-26 |
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| JP2003289040A5 (ja) | ||
| JP2007281137A (ja) | 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器 | |
| JPH11163172A (ja) | 不揮発性メモリ及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060509 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070823 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070918 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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