JPH11163172A - 不揮発性メモリ及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリの微細化に伴って発生する短
チャネル効果を効果的に抑止し、高性能なメモリを実現
する。 【解決手段】 不揮発性メモリにおいて、フィールド酸
化膜１０２、ソース領域１０３及びドレイン領域１０４
とで囲まれた活性領域には、局部的にピニング領域１０
５が設けられている。本願発明ではピニング領域１０５
によってドレイン側からソース側に向かって広がる空乏
層を抑止し、短チャネル効果に伴うパンチスルー現象を
防止する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本願発明は単結晶または実質
的に単結晶と見なせる半導体薄膜を利用して形成された
ＳＯＩ構造の不揮発性メモリに関する。特に、本願発明
はチャネル長が２μｍ以下、さらには 0.5μｍ以下の不
揮発性メモリに対して有効である。

【０００２】

【従来の技術】コンピューターの内部におけるデータの
記憶・保持を行うＩＣメモリは大別してＲＡＭとＲＯＭ
に分けられる。ＲＡＭ（Random Access Memory）として
はＤＲＡＭ（ダイナミックＲＡＭ）やＳＲＡＭ（スタテ
ィックＲＡＭ）が挙げられるがこれらは電源を切るとデ
ータが消失する。

【０００３】一方、ＲＯＭとしてはマスクＲＯＭ、ＰＲ
ＯＭ（プログラマブルＲＯＭ）が知られ、電源を切って
もデータが失われないという利点を有する。さらに、Ｐ
ＲＯＭはデータ消去を紫外光で行うＥＰＲＯＭ（Erasab
le- ＰＲＯＭ）、データ消去を電気的に行うＥＥＰＲＯ
Ｍ（Electrically- ＥＰＲＯＭ）、データ消去を電気的
に一括で行うフラッシュメモリ（flash-ＥＥＰＲＯＭ）
などに分類することができる。

【０００４】恒久的なデータ保持という優れた利点を生
かすべく不揮発性メモリの研究開発は目覚ましい勢いで
進められ、最近では磁気メモリの代替メモリとしての可
能性が議論されている段階である。

【０００５】この様なＩＣメモリは信頼性や性能の追及
と同時に、記憶容量の拡大を進めなければならない。即
ち、他のＩＣと同様に微細化技術を常に取り入れ、スケ
ーリング則に沿って開発が進められている。

【０００６】ところが、不揮発性メモリは基本的には電
界効果トランジスタ（以下、ＦＥＴと記す）と同じ動作
原理を利用してデータの格納を行う。従って、微細化に
伴ってＦＥＴ動作に重大な弊害をもたらすことで知られ
る短チャネル効果は、不揮発性メモリの動作においても
重大な弊害をもたらす。

【０００７】特に、パンチスルーと呼ばれる現象はソー
ス−ドレイン間耐圧を下げることでゲイト電極による電
流制御を困難なものとする。そこで従来はパンチスルー
耐性を高めるための構造、例えばボケット構造と呼ばれ
る工夫を施した例もある。

【０００８】

【発明が解決しようとする課題】上述のポケット構造は
チャネル／ドレイン接合部に基板と同じ導電型の不純物
領域を設けた構造である。こうすることでドレイン空乏
層の広がりを抑え、パンチスルーの発生を抑止すること
ができる。

【０００９】しかしながら、不揮発性メモリではチャネ
ル／ドレイン接合部において積極的にインパクトイオン
化を起こして電子−正孔対を生成するため、フローティ
ングゲイトへの電子の注入と同時に、基板側には多量の
正孔が流れる。

【００１０】その一方で、上述のポケット構造では多量
に発生した正孔はチャネル形成領域の下に蓄積され、そ
の結果、基板浮遊効果と呼ばれる現象が発生する。この
状態ではチャネル形成領域を移動する電荷量をコントロ
ールゲイトで制御できなくなるといった問題が生じる。

【００１１】本願発明は、上記問題点を鑑みてなされた
ものであり、不揮発性メモリの微細化に伴って発生する
短チャネル効果を効果的に防止または抑制し、高性能な
メモリを実現することを課題とする。

【００１２】

【課題を解決するための手段】本明細書で開示する発明
の構成は、絶縁表面を有する基板上において、単結晶ま
たは実質的に単結晶と見なせる半導体薄膜を利用して形
成されたソース領域、ドレイン領域及び活性領域と、前
記活性領域に設けられたストライプ状の不純物領域と、
前記不純物領域に挟まれた真性または実質的に真性なチ
ャネル形成領域と、を含むことを特徴とする。

【００１３】また、他の発明の構成は、絶縁表面を有す
る基板上において、単結晶または実質的に単結晶と見な
せる半導体薄膜を利用して形成されたソース領域、ドレ
イン領域及び活性領域と、前記活性領域に設けられたス
トライプ状の不純物領域と、前記不純物領域に挟まれた
真性または実質的に真性なチャネル形成領域と、を含
み、前記不純物領域は１３族又は１５族から選ばれた元
素からなることを特徴とする。

【００１４】また、他の発明の構成は、絶縁表面を有す
る基板上において、単結晶または実質的に単結晶と見な
せる半導体薄膜を利用して形成されたソース領域、ドレ
イン領域及び活性領域と、前記活性領域に設けられたス
トライプ状の不純物領域と、前記不純物領域に挟まれた
真性または実質的に真性なチャネル形成領域と、を含
み、前記不純物領域は１３族又は１５族から選ばれた元
素からなり、当該不純物領域によって前記ドレイン領域
から前記ソース領域に向かって広がる空乏層が抑止され
ることを特徴とする。

【００１５】上記構成において、前記不純物領域は前記
ソース領域から前記ドレイン領域に渡ってストライプ状
に設けられていると好ましい。

【００１６】また、上記構成において、前記不純物領域
に含まれる元素の濃度は 1×10¹⁷〜5×10²⁰atoms/cm³
であることが好ましい。

【００１７】また、上記構成からなる不揮発性メモリを
記録媒体とする記録回路を形成し、それを電子機器に組
み込むことが有効である。

【００１８】本願発明の主旨は、活性領域に対して局部
的に不純物領域を形成し、その不純物領域によってドレ
イン領域からソース領域に向かって広がる空乏層を抑止
することにある。なお、本明細書中ではソース領域、ド
レイン領域及びフィールド酸化膜で囲まれた領域を活性
領域と呼び、さらに活性領域を局部的に設けられた不純
物領域とチャネル形成領域とに区別している。

【００１９】また、本発明者らは空乏層を抑止する効果
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。

【００２０】

【発明の実施の形態】本願発明の実施の形態について、
以下に示す実施例でもって詳細な説明を行うこととす
る。

【００２１】

【実施例】〔実施例１〕本実施例について、図１を用い
て説明する。図１に示すのは本願発明を適用した不揮発
性メモリの断面及び上面図である。なお、本実施例では
基本的なスタック構造のＥＥＰＲＯＭを例にとって説明
する。

【００２２】図１において、１００は単結晶シリコン
（Ｐ型シリコン）、１０１は埋め込み酸化膜、１０２は
ＬＯＣＯＳ法により形成したフィールド酸化膜、１０３
は砒素（又はリン）を添加して形成したソース領域、１
０４はドレイン領域である。

【００２３】なお、本実施例ではＮ型ＥＥＰＲＯＭの構
造例を示すがＰ型とすることも可能である。Ｐ型にする
場合にはＮ型シリコン中にボロンを添加してソース／ド
レイン領域を形成すれば良い。

【００２４】また、埋め込み酸化膜を有した単結晶シリ
コン基板としてはＳＩＭＯＸ基板やＵＮＩＢＯＮＤ基板
（スマートカット法を利用した基板）などを用いること
ができる。勿論、他の公知のＳＯＩ基板を用いても良
い。

【００２５】この時、埋め込み酸化膜上に形成される単
結晶シリコン薄膜の膜厚は10〜100nm（代表的には30〜5
0nm）とすることが好ましい。膜厚が薄いほどホットエ
レクトロン注入が起こりやすくなるので、書き込み電圧
を低減することができる。

【００２６】そして、１０５が本願発明で最も重要な不
純物領域（以下、ピニング領域と呼ぶ）である。ピニン
グ領域１０５はシリコン基板１０１と同一導電型の不純
物（ソース／ドレイン領域とは逆導電型の不純物）を添
加して形成される。

【００２７】本実施例ではＰ型シリコンを用いることに
なる（埋め込み酸化膜上の単結晶シリコン薄膜もＰ型と
なる）ので１３族から選ばれた元素（代表的にはボロ
ン）を添加して形成する。勿論、Ｎ型シリコンを用いる
場合（Ｐ型ＥＥＰＲＯＭを作製する場合）には、１５族
から選ばれた元素（リン、砒素等）を添加してピニング
領域を形成すれば良い。

【００２８】なお、上述の１３族又は１５族から選ばれ
た元素は単結晶シリコンのエネルギーバンドをシフトさ
せることでキャリア（電子または正孔）にとってのエネ
ルギー障壁を形成している。そういった意味で、ピニン
グ領域はエネルギーバンドをシフトさせてなる領域と呼
ぶこともでき、その様な効果を示す元素であれば１３族
又は１５族元素でなくても用いることは可能である。

【００２９】ここでエネルギーバンドをシフトさせる元
素について図２に示す様な概念図で説明する。図２
（Ａ）は単結晶シリコンのエネルギーバンド状態を表し
ている。そこに電子の移動を妨げる方向にエネルギーバ
ンドをシフトさせる不純物元素（１３族から選ばれた元
素）を添加すると、図２（Ｂ）の様なエネルギー状態に
変化する。

【００３０】この時、添加領域ではエネルギーバンドギ
ャップに変化はないがフェルミレベル（Ｅｆ）が価電子
帯（Ｅｖ）側に移動する。その結果、見かけ上、上側に
エネルギー状態がシフトする。そのため、アンドープな
領域に比べて△Ｅだけ（電子にとって）高いエネルギー
障壁が形成される。

【００３１】また、図２（Ａ）の状態に正孔の移動を妨
げる方向にエネルギーバンドをシフトさせる不純物元素
（１５族から選ばれた元素）を添加すると、エネルギー
状態は図２（Ｃ）の様に変化する。

【００３２】この場合、添加領域のフェルミレベルは伝
導帯（Ｅｃ）側に移動し、見かけ上、下側にエネルギー
状態がシフトする。そのため、アンドープな領域に比べ
て△Ｅだけ（正孔にとって）高いエネルギー障壁が形成
される。

【００３３】以上の様に、不純物を添加しない（アンド
ープの）領域とピニング領域との間にはΔＥに相当する
エネルギー差が生まれる。このエネルギー的（電位的）
な障壁の高さは不純物元素の添加濃度によって変化す
る。本願発明では、この不純物元素の濃度を 1×10¹⁷〜
5×10²⁰atoms/cm³ （好ましくは 1×10¹⁸〜 5×10¹⁹at
oms/cm³ ）の範囲で調節する。

【００３４】なお、ピニング領域１０５の形成は微細加
工技術を利用することで形成しうるため、イオンインプ
ランテーション法やＦＩＢ（Focusd Ion Beam ）など、
微細加工に適した添加手段を用いる必要がある。また、
マスクを用いる添加法を利用するならば電子描画法を用
いてマスクパターンを形成するなどの微細加工を用いる
ことが望ましい。

【００３５】また、ピニング領域１０５は、最も典型的
には図１（Ａ）に示す様にピニング領域１０５とチャネ
ル形成領域１０６とが互いに概略平行に、且つ、交互に
並んで配置される。即ち、ソース領域１０３、ドレイン
領域１０４及びフィールド酸化膜１０２で囲まれた領域
（活性領域）内にストライプ状に複数のピニング領域が
設けられた構成が好ましい。

【００３６】なお、活性領域の側端部（活性領域とフィ
ールド酸化膜が接する端部）にピニング領域を設けるこ
とは有効である。側端部にピニング領域を形成しておく
と、側端部を伝わるリーク電流を低減することが可能で
ある。

【００３７】また、ピニング領域１０５は少なくとも活
性領域とドレイン領域１０４との接合部（ドレイン接合
部）にかかる様に形成されていれば良い。パンチスルー
で問題となる空乏層はドレイン接合部から広がるのでこ
こを抑えれば効果は得られる。即ち、ピニング領域を活
性領域に対してドット状や楕円形状に設けて、その一部
がドレイン接合部に存在すれば空乏層の広がりを抑える
ことはできる。

【００３８】勿論、図１（Ａ）に示す様にソース領域１
０３からドレイン領域１０４に渡って形成すればより効
果的にピニング効果を得ることが可能である。

【００３９】また、ピニング領域１０５の打ち込み深さ
は下地膜１０１に到達するか、或いは下地膜１０１内に
食い込む様に形成することが好ましい。本実施例では単
結晶シリコン薄膜の膜厚を10〜100 nm（代表的には30〜
50nm）とするため、ピニング領域１０５の打ち込み深さ
は10〜150 nm（代表的には30〜100nm ）の範囲で調節す
れば良い。

【００４０】ここでチャネル長およびチャネル幅の定義
を図３を用いて行う。図３においてソース領域３０１と
ドレイン領域３０２との間の距離（活性領域３０３の長
さに相当する）をチャネル長（Ｌ）と定義する。本願発
明はこの長さが２μｍ以下、典型的には0.05〜0.5 μ
ｍ、好ましくは 0.1〜0.3 μｍである場合に有効であ
る。また、このチャネル長に沿った方向をチャネル長方
向と呼ぶ。

【００４１】また、任意のピニング領域３０４の幅をピ
ニング幅（ｖ_j ）とする。ピニング幅は１μｍ以下、典
型的には0.01〜0.2 μｍ、好ましくは0.05〜0.1 μｍと
すれば良い。そして、活性領域３０３内に存在する全て
のピニング領域の幅の総和を有効ピニング幅（Ｖ）とす
ると、次式の様に定義される。

【００４２】

【数１】

【００４３】なお、ピニング効果を得るには活性領域３
０３に対して少なくとも一つのピニング領域を設ける必
要がある。即ち、ｊ＝１以上が条件として必要である。
また、活性領域３０３の側端部（フィールド酸化膜に接
する部分）にピニング領域を設ける場合には少なくとも
ｊ＝２以上が必要条件となる。

【００４４】また、チャネル形成領域３０５の幅をチャ
ネル幅（ｗ_i ）とする。チャネル幅はどの様な場合にも
対応できるが、メモリは大電流を流す必要がないので３
μｍ以下、典型的には 0.1〜２μｍ、好ましくは 0.1〜
0.5 μｍとすれば良い。

【００４５】また、上記チャネル幅（ｗ_i ）の総和を有
効チャネル幅（Ｗ）とすると次式の様に定義される。

【００４６】

【数２】

【００４７】なお、チャネル幅が 0.3μｍ以下といった
様に極端に狭い場合、活性領域内に配置しうるピニング
領域の本数には限りがある。その様な場合には少なくと
も活性領域３０３の側端部のみに設ける様な構成とすれ
ば良い。

【００４８】その様な場合にはチャネル幅ｗ_i はｉ＝１
となる。勿論、効果的にピニング効果を得るためには活
性領域３０３の側端部以外にもピニング領域を設けた方
が良い。その場合にはｉ＝２以上となる。

【００４９】また、以上のピニング領域の総和（有効ピ
ニング幅）とチャネル形成領域の総和（有効チャネル
幅）とを加えた総和を総合チャネル幅（Ｗ_total ）と
し、次式で定義する。

【００５０】

【数３】

【００５１】この総合チャネル幅（Ｗ_total ）は活性領
域３０３の幅（活性領域のチャネル長方向に対して垂直
な方向の長さ）に相当するものである。また、この総合
チャネル幅に沿った方向をチャネル幅方向と呼ぶことに
する。

【００５２】以上の様に、本願発明では極めてチャネル
長が小さい不揮発性メモリに適用することを念頭に置い
ているので、ピニング領域およびチャネル形成領域は極
めて微細な寸法で形成しなくてはならない。

【００５３】なお、図１においてピニング領域１０５に
添加した不純物元素はファーネスアニール、レーザーア
ニール、ランプアニール等で活性化を行うことが好まし
い。この活性化工程はゲイト絶縁膜の形成などの後工程
におけるアニール処理と同時に行っても良いし、それと
は別に単独で行っても良い。

【００５４】本願発明の特徴は、従来の不揮発性メモリ
においてチャネル形成領域として機能していた領域に、
局部的（好ましくはストライプ状）にピニング領域を設
けた点にある。従って、それ以外の構造については従来
の不揮発性メモリの構造をそのまま踏襲することができ
る。

【００５５】即ち、ソース領域１０３、ドレイン領域１
０４、ピニング領域１０５を設けた単結晶シリコン薄膜
上にトンネル酸化膜１０７を設ける。トンネル酸化膜は
高品質な膜質が望まれるため熱酸化工程によって形成す
る。本実施例ではトンネル酸化膜１０７の膜厚を11nmと
する。勿論、トンネル酸化膜の膜厚はこの数値に限定さ
れないことは言うまでもない。

【００５６】なお、本実施例では上述のピニング領域１
０５の形成はトンネル酸化膜１０７を形成した後で行っ
ても構わない。

【００５７】トンネル酸化膜１０７の上には第１の多結
晶シリコン層でなるフローティグゲイト１０８を設け
る。なお、図１（Ｃ）に示す様にフローティングゲイト
１０８の端部がピニング領域１０５とドレイン領域１０
４との接合部にオーバーラップする様な構成とすること
は重要である。

【００５８】この接合部における電界集中により多量の
ホットエレクトロンが発生するので、この部分にフロー
ティングゲイトをオーバーラップさせると高い効率でホ
ットエレクトロン注入を行うことができる。

【００５９】こうしてフローティングゲイト１０８を設
けたら、第１の層間膜１０９、第２の多結晶シリコン層
でなるコントロールゲイト１１０、第２の層間膜１１
１、ビット線１１２を設ける。

【００６０】勿論、多結晶シリコン層の代わりに金属膜
などの導電層を用いることも可能である。また、層間膜
としてSiO₂/SiN/SiO₂ で表される様な積層膜（一般的に
ＯＮＯ膜と呼ばれる）を用いることも有効である。

【００６１】なお、本実施例の２層多結晶シリコン型Ｅ
ＥＰＲＯＭは図１（Ｄ）に示す様な回路図で表される。
図１（Ｄ）において、Ｖｄはドレイン電圧、Ｖｓはソー
ス電圧、C.G.はコントロールゲイト電圧、F.G.はフロー
ティングゲイトの持つ電位を示している。

【００６２】なお、本実施例のＥＥＰＲＯＭではデータ
の書込みと消去の時に、次に示す様な電圧が印加され
る。

【００６３】

【表１】

【００６４】勿論、動作電圧は表１に限定される必要は
ない。また、本実施例の構造もこれに限定されず、デー
タ消去を電気的に行うＥＥＰＲＯＭ全てに対して本願発
明を適用することは可能である。

【００６５】（本実施例の作用効果）まず、本実施例の
第１の効果について説明する。図１において、活性領域
に局部的に形成されたピニング領域１０５は、ドレイン
側から広がる空乏層に対してストッパーとして働き、空
乏層の広がりを効果的に抑止する。従って、空乏層の広
がりによるパンチスルー現象が防止される。また、空乏
層の広がりによる空乏層電荷の増加が抑制されるので、
しきい値電圧の低下も避けられる。

【００６６】次に第２の効果について説明する。本実施
例ではピニング領域によって意図的に狭チャネル効果を
強めることができる。狭チャネル効果とは、チャネル幅
が極端に狭い場合に観測される現象であり、しきい値電
圧の増加をもたらす（サブミクロンデバイスＩ；小柳光
正他，pp88〜138 ，丸善株式会社，1987参照）。

【００６７】図４は本実施例のピニングＴＦＴが動作し
た際の活性領域のエネルギー状態（電位状態）を示して
いる。図４において、４０１、４０２で示される領域が
ピニング領域１０５のエネルギー状態に相当し、４０３
で示される領域がチャネル形成領域１０６のエネルギー
状態に相当する。

【００６８】図４からも明らかな様に、ピニング領域１
０５はエネルギー的に高い障壁を形成し、チャネル形成
領域１０６はエネルギー障壁の低い領域を形成する形と
なる。そのため、キャリアはエネルギー状態の低いチャ
ネル形成領域１０６を優先的に移動する。

【００６９】この様に、ピニング領域１０５ではエネル
ギー的に高い障壁が形成され、その部分のしきい値電圧
が増加する。その結果、全体として観測されるしきい値
電圧も増加するのである。この狭チャネル効果は有効チ
ャネル幅が狭くなるほど顕著に現れる。

【００７０】以上に示した様に、本願発明ではピニング
領域１０５に添加する不純物濃度や有効チャネル幅を自
由に設計することで狭チャネル効果の強弱を制御し、し
きい値電圧を調節することが可能である。即ち、ピニン
グ効果を制御することで短チャネル効果によるしきい値
電圧の低下と狭チャネル効果によるしきい値電圧の増加
とのバランスをとって所望の値に調節することも可能で
ある。

【００７１】また、ピニング領域にはＮ型ならば１３族
元素が添加され、Ｐ型ならば１５族元素が添加されるの
で、その部分ではしきい値電圧が増加する方向（Ｎチャ
ネル型の場合は正、Ｐチャネル型の場合は負の方向）に
シフトする。即ち、局部的にしきい値電圧が増加するの
で、その分全体的なしきい値電圧も増加する。従って、
所望のしきい値電圧に調節するためにはピニング領域に
添加する不純物濃度を適切な値とすることが重要であ
る。

【００７２】ところで不揮発性メモリでは、フローティ
ングゲイトへ電子を注入することによってしきい値電圧
を変化させ、ある所定の電圧を印加した時にビット線に
電流が流れるかどうかを検知することで「０」と「１」
とを識別している。従って、しきい値電圧が短チャネル
効果によって極端に小さくなってしまうと、「０」と
「１」の区別を非常に小さな電圧印加で識別しなくては
ならない。即ち、ノイズ等の影響を受けやすく、誤動作
の恐れが増大する。

【００７３】しかしながら、本願発明ではしきい値電圧
の低下を抑えて所望のしきい値電圧に制御するとができ
るため、「０」、「１」の識別能力は高くなる。即ち、
非常に信頼性の高い不揮発性メモリを実現することが可
能である。

【００７４】次に、第３の効果について説明する。本実
施例の不揮発性メモリは、チャネル形成領域１０６が実
質的に真性な領域で構成され、その領域を多数キャリア
（Ｎ型ならば電子、Ｐ型ならば正孔）が移動するという
利点がある。

【００７５】ここで実質的に真性な領域とは、基本的に
はアンドープな単結晶半導体領域を指す。その他、逆導
電型の不純物元素を添加することにより意図的に導電型
を相殺させた領域、しきい値電圧の制御が可能な範囲に
おいて一導電型を有する領域を含む。

【００７６】例えば、ドーパント濃度が 5×10¹⁶atoms/
cm³ 以下（好ましくは 5×10¹⁵atoms/cm³ 以下）であ
り、含有する炭素、窒素、酸素の濃度が 2×10¹⁸atoms/
cm³ 以下（好ましくは 5×10¹⁷atoms/cm³ 以下）である
単結晶シリコンは実質的に真性であると言える。そうい
った意味で一般的にＩＣで用いられるシリコンウェハは
プロセス過程で意図的に不純物を添加しない限り実質的
に真性である。

【００７７】キャリアの移動する領域が実質的に真性で
ある場合、不純物散乱による移動度の低下は極めて小さ
くなり高いキャリア移動度が得られる。即ち、キャリア
の移動度は格子散乱による影響が支配的になり、非常に
理想状態に近くなる。

【００７８】また、図１（Ａ）に示す様に、ソース領域
からドレイン領域に渡って線状のピニング領域を設けた
場合、ピニング領域によって多数キャリアの移動経路が
規定されるという効果が得られる。

【００７９】前述の様に、ピニング領域に挟まれたチャ
ネル形成領域のエネルギー状態は図４に示す様な状態と
なっている。図１（Ａ）に示す構成では、図４の様なエ
ネルギー状態のスリットが複数並んでいると考えられ
る。

【００８０】この様子を模式的に表したのが図５であ
る。図５において、５０１がピニング領域、５０２がチ
ャネル形成領域を表している。また、５０３が多数キャ
リア（電子または正孔）である。図５に示す様に、キャ
リア５０３はピニング領域５０１を越えることができな
いのでチャネル形成領域５０２を優先的に移動する。即
ち、ピニング領域によって多数キャリアの移動経路が規
定されるのである。

【００８１】多数キャリアの移動経路を規定することで
キャリア同士の自己衝突による散乱が低減する。この事
はキャリア移動度の向上に大きく寄与する。さらに、実
質的に真性なチャネル形成領域には極めて僅かな不純物
元素しか存在しないため、室温でも電子の移動度が通常
よりも速くなる速度オーバーシュート効果（K.Ohuchiet
al.,Jpn.J.Appl.Phys. 35,pp.960,1996 参照）が生じ
るので、キャリア移動度は極めて大きなものとなる。

【００８２】以上の様に高いキャリア移動度が得られる
ことで電荷の書込み時間と読み出し時間の短縮に効果が
現れ、メモリ機能が高性能化する。また、キャリア移動
度が速いということは、それだけ高エネルギーを持つた
めチャネルホットエレクトロン注入（ＣＨＥ注入）によ
る電荷の書込み効率が大幅に向上する。

【００８３】次に第４の効果について説明する。本実施
例の構成をとった場合、ピニング領域とドレイン領域と
の接合部（典型的には p⁺ /n⁺⁺接合または n⁺ /p⁺⁺が形
成される）における電界集中が非常に大きくなる。その
ため、加速されて高エネルギーをもった電子やインパク
トイオン化で発生した電子（これらはまとめてホットエ
レクトロンと呼ばれる）が多量に発生する。

【００８４】即ち、フローティングゲイトへの電荷の注
入が非常に効率良く行われ、データ書込み時間が短縮さ
れる。具体的には従来の1/10〜1/100 程度にまで短縮す
ることが可能である。従って、本願発明を利用すること
で今後実現される256 Ｍビットのスタック型フラッシュ
メモリのデータ書き込み時間は、10ns／バイト以下、好
ましくは 0.01 〜１ns／バイトを達成しうる。

【００８５】これにより磁気メモリのデータ書き込み動
作を上回る高速化が図れるため、磁気メモリで構成され
る現状のハードディスクを全てフラッシュメモリで置き
換えることが可能となる。即ち、非常に小さなチップで
従来の磁気メモリと同等の機能を果たすので、装置の小
型化と低価格化が促進されると予想される。

【００８６】さらに、本実施例の構成はデータの書き込
みに必要な電圧（書き込み電圧）を下げることにも有効
である。即ち、ピニング／ドレイン接合部における電界
集中でホットエレクトロン注入が促進されるため、従来
と同じ電荷量を注入するのに必要な書き込み電圧は 1/2
〜1/10で済む。

【００８７】そのため、現状ではスタック型のフラッシ
ュメモリの書き込み電圧は約10Ｖが必要とされるが、本
実施例の構成を利用すれば５Ｖ以下、好ましくは１〜３
Ｖ程度の書き込み電圧を実現しうる。

【００８８】この様に、ピニング領域を設けることでド
レイン接合部でのホットエレクトロン注入の効率を高め
ることができる。この効果は消費電力の低減や回路設計
の自由度を上げる上で有効である。

【００８９】次に第５の効果について説明する。本願発
明のピニング領域が短チャネル効果の防止、しきい値電
圧の制御といった機能を有することは既に述べたが、そ
の他にインパクトイオン化（衝突電離）による基板浮遊
効果を防止する上で非常に重要な役割を持つ。

【００９０】従来ならばインパクトイオン化によって発
生した電子−正孔対のうち電子はフローティングゲイト
に注入され、正孔はチャネル領域の下に蓄積される。そ
して、蓄積された正孔の影響を受けてソース側の拡散電
位が下がり、コントロールゲイトに依存しないドレイン
電流が観測される（基板浮遊効果という）。

【００９１】しかしながら、本願発明ではインパクトイ
オン化によって発生した正孔はただちにピニング領域内
へと移動し、その内部を通ってソース領域へと引き抜か
れていく。従って、チャネル領域の下に蓄積する様なこ
とはなく、基板浮遊効果を防ぐことが可能となる。

【００９２】この様な効果は、ピニング領域がソース領
域からドレイン領域に渡って形成される場合に特に顕著
に現れることは言うまでもない。また、ピニング領域が
ソース領域において取り出し電極と接していれば、より
効果的に正孔を引き抜くことが可能となる。

【００９３】〔実施例２〕実施例１に示した２層多結晶
シリコン型のＥＥＰＲＯＭは、バイト消去型（単位メモ
リ素子ごとのデータ消去を行う）とフラッシュ型（まと
まったメモリ素子の一括データ消去を行う）とに区別で
きる。

【００９４】フラッシュ型のＥＥＰＲＯＭはフラッシュ
メモリとも呼ばれるが、本願発明はどちらのタイプのＥ
ＥＰＲＯＭに対しても適用することができる。

【００９５】また、データの消去方法もソース消去型、
ソース・ゲイト消去型等、様々な方法があるが、いずれ
の場合にも本願発明の適用が可能である。

【００９６】〔実施例３〕実施例１及び実施例２では２
層多結晶シリコン型ＥＥＰＲＯＭの例を示したが、本実
施例では３層多結晶シリコン型ＥＥＰＯＲＭの例に本願
発明を適用した場合の例について図６を用いて説明す
る。

【００９７】なお、基本的な構造は実施例１で説明した
２層多結晶シリコン型ＥＥＰＲＯＭと同じであるので、
図１の説明に用いた符号を利用する。即ち、図６におい
て図１と同じ符号のついた部分は図１の説明を参照すれ
ば良い。本実施例では、異なる部分のみに新たな符号を
付して説明を行う。

【００９８】図６（Ａ）において、図１（Ａ）と異なる
点は消去ゲイト６０１が設けられた点にある。即ち、第
１層目の多結晶シリコン層で消去ゲイト６０１が構成さ
れ、続いて第２及び第３の多結晶シリコン層でそれぞれ
フローティングゲイト１０８、コントロールゲイト１１
０が構成される。

【００９９】実施例１の構造のＥＥＰＲＯＭではフロー
ティングゲイト１０８に注入された電子をソース領域に
引き抜くことでデータ消去を行うが、本実施例の構造で
はフローティングゲイト１０８に注入された電子を消去
ゲイト６０１に引き抜いてデータ消去を行う。

【０１００】そのため、図１（Ｂ）において消去ゲイト
６０１とフローティングゲイト１０８とを絶縁分離する
絶縁膜６０２はトンネル電流（ファウラノルドハイム電
流）を流すことができる様に可能な限り薄く（好ましく
は８〜12nm）、且つ、耐久性が高い様に高品質な膜でな
ければならない。

【０１０１】本実施例の場合、ピニング領域を設けた後
で消去ゲイト６０１及び消去ゲイト絶縁膜６０２の形成
工程が増える程度で基本的には実施例１に示した構造と
同じ工程でもって作製できる。

【０１０２】なお、本実施例の様な消去ゲイトを有する
ＥＥＰＲＯＭは図６（Ｄ）に示される様な回路図で表さ
れる。図６（Ｄ）において、Ｖｄはドレイン電圧、Ｖｓ
はソース電圧、E.G.は消去ゲイト電圧、C.G.はコントロ
ールゲイト電圧、F.G.はフローティングゲイトの持つ電
位を示している。

【０１０３】なお、本実施例のＥＥＰＲＯＭではデータ
の書込みと消去の時に、次に示す様な電圧が印加され
る。

【０１０４】

【表２】

【０１０５】勿論、動作電圧は表２に限定される必要は
ない。また、本実施例の構造もこれに限定されず、消去
ゲイト構造を有するＥＥＰＲＯＭ全てに対して本願発明
を適用することは可能である。

【０１０６】〔実施例４〕実施例１〜３に示した不揮発
性メモリはデータの書き込みにホットエレクトロン注入
を利用し、データの消去にファウラノルドハイム電流を
用いる。その様な動作モードはスタック型によく用いら
れている。

【０１０７】しかし、本願発明はデータの書き込みにフ
ァウラノルドハイム電流を用いる不揮発性メモリに対し
ても適用できる。その様な動作モードはＮＡＮＤ型、Ａ
ＮＤ型、ＤＩＮＯＲ型などによく用いられている。

【０１０８】特に、２５６Ｍビット以上の大容量を有す
るメモリを形成する際、信頼性を高める（劣化を抑えて
寿命を延ばす）ためにはファウラノルドハイム電流を用
いてデータの書き込みを行う方が好ましい。

【０１０９】〔実施例５〕実施例１に示した２層多結晶
シリコン型の構造では、データの消去を電気的に行うＥ
ＥＰＲＯＭを例にとって説明したが、フローティングゲ
イトに注入された電子を紫外光照射や熱によって励起
し、ソースや基板に引き抜く方法を利用した不揮発性メ
モリをＥＰＲＯＭと呼ぶ。本願発明はこの様なＥＰＲＯ
Ｍに対しても適用することができる。

【０１１０】また、ＥＰＲＯＭの中にはフローティング
ゲイトを用いず、コントロールゲイトとシリコン基板と
の間に２層構造のゲイト絶縁膜を設けて、その界面準位
にホットエレクトロンを捕獲するタイプの不揮発性メモ
リもある。例えば、酸化珪素膜と窒化珪素膜との界面に
ホットキャリアを捕獲するタイプをＮＭＯＳ型不揮発メ
モリと呼ぶ。

【０１１１】さらに、絶縁膜界面に金属クラスタ、シリ
コンクラスタ等を意図的に形成してそこにホットキャリ
アを捕獲するタイプの不揮発性メモリもある。

【０１１２】本願発明は上述の様なあらゆるタイプのＥ
ＰＲＯＭに対しても適用することが可能である。

【０１１３】〔実施例６〕実施例１では単結晶シリコン
中に埋め込み酸化膜を設け、その上に単結晶シリコン薄
膜を得た場合（代表的にはＳＩＭＯＸ基板）を例にとっ
て説明した。しかしながら、スマートカット法と呼ばれ
る技術を利用することで結晶化ガラス、石英、セラミッ
クス上に単結晶シリコン薄膜を得ることもできる。

【０１１４】なお、結晶化ガラスを使用するにあたって
全面（表面、裏面及び側面）を絶縁性シリコン膜で覆う
ことは有効である。こうすることで高温加熱処理を施し
た際にもガラス成分物質による汚染を防ぐことが可能と
なる。

【０１１５】さらに、結晶化ガラスは熱膨張係数がシリ
コン膜と同程度のものを用いることができるのでシリコ
ン薄膜に発生する応力を最小限に抑えることができる。
この事は信頼性の高い装置を作製する上で非常に重要で
ある。

【０１１６】また、例えば単結晶シリコン薄膜を用いた
ＴＦＴと不揮発性メモリとで構成されるＬＣＤ（液晶デ
ィスプレイ）を作製する様な場合、素子側基板として結
晶化ガラスを用いると、対向基板として安価なガラス基
板を用いても応力による反りなどが発生しない（素子側
基板が石英であるとやはり熱膨張係数の違いから反りが
生じる可能性があり、対向側に高価な石英基板を用いる
必要が生じる）。

【０１１７】この様に、サブストレートとして結晶化ガ
ラスを用い、それを覆う絶縁膜上に形成された単結晶シ
リコン薄膜で不揮発性メモリを構成することは低価格な
製品を製造する上で非常に有効である。この様な場合に
おいても、本願発明は容易に適用することが可能であ
る。

【０１１８】〔実施例７〕実施例１〜６では、半導体層
として単結晶シリコン薄膜を用いたＳＯＩ構造を例にと
って説明したが、これらの実施例で示した単結晶シリコ
ン薄膜は全て多結晶シリコン膜に置き換えても構わな
い。

【０１１９】本実施例の不揮発性メモリについて図１２
を用いて説明する。図１２（Ａ）は本実施例の上面図で
あり、それをＡ−Ａ’で切断した断面が図１２（Ｂ）、
Ｂ−Ｂ’で切断した断面が図１２（Ｃ）である。

【０１２０】図１２において、３０は結晶化ガラス（ガ
ラスセラミックス）である。本実施例で用いる多結晶シ
リコン膜を形成するには 700℃以上の加熱処理が必要で
あるため、耐熱性の高い材料を基板として用いる。

【０１２１】耐熱性の高い材料として石英を用いること
もできるが、本実施例では高価な石英基板の代わりに安
価な結晶化ガラスを用いる。また、結晶化ガラス３０は
絶縁性シリコン膜（酸化シリコン膜、窒化シリコン膜、
酸化窒化シリコン膜等）でなる保護膜３１で覆われ、ガ
ラス成分の流出を防止している。

【０１２２】保護膜３１の上には特異な結晶構造を有す
る多結晶シリコン薄膜でなる活性層が形成され、不純物
を添加することによりソース領域３２、ドレイン領域３
３、ピニング領域３４、チャネル形成領域３５が形成さ
れている。この多結晶シリコン薄膜の形成方法について
は後述する。

【０１２３】そして、多結晶シリコン薄膜でなる活性層
の表面にゲイト絶縁膜３６を形成したら、次に消去ゲイ
ト３７、トンネル酸化膜３８を設け、次いでフローティ
ングゲイト３９が形成されている。

【０１２４】さらに、フローティングゲイト３９を覆っ
て第１の層間膜４０、コントロールゲイト４１、第２の
層間膜４２、グランド線４３、ビット線４４が順次形成
されてスタック型の不揮発性メモリ（ＥＥＰＲＯＭ）を
構成している。

【０１２５】ところで、上述の様に本実施例では活性層
（ソース領域、チャネル形成領域及びドレイン領域を構
成する）として本出願人らが開発した特異な結晶構造を
有する多結晶シリコン薄膜を利用する。

【０１２６】勿論、公知の手段で得られる他の多結晶シ
リコンを用いても良いが、メモリ自体の動作速度の向上
及び書き込み電圧の低電圧化を図るならば、上述の特異
な結晶構造を有する多結晶シリコン薄膜を用いることが
望ましい。

【０１２７】ここでこの特異な結晶構造を有する多結晶
シリコン薄膜を形成するための技術について図１３を用
いて説明する。

【０１２８】図１３（Ａ）において、５０は結晶化ガラ
ス、５１は結晶化ガラスからの成分物質の流出を防ぐ保
護膜である。そして、その上に非晶質シリコン膜５２を
減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法に
より形成する。

【０１２９】ただし、減圧熱ＣＶＤ法で成膜した場合に
は裏面及び側面に成膜された膜を後の結晶化工程を行う
前に除去しておくことが好ましい。本発明者らの経験で
は、裏面や側面に非晶質シリコン膜を残したまま結晶化
工程を行うと結晶状態が悪化する様である（原因は不
明）。

【０１３０】なお、非晶質シリコン膜５２以外にもSi_x
Ge_1-x （0<X<1)で示されるシリコンとゲルマニウムの化
合物を利用するなど、他の半導体薄膜を用いることも可
能である。また、非晶質シリコン膜５３の膜厚は25〜10
0nm （好ましくは30〜60nm）とすれば良い。

【０１３１】次に、非晶質シリコン膜５２の結晶化工程
を行う。結晶化の手段としては本発明者らによる特開平
7-130652号公報記載の技術を用いる。同公報の実施例１
および実施例２のどちらの手段でも良いが、本願発明で
は実施例２に記載した技術内容（特開平8-78329 号公報
に詳しい）を利用するのが好ましい。

【０１３２】特開平8-78329 号公報記載の技術は、まず
触媒元素の添加領域を選択するマスク絶縁膜５３を形成
する。そして、非晶質シリコン膜５２の結晶化を助長す
る触媒元素を含有した溶液をスピンコート法により塗布
し、触媒元素含有層５４を形成する。（図１３（Ａ））

【０１３３】なお、触媒元素としてはニッケル（Ｎ
ｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマ
ニウム（Ｇｅ）、鉛（Ｐｂ）から選ばれた一種または複
数種の元素を用いることができる。望ましくはシリコン
との格子の整合性の良いニッケルを用いる。

【０１３４】また、上記触媒元素の添加工程はスピンコ
ート法に限らず、マスクを利用したイオン注入法または
プラズマドーピング法を用いることもできる。この場
合、添加領域の占有面積の低減、横成長領域の成長距離
の制御が容易となるので、微細化した回路を構成する際
に有効な技術となる。

【０１３５】次に、触媒元素の添加工程が終了したら、
500 ℃２時間程度の水素出しの後、不活性雰囲気、水素
雰囲気または酸素雰囲気中において 500〜700 ℃（代表
的には 550〜650 ℃、好ましくは570 ℃）の温度で 4〜
24時間の加熱処理を加えて非晶質シリコン膜５２の結晶
化を行う。（図１３（Ｂ））

【０１３６】この時、非晶質シリコン膜５２の結晶化は
触媒元素を添加した領域で発生した核から優先的に進行
し、結晶化ガラス５０の基板面に対してほぼ平行に成長
した結晶領域５５が形成される。本発明者らはこの結晶
領域５５を横成長領域と呼んでいる。横成長領域は比較
的揃った状態で個々の結晶が集合しているため、全体的
な結晶性に優れるという利点がある。

【０１３７】結晶化のための加熱処理が終了したら、マ
スク絶縁膜５３を除去した後、触媒元素を除去するため
の加熱処理（触媒元素のゲッタリング工程）を行う。こ
の加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハ
ロゲン元素による金属元素のゲッタリング効果を利用す
るものである。

【０１３８】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を700 ℃を超え
る温度で行なうことが好ましい。この温度以下では処理
雰囲気中のハロゲン化合物の分解が困難となり、ゲッタ
リング効果が得られなくなる恐れがある。そのため加熱
処理温度を好ましくは800 〜1000℃（代表的には950
℃）とし、処理時間は 0.1〜 6hr、代表的には 0.5〜 1
hrとする。

【０１３９】代表的には酸素雰囲気に対して塩化水素
（ＨＣｌ）を0.5 〜10体積％（好ましくは３体積％）の
濃度で含有させ、950 ℃、30分の加熱処理を行えば良
い。ＨＣｌ濃度を上記濃度以上とすると、シリコン表面
に膜厚程度の凹凸が生じてしまうため好ましくない。

【０１４０】また、ハロゲン元素を含む化合物してはＨ
Ｃｌガス以外にもＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、Ｃｌ
Ｆ₃ 、ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲン元素を含む
化合物から選ばれた一種または複数種のものを用いるこ
とが出来る。

【０１４１】この工程においては横成長領域５５中の触
媒元素が塩素の作用によりゲッタリングされ、揮発性の
塩化物となって大気中へ離脱して除去される。そして、
この工程後の横成長領域５６中における触媒元素の濃度
は 5×10¹⁷atoms/cm³ 以下（代表的には 2×10¹⁷atoms/
cm³ 以下）にまで低減される。

【０１４２】なお、本実施例ではハロゲン元素のゲッタ
リング能力によって触媒元素をゲッタリングしている
が、リン元素のゲッタリング能力を利用することも可能
である。リンでゲッタリングする場合には、横成長領域
に接する場所に高濃度にリンを含む層を設け、加熱処理
によってリンを含む層に触媒元素をゲッタリングさせれ
ば良い。

【０１４３】こうして得られた横成長領域５６は棒状ま
たは偏平棒状結晶の集合体からなる特異な結晶構造を示
す。本実施例の不揮発性メモリでは横成長領域５６のみ
で構成される多結晶シリコン薄膜を活性層として用いる
のである。

【０１４４】また、特異な結晶構造とは、具体的には互
いに概略平行に並んだ棒状結晶が巨視的に特定の方向を
持った構造であり、さらに、その個々の棒状結晶のなす
結晶粒界では極めて連続性の高い結合が実現されてい
る。

【０１４５】この様子を詳細に観察した結果は、本出願
人による特願平9-55633 、同9-165216、同9-212428で説
明している。

【０１４６】以上の様な工程で形成された多結晶シリコ
ン薄膜は結晶粒界が極めて連続性の高い（整合性の高
い）結合でなるため、殆どキャリアの移動を妨げない。
即ち、実質的に結晶粒界が存在しないシリコン薄膜とな
り、実質的に単結晶と見なすことが可能である（実際に
電子線回折パターンは単結晶の回折パターンと酷似して
いる）。

【０１４７】さらに、意図的に不純物を添加しない限り
上述の多結晶シリコン薄膜は真性または実質的に真性で
ある。ここでいう真性とはシリコン以外の不純物が極力
排除されて殆ど極性を無視しうる状態を意味する。

【０１４８】この様に、本願発明は実質的に単結晶と見
なせる半導体薄膜（本実施例で示した様な結晶構造を有
する多結晶半導体薄膜）を利用した全ての不揮発性メモ
リに対して適用することが可能である。

【０１４９】〔実施例７〕本実施例では、１〜６に示し
た不揮発性メモリにおいて半導体層の下地となる絶縁層
（埋め込み酸化膜等）に、ピニング領域と同一導電型の
不純物元素を添加する構成について説明する。

【０１５０】なお、本実施例ではピニング領域に添加す
る不純物としてボロンを用いる場合について説明する。
まず、本実施例の不揮発性メモリのチャネル形成領域に
注目した断面図を図１４（Ａ）、（Ｂ）に示す。図１４
（Ａ）、（Ｂ）はチャネル形成領域をチャネル幅方向に
沿って切断した断面に相当する。

【０１５１】図１４（Ａ）において、６１は単結晶シリ
コン基板、６２は埋め込み酸化膜、６３はチャネル形成
領域、６４、６５はピニング領域である。この時、本実
施例では埋め込み酸化膜６２の表面近傍にボロンが添加
された領域６７が形成されている点に特徴がある。

【０１５２】また、図１４（Ｂ）に示す構造は、基本的
には図１４（Ａ）と同一構造であるが、埋め込み酸化膜
６２の全体にボロンが添加されている。

【０１５３】ここで図１４（Ａ）の構成としたチャネル
形成領域のエネルギー状態を模式的に表すと図１４
（Ｃ）の様になる。図１４（Ｃ）において、６８はエネ
ルギー障壁の低い領域であり、チャネル形成領域として
機能する領域である。

【０１５４】また、図１４（Ａ）におけるピニング領域
６４、６５および意図的にボロンを添加した埋め込み酸
化膜６２の近傍には不純物元素の染みだしに起因するエ
ネルギー障壁の高い領域６９が形成される。

【０１５５】さらに、チャネル形成領域のエネルギー分
布を図１４（Ｄ）、（Ｅ）に示す。図１４（Ｄ）は、図
１４（Ｃ）の点線Ｘに沿ったエネルギー分布図であり、
横軸にチャネル幅方向の距離、縦軸に相対的エネルギー
をとっている。また、図１４（Ｅ）は、図１４（Ｃ）の
点線Ｙに沿ったエネルギー分布図であり、横軸に相対的
エネルギー、縦軸に深さ方向の距離をとっている。

【０１５６】なお、図１４（Ｄ）、（Ｅ）のエネルギー
分布図は図１４（Ｃ）のエネルギー状態図と互いに対応
する様に記載してある。

【０１５７】図１４（Ｄ）に示す様に、ピニング領域お
よびその近傍ではｂに相当する大きな相対的エネルギー
となっている。しかし、キャリアが移動する領域６８の
内部（特にピニング領域から最も遠い部分）では、相対
的エネルギーは最も小さくなる（ａに相当する）。

【０１５８】また、図１４（Ｅ）に示す様に、点線Ｙに
沿ったエネルギー分布を見るとゲイト絶縁膜（図示せ
ず）近傍ではある程度高い相対的エネルギーを示し、キ
ャリアが移動する領域６８内部で最も小さいａに相当す
る相対的エネルギーとなる。そして、埋め込み酸化膜６
２との界面に近づくと除々に相対的エネルギーは増加
し、ｂ’に相当する大きさとなる。

【０１５９】なお、ピニング領域に添加された不純物濃
度と埋め込み酸化膜に添加された不純物濃度が同一であ
ればｂ＝ｂ’である。当然、異なる添加濃度であればｂ
とｂ’も異なるものとなる。本願発明ではどちらであっ
ても良い。

【０１６０】本願発明の場合、相対的エネルギー（ａ）
に対して相対的エネルギー（ｂまたはｂ’）を３倍以上
（好ましくは１０倍以上）とすることが好ましい。こう
することで、キャリア（電子または正孔）がエネルギー
状態の低い領域６８を優先的に移動する様な構成を得る
ことができる。

【０１６１】また、チャネル形成領域６３と埋め込み酸
化膜６２との界面付近では高いエネルギー障壁が形成さ
れてキャリアが近づけないので、下地（埋め込み酸化
膜）表面近傍で生じるキャリア散乱を防ぐことができ
る。

【０１６２】以上の様な構成とすることで空乏層の広が
りをより効果的に抑止することが可能となり、さらに短
チャネル効果に対する耐性を高めることができる。ま
た、下地膜表面におけるキャリア散乱を低減することで
ホットエレクトロン注入のさらなる効率化を図ることが
できる。

【０１６３】〔実施例８〕実施例１〜７に示した不揮発
性メモリは不揮発性メモリを用いた公知の全ての回路構
成に対して適用できる。そこで本実施例では、本願発明
をＮＡＮＤ型及びＮＯＲ型アーキテクチャで設計された
フラッシュメモリに適用した場合について説明する。

【０１６４】まず、図７（Ａ）、（Ｂ）に示したＮＡＮ
Ｄ型メモリ回路の構成について説明する。なお、図７で
は８つのメモリトランジスタと２つの選択トランジスタ
からなる回路を２つ記載しているが、説明はその片方の
みを行う。

【０１６５】図７（Ａ）において、７０１、７０２は選
択トランジスタであり、それぞれ７０３、７０４で示さ
れる選択線Ｓ１、Ｓ２をゲイト電極とする。また、選択
トランジスタ７０１はＢ１（またはＢ２）で示されるビ
ット線７０５と、８つのメモリトランジスタ７０６〜７
１３とを接続している。

【０１６６】なお、本実施例では８つのメモリトランジ
スタを直列に接続する例を示すが、この数に限定される
ものではない。

【０１６７】また、最終段のメモリトランジスタ７１３
には選択トランジスタ７０２が接続され、選択トランジ
スタ７０２の一方の端子は接地されている。勿論、接地
ではなく電源線と接続させても動作させることはでき
る。

【０１６８】メモリトランジスタ７０６〜７１３は各々
ワード線７１４〜７２１（Ｗ１〜Ｗ８で表される）をコ
ントロールゲイトとして利用する。

【０１６９】また、図７（Ａ）のＮＡＮＤ型メモリ回路
を回路パターンとして模式的に表すと図７（Ｂ）の様に
なる。なお、各メモリトランジスタにおいて、斜線で示
される領域はコントロールゲイト７１４〜７２１の下に
設けられたフローティングゲイトを示している。

【０１７０】次に、図８（Ａ）、（Ｂ）に示したＮＯＲ
型メモリ回路の構成について説明する。なお、図８では
４つのメモリトランジスタからなる回路を２つ記載して
いるが、説明はその片方のみを行う。

【０１７１】図８（Ａ）において、Ｂ１で示されるビッ
ト線８０１には個々に４つのメモリトランジスタ８０２
〜８０５が接続されている。そして、メモリトランジス
タ８０２〜８０５においてビット線８０１と接続しない
側の端子（ソース領域）は接地線８０６と接続されてい
る。

【０１７２】また、メモリトランジスタ８０２〜８０５
の各々はＷ１〜Ｗ４で示されるワード線８０７〜８１０
をコントロールゲイトとして利用する。

【０１７３】また、図８（Ａ）のＮＯＲ型メモリ回路を
回路パターンとして模式的に表すと図８（Ｂ）の様にな
る。なお、各メモリトランジスタにおいて、斜線で示さ
れる領域はコントロールゲイト８０７〜８１０の下に設
けられたフローティングゲイトを示している。

【０１７４】図７に示した様なＮＡＮＤ型回路は書き込
み順序が決まっていたり、読み出しのアクセス時間が遅
いなどの不利はあるが、集積度を大幅に向上させること
ができるという利点を有する。

【０１７５】また、図８に示した様なＮＯＲ型回路は、
フローティングゲイトへの電子の精密な注入及び精密な
電荷量の読み出しを行う上で有効な構成である。これが
ソース／ドレインのバスラインに個々のメモリトランジ
スタを直接接続するというＮＯＲ型アーキテクチャの特
徴である。

【０１７６】なお、本実施例は２層構造の電極（多結晶
ポリシリコン等）を利用した不揮発性メモリについて説
明したが、実施例３に示した様な３層構造の電極（消去
ゲイトを備えた構造）の不揮発性メモリでも実施可能で
ある。

【０１７７】〔実施例９〕本実施例では本願発明の不揮
発性メモリをワンチップ上に集積化されたＲＩＳＣプロ
セッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに
適用した場合に例について説明する。

【０１７８】図９に示すのは、マイクロプロセッサの一
例である。マイクロプロセッサは典型的にはＣＰＵコア
１１、フラッシュメモリ１２（ＲＡＭでも良い）、クロ
ックコントローラ１３、キャッシュメモリ１４、キャッ
シュコントローラ１５、シリアルインターフェース１
６、Ｉ／Ｏポート１７等から構成される。

【０１７９】勿論、図９に示すマイクロプロセッサは簡
略化した一例であり、実際のマイクロプロセッサはその
用途によって多種多様な回路設計が行われる。

【０１８０】図９に示すマイクロプロセッサではＣＰＵ
コア１１、クロックコントローラ１３、キャッシュコン
トローラ１５、シリアルインターフェース１６、Ｉ／Ｏ
ポート１７をＣＭＯＳ回路１８で構成している。そし
て、ＣＭＯＳ回路１８には本願発明で開示したピニング
領域１９が設けられている。

【０１８１】この様に、本願発明は不揮発性メモリだけ
でなくＳＯＩＦＥＴに適用することも可能である。この
詳細については、特願平８−２３９２１５号で既に出願
済である。

【０１８２】また、フラッシュメモリ１４には本願発明
の不揮発性メモリが利用され、メモリ回路２０が構成さ
れている。そして、メモリ回路２０を構成する全てのメ
モリセルにはピニング領域２１が設けられている。な
お、キャッシュメモリ１２に本願発明の不揮発性メモリ
を利用することも可能である。

【０１８３】以上に示した様に、図９はメモリ部と他の
ロジック部の全てに本願発明で開示するピニング技術を
利用した場合に例である。

【０１８４】さらに、場合によっては図１０に示す様な
構成も採用しうる。図１０はメモリ部以外のロジック部
を通常のＣＭＯＳ回路２２で構成する場合の例である。
この場合はロジック部だけピニング領域を設けない構成
とすれば良い。

【０１８５】この様に、ピニング領域は回路設計の段階
で必要箇所に設けることが可能であり、回路全体に利用
するか、その一部に利用するかは実施者が適宜決定すれ
ば良い。様々な性能が複合化されたハイブリッドＩＣに
本願発明を適用する場合においては、この様な回路設計
の自由度が非常に有効である。

【０１８６】〔実施例１０〕本願発明の不揮発性メモリ
で構成された半導体回路（メモリ回路）はデータの記憶
・読み出しを行う記録媒体として、あらゆる分野の電子
機器に組み込むことが可能である。本実施例では、その
様な電子機器の一例を図１１に示す。

【０１８７】本願発明の不揮発性メモリを利用しうる電
子機器としてはビデオカメラ、電子スチルカメラ、プロ
ジェクター、ヘッドマウントディスプレイ、カーナビゲ
ーション、パーソナルコンピュータ、携帯情報端末（モ
バイルコンピュータ、携帯電話、ＰＨＳ等）などが挙げ
られる。

【０１８８】図１１（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は内蔵のＬＳＩ基板に組み込
まれ、電話番号を記録するアドレス機能などを付加する
ために利用される。

【０１８９】図１１（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は内蔵のＬＳＩ基板に組み
込まれ、画像データの記憶などの機能に利用される。

【０１９０】図１１（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は内蔵のＬＳＩ
基板に組み込まれ、処理データや画像データの記憶に利
用される。

【０１９１】図１１（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本願発明は画像信号の補正回路
として表示装置２３０２に接続される。

【０１９２】図１１（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本願
発明はγ補正回路に与えるデータを格納しておく記憶回
路として利用することができる。

【０１９３】図１１（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本願発明はγ補正回路に与えるデータを格納してお
く記憶回路として利用することができる。

【０１９４】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。これ以外にも各種制御回路や情報処理回路に不可
欠な記憶媒体として活用することが可能である。

【０１９５】

【発明の効果】本願発明を利用することで、短チャネル
効果などに代表される微細効果の影響を最小限に抑え、
不揮発性メモリのさらなる微細化を進めることができ
る。

【０１９６】そして、小さい面積で大容量を実現する不
揮発性メモリを高い信頼性を確保したまま実現すること
が可能である。

【図面の簡単な説明】

【図１】 本願発明の不揮発性メモリの構成を示す
図。

【図２】 エネルギーバンドの変化を説明するための
図。

【図３】 チャネル長及びチャネル幅の定義を説明す
るための図。

【図４】 活性領域のエネルギー状態を示す図。

【図５】 活性領域のエネルギー状態を示す図。

【図６】 本願発明の不揮発性メモリの構成を示す
図。

【図７】 本願発明の不揮発性メモリを用いた回路を
示す図。

【図８】 本願発明の不揮発性メモリを用いた回路を
示す図。

【図９】 本願発明の不揮発性メモリを用いた半導体
回路を示す図。

【図１０】 本願発明の不揮発性メモリを用いた半導体
回路を示す図。

【図１１】 本願発明の不揮発性メモリを用いた電子機
器を示す図。

【図１２】 本願発明の不揮発性メモリの構成を示す
図。

【図１３】 多結晶シリコン薄膜の作製工程を示す図。

【図１４】 チャネル形成領域近傍のエネルギー分布を
示す図。

Claims (7)

【特許請求の範囲】
1. 【請求項１】絶縁表面を有する基板上において、 単結晶または実質的に単結晶と見なせる半導体薄膜を利
   用して形成されたソース領域、ドレイン領域及び活性領
   域と、 前記活性領域に対して局部的に設けられた不純物領域
   と、 前記不純物領域に挟まれた真性または実質的に真性なチ
   ャネル形成領域と、 を含むことを特徴とする不揮発性メモリ。
2. 【請求項２】絶縁表面を有する基板上において、 単結晶または実質的に単結晶と見なせる半導体薄膜を利
   用して形成されたソース領域、ドレイン領域及び活性領
   域と、 前記活性領域に局部的に設けられた不純物領域と、前記
   不純物領域に挟まれた真性または実質的に真性なチャネ
   ル形成領域と、 を含み、 前記不純物領域は１３族又は１５族から選ばれた元素か
   らなることを特徴とする不揮発性メモリ。
3. 【請求項３】絶縁表面を有する基板上において、 単結晶または実質的に単結晶と見なせる半導体薄膜を利
   用して形成されたソース領域、ドレイン領域及び活性領
   域と、 前記活性領域に局部的に設けられた不純物領域と、前記
   不純物領域に挟まれた真性または実質的に真性なチャネ
   ル形成領域と、 を含み、 前記不純物領域は１３族又は１５族から選ばれた元素か
   らなり、当該不純物領域によって前記ドレイン領域から
   前記ソース領域に向かって広がる空乏層が抑止されるこ
   とを特徴とする不揮発性メモリ。
4. 【請求項４】請求項１乃至請求項３において、前記不純
   物領域は前記ソース領域から前記ドレイン領域に渡って
   ストライプ状に設けられていることを特徴とする不揮発
   性メモリ。
5. 【請求項５】請求項１乃至請求項４において、前記不純
   物領域に含まれる元素の濃度は 1×10¹⁷〜 5×10²⁰atom
   s/cm³ であることを特徴とする不揮発性メモリ。
6. 【請求項６】請求項１乃至請求項５において、前記絶縁
   表面を有する基板とは表面に絶縁膜を設けた結晶化ガラ
   スであることを特徴とする不揮発性メモリ。
7. 【請求項７】請求項１〜６に記載の不揮発性メモリを記
   録媒体として利用することを特徴とする電子機器。