JP2002075997A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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Abstract
(57)【要約】
【課題】短絡を起こしにくい配線構造を有する半導体装
置を提供する。また、信頼性の高い半導体装置を提供す
る。また、歩留りの高い半導体装置を提供する。 【解決手段】半導体基板の一主面側に形成された配線
が、隣接導電体層と主配線層との積層構造であり、主配
線層がマイグレーションを防止する添加元素を含有す
る。隣接導電体層が主配線層の主構成元素と添加元素の
下地基板への拡散を防止する材料で形成され、添加元素
の濃度が、隣接導電体層と主配線層との界面に近づくに
したがって低くなっている。
置を提供する。また、信頼性の高い半導体装置を提供す
る。また、歩留りの高い半導体装置を提供する。 【解決手段】半導体基板の一主面側に形成された配線
が、隣接導電体層と主配線層との積層構造であり、主配
線層がマイグレーションを防止する添加元素を含有す
る。隣接導電体層が主配線層の主構成元素と添加元素の
下地基板への拡散を防止する材料で形成され、添加元素
の濃度が、隣接導電体層と主配線層との界面に近づくに
したがって低くなっている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化にともない、
金属配線の配線幅が小さくなる傾向にある。このため、
マイグレーションによるアルミニウム配線の断線やヒロ
ックを防止するために、アルミニウムに銅を０.５％ 程
度含有させる方法が一般的に用いられている。しかし、
アルミニウム配線に銅を含有した場合、銅原子が析出す
ることがある。析出箇所としては、粒界や、隣接導電体
層と主配線層の界面付近があるが、特に、隣接導電体層
と主配線層の界面付近での析出物が大きくなった場合に
は、エッチングの際に、析出物がエッチングされずに残
る場合があり、配線間隔が狭い場合には隣接する配線間
で短路（ショート）不良の原因となってしまう。特に今
後の配線構造では、配線幅だけではなく配線間隔も小さ
くなる傾向にあるため、短絡不良の問題は深刻となり得
る。そこで、高い温度においてアルミニウム膜を成膜す
ることによって銅をアルミニウム中に固溶させた後、冷
却時に銅が析出しないように急冷する方法が、例えば特
開平８−１８６１７５号公報などにおいて提案されてい
る。
金属配線の配線幅が小さくなる傾向にある。このため、
マイグレーションによるアルミニウム配線の断線やヒロ
ックを防止するために、アルミニウムに銅を０.５％ 程
度含有させる方法が一般的に用いられている。しかし、
アルミニウム配線に銅を含有した場合、銅原子が析出す
ることがある。析出箇所としては、粒界や、隣接導電体
層と主配線層の界面付近があるが、特に、隣接導電体層
と主配線層の界面付近での析出物が大きくなった場合に
は、エッチングの際に、析出物がエッチングされずに残
る場合があり、配線間隔が狭い場合には隣接する配線間
で短路（ショート）不良の原因となってしまう。特に今
後の配線構造では、配線幅だけではなく配線間隔も小さ
くなる傾向にあるため、短絡不良の問題は深刻となり得
る。そこで、高い温度においてアルミニウム膜を成膜す
ることによって銅をアルミニウム中に固溶させた後、冷
却時に銅が析出しないように急冷する方法が、例えば特
開平８−１８６１７５号公報などにおいて提案されてい
る。
【０００３】
【発明が解決しようとする課題】配線間の短路不良を防
止するうえで、銅を含有したアルミニウム配線を前記の
急冷処理を用いて形成する方法は、配線間隔が０.４μ
ｍ 以下になった場合には十分でない。配線間の短路不
良を防止するには、特に隣接導電体層とアルミニウム配
線層との界面付近の銅の析出を抑えなければならない。
止するうえで、銅を含有したアルミニウム配線を前記の
急冷処理を用いて形成する方法は、配線間隔が０.４μ
ｍ 以下になった場合には十分でない。配線間の短路不
良を防止するには、特に隣接導電体層とアルミニウム配
線層との界面付近の銅の析出を抑えなければならない。
【０００４】そこで、本発明の目的は、短絡を起こしに
くい配線構造を有する半導体装置を提供することにあ
る。また、本発明の他の目的は、信頼性の高い半導体装
置を提供することにある。本発明の他の目的は、歩留り
の高い半導体装置を提供することにある。
くい配線構造を有する半導体装置を提供することにあ
る。また、本発明の他の目的は、信頼性の高い半導体装
置を提供することにある。本発明の他の目的は、歩留り
の高い半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板の一主面側に形成された
配線とを有し、前記配線が隣接導電体層と主配線層との
積層構造を有し、前記主配線層が主構成元素の他に添加
元素を含有し、前記隣接導電体層が前記主配線層の主構
成元素と前記添加元素の下地基板への拡散を防止する材
料で形成され、前記主配線層中の添加元素の濃度が、該
隣接導電体層と主配線層との界面に近づくに従って低く
なっていることを一つの特徴としている。
半導体基板と、前記半導体基板の一主面側に形成された
配線とを有し、前記配線が隣接導電体層と主配線層との
積層構造を有し、前記主配線層が主構成元素の他に添加
元素を含有し、前記隣接導電体層が前記主配線層の主構
成元素と前記添加元素の下地基板への拡散を防止する材
料で形成され、前記主配線層中の添加元素の濃度が、該
隣接導電体層と主配線層との界面に近づくに従って低く
なっていることを一つの特徴としている。
【０００６】また本発明の半導体装置は、半導体基板
と、前記半導体基板の一主面側に形成された配線とを有
し、前記配線がチタンまたは窒化チタンを主構成材料と
する隣接導電体層とアルミニウムを主構成材料とする主
配線層との積層構造を有し、前記主配線層に添加元素と
して銅が含有され、前記主配線層中の銅の濃度が隣接導
電体層と主配線層との界面に近づくに従って低くなって
いることを一つの特徴としている。
と、前記半導体基板の一主面側に形成された配線とを有
し、前記配線がチタンまたは窒化チタンを主構成材料と
する隣接導電体層とアルミニウムを主構成材料とする主
配線層との積層構造を有し、前記主配線層に添加元素と
して銅が含有され、前記主配線層中の銅の濃度が隣接導
電体層と主配線層との界面に近づくに従って低くなって
いることを一つの特徴としている。
【０００７】また本発明の半導体装置は、半導体基板
と、前記半導体基板の一主面側に形成された配線とを有
し、前記配線が隣接導電体層と主配線層との積層構造を
有し、前記主配線層が少なくとも２層以上の積層構造を
有し、前記主配線層を構成する層の少なくとも一層が主
構成元素の他に添加元素を含有し、前記主配線層の積層
構造を構成する層のうち前記隣接導電体層と接触する層
の添加元素の濃度が前記主配線層を構成する他の層の添
加元素の濃度より低濃度であることを一つの特徴として
いる。
と、前記半導体基板の一主面側に形成された配線とを有
し、前記配線が隣接導電体層と主配線層との積層構造を
有し、前記主配線層が少なくとも２層以上の積層構造を
有し、前記主配線層を構成する層の少なくとも一層が主
構成元素の他に添加元素を含有し、前記主配線層の積層
構造を構成する層のうち前記隣接導電体層と接触する層
の添加元素の濃度が前記主配線層を構成する他の層の添
加元素の濃度より低濃度であることを一つの特徴として
いる。
【０００８】また本発明の半導体装置は、半導体基板
と、前記半導体基板の一主面側に形成された配線とを有
し、前記配線がチタンまたは窒化チタンを主構成材料と
する隣接導電体層とアルミニウムを主構成材料とする主
配線層との積層構造を有し、前記主配線層が少なくとも
２層以上の積層構造を有し、前記主配線層を構成する層
の少なくとも一層が銅を０.４％ 以上の濃度で含有し、
前記主配線層の積層構造を構成する層のうち前記隣接導
電体層と接触する層が、銅を０％以上０.２％ 以下の濃
度で含む層であることを一つの特徴としている。
と、前記半導体基板の一主面側に形成された配線とを有
し、前記配線がチタンまたは窒化チタンを主構成材料と
する隣接導電体層とアルミニウムを主構成材料とする主
配線層との積層構造を有し、前記主配線層が少なくとも
２層以上の積層構造を有し、前記主配線層を構成する層
の少なくとも一層が銅を０.４％ 以上の濃度で含有し、
前記主配線層の積層構造を構成する層のうち前記隣接導
電体層と接触する層が、銅を０％以上０.２％ 以下の濃
度で含む層であることを一つの特徴としている。
【０００９】また本発明の半導体装置の製造方法は、半
導体基板の一主面側に隣接導電体材料層と主配線材料層
とからなる配線材料層を形成し、パターニングして配線
を形成する半導体装置の製造方法において、上記隣接導
電体材料層を物理的気相成長法で成膜後、主配線材料層
をする工程が、添加元素を含まないか低濃度の添加元素
を含む配線材料層を物理的気相成長法で成膜後、高濃度
に添加元素を含む配線材料を物理的気相成長法で成膜で
成膜することを一つの特徴としている。
導体基板の一主面側に隣接導電体材料層と主配線材料層
とからなる配線材料層を形成し、パターニングして配線
を形成する半導体装置の製造方法において、上記隣接導
電体材料層を物理的気相成長法で成膜後、主配線材料層
をする工程が、添加元素を含まないか低濃度の添加元素
を含む配線材料層を物理的気相成長法で成膜後、高濃度
に添加元素を含む配線材料を物理的気相成長法で成膜で
成膜することを一つの特徴としている。
【００１０】また本発明の半導体装置の製造方法は、半
導体基板の一主面側に主構成材料がチタンまたは窒化チ
タンである隣接導電体材料層と、主構成材料がアルミニ
ウムであり添加元素が銅である主配線材料層とからなる
配線材料層を形成し、パターニングして配線を形成する
半導体装置の製造方法において、上記隣接導電体材料層
を物理的気相成長法で成膜後、主配線材料層をする工程
が、銅を０％以上０.２％ 含有する配線材料層を物理的
気相成長法で成膜後、銅を０.４％ 以上含有する配線材
料層を物理的気相成長法で成膜することを一つの特徴と
している。
導体基板の一主面側に主構成材料がチタンまたは窒化チ
タンである隣接導電体材料層と、主構成材料がアルミニ
ウムであり添加元素が銅である主配線材料層とからなる
配線材料層を形成し、パターニングして配線を形成する
半導体装置の製造方法において、上記隣接導電体材料層
を物理的気相成長法で成膜後、主配線材料層をする工程
が、銅を０％以上０.２％ 含有する配線材料層を物理的
気相成長法で成膜後、銅を０.４％ 以上含有する配線材
料層を物理的気相成長法で成膜することを一つの特徴と
している。
【００１１】隣接導電体層と主配線層との界面付近の添
加元素の濃度が低くなっているため、この界面付近に発
生する析出物の発生を抑えることができるため隣接する
配線間で短路を起こしにくい配線構造が得られ、本発明
の目的が達成される。
加元素の濃度が低くなっているため、この界面付近に発
生する析出物の発生を抑えることができるため隣接する
配線間で短路を起こしにくい配線構造が得られ、本発明
の目的が達成される。
【００１２】さらに、短路を起こしにくい配線構造を有
する半導体装置が得られることによって、信頼性の高い
半導体装置を提供することができ、かつ歩留まりの高い
半導体装置を提供することができ、本発明の目的が達成
される。
する半導体装置が得られることによって、信頼性の高い
半導体装置を提供することができ、かつ歩留まりの高い
半導体装置を提供することができ、本発明の目的が達成
される。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図に
示した実施例により詳細に説明する。
示した実施例により詳細に説明する。
【００１４】まず、本発明における第一の実施例である
半導体装置における主要部分の断面構造を図１に示す。
本実施例の半導体装置は、図１に示すように、シリコン
基板１の上に拡散層２，３，４，５が形成され、この上
にゲート絶縁膜６，７およびゲート電極８，９が形成さ
れることによってＭＯＳ(Metal Oxide Semiconductor）
トランジスタが構成されている。ゲート絶縁膜６，７
は、例えばシリコン酸化膜あるいは窒化珪素膜であり、
ゲート電極８，９は、例えば多結晶シリコン膜や金属薄
膜、あるいは金属シリサイド膜あるいはこれらの積層構
造である。ＭＯＳトランジスタは、例えばシリコン酸化
膜からなる素子分離膜１０によって分離されている。前
記ゲート電極８，９の上部および側壁には例えばシリコ
ン酸化膜からなる絶縁膜１１，１２が形成されている。
ＭＯＳトランジスタの上部全面には、例えばＢＰＳＧ(B
oron−Doped Phospho Silicate Glass）膜やＳＯＧ(Spi
n OnGlass）膜、あるいは化学気相蒸着法やスパッタ法
で形成したシリコン酸化膜や窒化膜等からなる絶縁膜１
３が形成されている。
半導体装置における主要部分の断面構造を図１に示す。
本実施例の半導体装置は、図１に示すように、シリコン
基板１の上に拡散層２，３，４，５が形成され、この上
にゲート絶縁膜６，７およびゲート電極８，９が形成さ
れることによってＭＯＳ(Metal Oxide Semiconductor）
トランジスタが構成されている。ゲート絶縁膜６，７
は、例えばシリコン酸化膜あるいは窒化珪素膜であり、
ゲート電極８，９は、例えば多結晶シリコン膜や金属薄
膜、あるいは金属シリサイド膜あるいはこれらの積層構
造である。ＭＯＳトランジスタは、例えばシリコン酸化
膜からなる素子分離膜１０によって分離されている。前
記ゲート電極８，９の上部および側壁には例えばシリコ
ン酸化膜からなる絶縁膜１１，１２が形成されている。
ＭＯＳトランジスタの上部全面には、例えばＢＰＳＧ(B
oron−Doped Phospho Silicate Glass）膜やＳＯＧ(Spi
n OnGlass）膜、あるいは化学気相蒸着法やスパッタ法
で形成したシリコン酸化膜や窒化膜等からなる絶縁膜１
３が形成されている。
【００１５】絶縁膜１３にはコンタクトホールが形成さ
れており、拡散防止用の隣接導電体膜１００１ａに被覆
された主導電体１００１ｂ，隣接導電体膜１００２ａに
被覆された主導電体１００２ｂそして隣接導電体膜１０
０３ａに被覆された主導電体１００３ｂからなるプラグ
１００１，１００２，１００３が形成され、それぞれ拡
散層２，３，４に接続されている。このプラグを通じ
て、拡散防止用の隣接導電体膜１０１ａ，１０１ｄに被
覆された主導電体膜１４と、拡散防止用の隣接導電体膜
１０２ａ，１０２ｄに被覆された主導電体膜１５からな
る第一積層配線（配線）１０１，１０２が拡散層にそれ
ぞれ接続されている。
れており、拡散防止用の隣接導電体膜１００１ａに被覆
された主導電体１００１ｂ，隣接導電体膜１００２ａに
被覆された主導電体１００２ｂそして隣接導電体膜１０
０３ａに被覆された主導電体１００３ｂからなるプラグ
１００１，１００２，１００３が形成され、それぞれ拡
散層２，３，４に接続されている。このプラグを通じ
て、拡散防止用の隣接導電体膜１０１ａ，１０１ｄに被
覆された主導電体膜１４と、拡散防止用の隣接導電体膜
１０２ａ，１０２ｄに被覆された主導電体膜１５からな
る第一積層配線（配線）１０１，１０２が拡散層にそれ
ぞれ接続されている。
【００１６】ここで、上記主導電体膜１４はマイグレー
ションを防止する添加元素を高濃度に含む主導電体膜１
０１ｃと、添加元素を含まないかあるいは主導電体膜１
０１ｃの濃度より低い濃度で添加元素を含む主導電体膜
１０１ｂで形成され、主導電体膜１０１ｂは隣接導電体
膜１０１ａと接している。また、上記主導電体膜１５も
同様に、マイグレーションを防止する添加元素を高濃度
に含む主導電体膜１０２ｃと、添加元素を含まないかあ
るいは主導電体膜１０２ｃの濃度より低い濃度で添加元
素を含む主導電体膜１０２ｂで形成され、主導電体膜１
０２ｂは隣接導電体膜１０２ａと接している。すなわ
ち、主配線層中の添付元素の濃度が、隣接導電体層と主
配線層との界面に近づくに従って低くなっている（Ｏを
含む）。この場合、界面に接して（面して）、添加元素
の濃度が低い主導電体膜１０２ｂが形成される。
ションを防止する添加元素を高濃度に含む主導電体膜１
０１ｃと、添加元素を含まないかあるいは主導電体膜１
０１ｃの濃度より低い濃度で添加元素を含む主導電体膜
１０１ｂで形成され、主導電体膜１０１ｂは隣接導電体
膜１０１ａと接している。また、上記主導電体膜１５も
同様に、マイグレーションを防止する添加元素を高濃度
に含む主導電体膜１０２ｃと、添加元素を含まないかあ
るいは主導電体膜１０２ｃの濃度より低い濃度で添加元
素を含む主導電体膜１０２ｂで形成され、主導電体膜１
０２ｂは隣接導電体膜１０２ａと接している。すなわ
ち、主配線層中の添付元素の濃度が、隣接導電体層と主
配線層との界面に近づくに従って低くなっている（Ｏを
含む）。この場合、界面に接して（面して）、添加元素
の濃度が低い主導電体膜１０２ｂが形成される。
【００１７】上記第一積層配線１０１，１０２は、例え
ば隣接導電体膜１０１ａ，１０２ａをスパッタ法等によ
り成膜した後、添加元素を含まないかあるいは低濃度の
添加元素を含む主導電体膜１０１ｂ，１０２ｂをスパッ
タ法等により形成し、この上にマイグレーションを防止
する添加元素を含む主導電体膜１０１ｃ，１０２ｃを形
成し、さらにこの上に隣接導電体膜１０１ｂ，１０２ｂ
をスパッタ法等により形成してから、エッチングによっ
て配線パターンをつくることにより得られる。
ば隣接導電体膜１０１ａ，１０２ａをスパッタ法等によ
り成膜した後、添加元素を含まないかあるいは低濃度の
添加元素を含む主導電体膜１０１ｂ，１０２ｂをスパッ
タ法等により形成し、この上にマイグレーションを防止
する添加元素を含む主導電体膜１０１ｃ，１０２ｃを形
成し、さらにこの上に隣接導電体膜１０１ｂ，１０２ｂ
をスパッタ法等により形成してから、エッチングによっ
て配線パターンをつくることにより得られる。
【００１８】本発明の半導体装置における配線構造は、
主導電体膜１４，１５の隣接導電体膜１０１ａ，１０２
ａとの界面における添加元素の濃度が低い主導電体膜１
０１ｂ，１０２ｂを有しているので、前記界面付近にお
ける析出物の発生を抑えることができ、上記のエッチン
グによる配線のパターニングの際に析出物がエッチング
されずに残ることがなく、配線間隔Ｄ１が狭い場合にお
いても隣接する配線間で短絡することがない。
主導電体膜１４，１５の隣接導電体膜１０１ａ，１０２
ａとの界面における添加元素の濃度が低い主導電体膜１
０１ｂ，１０２ｂを有しているので、前記界面付近にお
ける析出物の発生を抑えることができ、上記のエッチン
グによる配線のパターニングの際に析出物がエッチング
されずに残ることがなく、配線間隔Ｄ１が狭い場合にお
いても隣接する配線間で短絡することがない。
【００１９】また、第一積層配線１０１，１０２の上に
は、絶縁膜１７が形成され、この絶縁膜１７の上部には
第二積層配線２０２が形成されており、上記絶縁膜１７
に形成されたコンタクトホールに形成されたプラグ２０
０１を通して、上記第一積層配線１０１は第二積層配線
２０２と接続されている。
は、絶縁膜１７が形成され、この絶縁膜１７の上部には
第二積層配線２０２が形成されており、上記絶縁膜１７
に形成されたコンタクトホールに形成されたプラグ２０
０１を通して、上記第一積層配線１０１は第二積層配線
２０２と接続されている。
【００２０】ここで、上記プラグ２００１は、拡散防止
用の隣接導電体膜２００１ａと導電体２００１ｂから形
成されている。また、第二積層配線２０２は、拡散防止
用の隣接導電体膜２０２ａ，２０２ｄと主導電体膜１８
から形成され、上記主導電体膜１８はマイグレーション
を防止する添加元素を高濃度に含む主導電体膜２０２ｃ
と、添加元素を含まないかあるいは主導電体膜２０２ｃ
の濃度より低い濃度で添加元素を含む主導電体膜２０２
ｂで形成され、主導電体膜２０２ｂは隣接導電体膜２０
２ａと接している。
用の隣接導電体膜２００１ａと導電体２００１ｂから形
成されている。また、第二積層配線２０２は、拡散防止
用の隣接導電体膜２０２ａ，２０２ｄと主導電体膜１８
から形成され、上記主導電体膜１８はマイグレーション
を防止する添加元素を高濃度に含む主導電体膜２０２ｃ
と、添加元素を含まないかあるいは主導電体膜２０２ｃ
の濃度より低い濃度で添加元素を含む主導電体膜２０２
ｂで形成され、主導電体膜２０２ｂは隣接導電体膜２０
２ａと接している。
【００２１】上記第二積層配線２０２は、例えば、隣接
導電体膜２０２ａをスパッタ法等により成膜した後、添
加元素を含まないかあるいは低濃度の添加元素を含む主
導電体膜２０２ｂをスパッタ法等により形成し、この上
にマイグレーションを防止する添加元素を含む主導電体
膜２０２ｃを形成し、さらにこの上に隣接導電体膜２０
２ｄをスパッタ法等により形成してから、エッチングに
よって配線パターンをつくることにより得られる。
導電体膜２０２ａをスパッタ法等により成膜した後、添
加元素を含まないかあるいは低濃度の添加元素を含む主
導電体膜２０２ｂをスパッタ法等により形成し、この上
にマイグレーションを防止する添加元素を含む主導電体
膜２０２ｃを形成し、さらにこの上に隣接導電体膜２０
２ｄをスパッタ法等により形成してから、エッチングに
よって配線パターンをつくることにより得られる。
【００２２】図２は、本発明における第一の実施例であ
る半導体装置の主要部分の断面構造である図１における
第一積層配線１０１，１０２、第二積層配線２０２およ
びプラグ１００１，１００２，１００３，２００１の平
面パターンの例を示した図であり、図１は、図２の断面
Ａ−Ａ′を示している。ただし、図１には、配線以外に
絶縁膜とＭＯＳトランジスタの構成部分も示してある。
また、Ｄ１，Ｄ２，Ｄ３，Ｄ４は、それぞれ配線１０１
と配線１０２，配線２０１と配線２０２，配線２０２と
配線２０３，配線２０３と配線２０４の間隔を示す。ま
た配線２０１，２０３，２０４は配線２０２と同様に拡
散防止用の隣接導電体膜によって被覆され、マイグレー
ションを防止する添加元素を含有する主導電体と添加元
素が含まれていないか低濃度に含む導電体で構成されて
いる。
る半導体装置の主要部分の断面構造である図１における
第一積層配線１０１，１０２、第二積層配線２０２およ
びプラグ１００１，１００２，１００３，２００１の平
面パターンの例を示した図であり、図１は、図２の断面
Ａ−Ａ′を示している。ただし、図１には、配線以外に
絶縁膜とＭＯＳトランジスタの構成部分も示してある。
また、Ｄ１，Ｄ２，Ｄ３，Ｄ４は、それぞれ配線１０１
と配線１０２，配線２０１と配線２０２，配線２０２と
配線２０３，配線２０３と配線２０４の間隔を示す。ま
た配線２０１，２０３，２０４は配線２０２と同様に拡
散防止用の隣接導電体膜によって被覆され、マイグレー
ションを防止する添加元素を含有する主導電体と添加元
素が含まれていないか低濃度に含む導電体で構成されて
いる。
【００２３】本発明の半導体装置における配線構造は、
主導電体膜１８の隣接導電体膜２０２ａとの界面におい
て添加元素の濃度が低い主導電体膜２０２ｂを有してい
るので、前記界面付近における析出物の発生を抑えるこ
とができ、上記のエッチングによる配線のパターニング
の際に析出物がエッチングされずに残ることがなく、配
線間隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が狭い場合においても隣
接する配線間で短路することがない。
主導電体膜１８の隣接導電体膜２０２ａとの界面におい
て添加元素の濃度が低い主導電体膜２０２ｂを有してい
るので、前記界面付近における析出物の発生を抑えるこ
とができ、上記のエッチングによる配線のパターニング
の際に析出物がエッチングされずに残ることがなく、配
線間隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が狭い場合においても隣
接する配線間で短路することがない。
【００２４】また図１における主導電体膜１４はマイグ
レーションを防止する添加元素を含む主導電体膜１０１
ｃと添加元素を含まないか低濃度の添加元素を含む主導
電体膜１０１ｂとの２層で構成されているが、図には示
さないが、主導電体膜１０１ｃと主導電体膜１０１ｂと
の間に他の導電体膜を有し、３層以上の膜で構成されて
も良い。このことは、主導電体膜１５，１８についても
同様である。
レーションを防止する添加元素を含む主導電体膜１０１
ｃと添加元素を含まないか低濃度の添加元素を含む主導
電体膜１０１ｂとの２層で構成されているが、図には示
さないが、主導電体膜１０１ｃと主導電体膜１０１ｂと
の間に他の導電体膜を有し、３層以上の膜で構成されて
も良い。このことは、主導電体膜１５，１８についても
同様である。
【００２５】プラグ１００１，１００２，１００３，２
００１を構成している隣接導電体膜１００１ａ，１００
２ａ，１００３ａ，２００１ａの主構成材料は、例えば
チタン，窒化チタンであり、導電体１００１ｂ，１００
２ｂ，１００３ｂ，２００１ｂの主構成材料は、例えば
タングステンである。
００１を構成している隣接導電体膜１００１ａ，１００
２ａ，１００３ａ，２００１ａの主構成材料は、例えば
チタン，窒化チタンであり、導電体１００１ｂ，１００
２ｂ，１００３ｂ，２００１ｂの主構成材料は、例えば
タングステンである。
【００２６】また、第一積層配線や第二積層配線におけ
る主導電体膜１４，１５，１８の主構成材料は、例えば
アルミニウムであり、この場合マイグレーション耐性を
強くするための添加元素は例えば銅とすれば良い。ま
た、主導電体膜１０１ｃ，１０２ｃ，２０２ｃの添加元
素の濃度は０.５％ であり、主導電体膜１０１ｂ，１０
２ｂ，２０２ｂの添加元素の濃度は０％以上０.２％ 以
下である。本実施例では、隣接導電体膜１０１ａと主導
電体膜１４との界面、隣接導電体膜１０２ａと主導電体
膜１５との界面、そして、隣接導電体膜２０２ａと主導
電体膜１８との界面に、添加元素を含まないか低濃度に
含む主導電体膜１０１ｂ，１０２ｂ，２０２ｂを有して
いるので、前記界面付近における析出物の発生を抑える
ことができ、エッチングによる配線のパターニングの際
に析出物がエッチングされずに残ることがなく、配線間
隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が０.４μｍ 以下の場合でも
短絡することがない。
る主導電体膜１４，１５，１８の主構成材料は、例えば
アルミニウムであり、この場合マイグレーション耐性を
強くするための添加元素は例えば銅とすれば良い。ま
た、主導電体膜１０１ｃ，１０２ｃ，２０２ｃの添加元
素の濃度は０.５％ であり、主導電体膜１０１ｂ，１０
２ｂ，２０２ｂの添加元素の濃度は０％以上０.２％ 以
下である。本実施例では、隣接導電体膜１０１ａと主導
電体膜１４との界面、隣接導電体膜１０２ａと主導電体
膜１５との界面、そして、隣接導電体膜２０２ａと主導
電体膜１８との界面に、添加元素を含まないか低濃度に
含む主導電体膜１０１ｂ，１０２ｂ，２０２ｂを有して
いるので、前記界面付近における析出物の発生を抑える
ことができ、エッチングによる配線のパターニングの際
に析出物がエッチングされずに残ることがなく、配線間
隔Ｄ１，Ｄ２，Ｄ３，Ｄ４が０.４μｍ 以下の場合でも
短絡することがない。
【００２７】次に、第二の実施例として、銅含有アルミ
ニウム配線において、隣接導電体層との界面付近の銅の
含有量を下げたことによる銅の析出防止効果について説
明するため、分子動力学シミュレーションによる解析例
を示す。分子動力学シミュレーションとは、例えばジャ
ーナルオブアプライドフィジックス(Journal of Applie
d Physics）の第５４巻（１９８３年発行）の４８６４
ページから４８７８ページまでに記述されているよう
に、原子間ポテンシャルを通して各原子に働く力を計算
し、この力を基にニュートンの運動方程式を解くことに
よって各時刻における各原子の位置を算出する方法であ
る。
ニウム配線において、隣接導電体層との界面付近の銅の
含有量を下げたことによる銅の析出防止効果について説
明するため、分子動力学シミュレーションによる解析例
を示す。分子動力学シミュレーションとは、例えばジャ
ーナルオブアプライドフィジックス(Journal of Applie
d Physics）の第５４巻（１９８３年発行）の４８６４
ページから４８７８ページまでに記述されているよう
に、原子間ポテンシャルを通して各原子に働く力を計算
し、この力を基にニュートンの運動方程式を解くことに
よって各時刻における各原子の位置を算出する方法であ
る。
【００２８】なお、本実施例では、上記の分子動力学法
に電荷移動を取り入れて異種元素間の相互作用を計算す
ることにより、以下の関係を求めることができた。
に電荷移動を取り入れて異種元素間の相互作用を計算す
ることにより、以下の関係を求めることができた。
【００２９】窒化チタン膜上に銅をＸ％含有したアルミ
ニウム合金層をＹｎｍの厚さで堆積させ、さらにその上
に銅を０.５％ 含有したアルミニウム層を堆積させた多
層膜について、温度を５００Ｋに設定して銅が析出する
シミュレーションを行い、析出速度Ｖの銅濃度Ｘ，厚さ
Ｙの依存性を解析した。その結果を図３に示す。図３で
は、銅をＸ＝０.５％ 添加した場合の析出速度をＶ
Cu0.5%として結果を示した。シミュレーションにおける
析出速度は、アルミニウム結晶中の銅原子の集まった部
分に銅原子がさらに集まる速度を意味し、単位時間に集
まる銅原子の個数で定義される。図３からわかるよう
に、銅の濃度Ｘを低くすることにより析出速度の比Ｖ／
ＶCu0.5%が減少することがわかる。また、銅が低濃度の
膜の厚さが厚いほど析出速度の比Ｖ／ＶCu0.5%が減少
し、銅の析出を防止する効果が顕著となり、５ｎｍ以上
で効果はほぼ飽和する。これより、アルミニウム配線と
隣接導電体層との界面において、銅の濃度を低くするこ
とによって銅の析出を抑えることができることがわか
る。アルミニウム配線の隣接導電体層との界面におい
て、銅の含有量Ｘが０％以上０.２％ 以下である膜が膜
厚５ｎｍ以上で存在すれば、銅の析出を顕著に抑えるこ
とができることがわかる。
ニウム合金層をＹｎｍの厚さで堆積させ、さらにその上
に銅を０.５％ 含有したアルミニウム層を堆積させた多
層膜について、温度を５００Ｋに設定して銅が析出する
シミュレーションを行い、析出速度Ｖの銅濃度Ｘ，厚さ
Ｙの依存性を解析した。その結果を図３に示す。図３で
は、銅をＸ＝０.５％ 添加した場合の析出速度をＶ
Cu0.5%として結果を示した。シミュレーションにおける
析出速度は、アルミニウム結晶中の銅原子の集まった部
分に銅原子がさらに集まる速度を意味し、単位時間に集
まる銅原子の個数で定義される。図３からわかるよう
に、銅の濃度Ｘを低くすることにより析出速度の比Ｖ／
ＶCu0.5%が減少することがわかる。また、銅が低濃度の
膜の厚さが厚いほど析出速度の比Ｖ／ＶCu0.5%が減少
し、銅の析出を防止する効果が顕著となり、５ｎｍ以上
で効果はほぼ飽和する。これより、アルミニウム配線と
隣接導電体層との界面において、銅の濃度を低くするこ
とによって銅の析出を抑えることができることがわか
る。アルミニウム配線の隣接導電体層との界面におい
て、銅の含有量Ｘが０％以上０.２％ 以下である膜が膜
厚５ｎｍ以上で存在すれば、銅の析出を顕著に抑えるこ
とができることがわかる。
【００３０】しかし、アルミニウム配線のマイグレーシ
ョン耐性を高めるために添加している銅の濃度を低く
し、銅が低濃度の膜厚を厚くすることによって、マイグ
レーション耐性が弱くなってしまうことが考えられる。
そこで、アルミニウムの拡散係数Ｄの銅濃度Ｘ，厚さＹ
の依存性を解析した。その結果を図４に示す。図４で
は、銅をＸ＝０.５％ 添加した場合のアルミニウムの拡
散係数をＤCu0.5%として結果を示した。図からわかるよ
うに銅の濃度Ｘが低く、配線の厚さＹが厚くなるほどア
ルミニウムの拡散係数が大きくなってしまいマイグレー
ション耐性が弱くなってしまうことがわかる。しかし、
厚さＹが４０ｎｍ以下であれば銅が低濃度であってもア
ルミニウムの拡散係数をほぼ抑えられることがわかる。
ョン耐性を高めるために添加している銅の濃度を低く
し、銅が低濃度の膜厚を厚くすることによって、マイグ
レーション耐性が弱くなってしまうことが考えられる。
そこで、アルミニウムの拡散係数Ｄの銅濃度Ｘ，厚さＹ
の依存性を解析した。その結果を図４に示す。図４で
は、銅をＸ＝０.５％ 添加した場合のアルミニウムの拡
散係数をＤCu0.5%として結果を示した。図からわかるよ
うに銅の濃度Ｘが低く、配線の厚さＹが厚くなるほどア
ルミニウムの拡散係数が大きくなってしまいマイグレー
ション耐性が弱くなってしまうことがわかる。しかし、
厚さＹが４０ｎｍ以下であれば銅が低濃度であってもア
ルミニウムの拡散係数をほぼ抑えられることがわかる。
【００３１】以上のことから、窒化チタン膜と銅０.５
％ 含有アルミニウム配線との間に、銅の含有量Ｘが０
％以上０.２％ 以下である膜が膜厚５ｎｍ以上４０ｎｍ
以下で存在すれば、アルミニウムのマイグレーションを
防止し、かつ銅の析出を顕著に抑えることができること
がわかる。
％ 含有アルミニウム配線との間に、銅の含有量Ｘが０
％以上０.２％ 以下である膜が膜厚５ｎｍ以上４０ｎｍ
以下で存在すれば、アルミニウムのマイグレーションを
防止し、かつ銅の析出を顕著に抑えることができること
がわかる。
【００３２】以上の効果は、５００Ｋ以外の場合でも同
様に示すことができる。温度が３５０Ｋ以下になると銅
の析出は本シミュレーションでは確認できないほど遅く
なった。また、５５０Ｋ以上の高温になると固溶しやす
くなるため、析出は起こりにくくなる。以上より、３５
０Ｋから５５０Ｋの間の温度が最も析出しやすい温度と
いえる。したがって、析出を防止するためには、銅の含
有量が低い領域を設けることと、５５０Ｋ以上で成膜し
た後で急冷して３５０Ｋ以下に温度を下げる方法を組み
合わせることが、より好ましい。ここでは、自然放置す
る場合に比べて早く冷却することを急冷と呼ぶ。急冷に
は、例えば冷却用のガスや流体を用いる。また、急冷す
る前に十分に固溶した状態を実現するために、原子堆積
が終了した後、例えば５秒以上高温状態に保ってから急
冷するのが好ましい。急冷した後で、エッチング等によ
って配線パターンを形成する前に熱処理を行う場合に
は、銅の析出を防止するために、５５０Ｋ以上の高温で
熱処理を行うのが好ましく、冷却させる際には、急冷す
るのが好ましい。
様に示すことができる。温度が３５０Ｋ以下になると銅
の析出は本シミュレーションでは確認できないほど遅く
なった。また、５５０Ｋ以上の高温になると固溶しやす
くなるため、析出は起こりにくくなる。以上より、３５
０Ｋから５５０Ｋの間の温度が最も析出しやすい温度と
いえる。したがって、析出を防止するためには、銅の含
有量が低い領域を設けることと、５５０Ｋ以上で成膜し
た後で急冷して３５０Ｋ以下に温度を下げる方法を組み
合わせることが、より好ましい。ここでは、自然放置す
る場合に比べて早く冷却することを急冷と呼ぶ。急冷に
は、例えば冷却用のガスや流体を用いる。また、急冷す
る前に十分に固溶した状態を実現するために、原子堆積
が終了した後、例えば５秒以上高温状態に保ってから急
冷するのが好ましい。急冷した後で、エッチング等によ
って配線パターンを形成する前に熱処理を行う場合に
は、銅の析出を防止するために、５５０Ｋ以上の高温で
熱処理を行うのが好ましく、冷却させる際には、急冷す
るのが好ましい。
【００３３】次に、本発明における第三の実施例である
半導体装置における主要部分の断面構造を図５に示す。
第三の実施例の第一の実施例との違いは、第一積層配
線，第二積層配線において、主導電体膜１４，１５，１
８の構成が、膜の内部にマイグレーションを防止する添
加元素が高濃度に含まれ、隣接導電体膜１０１ａ，１０
２ａ，２０２ａとの界面付近において添加元素の濃度が
低濃度になっている点である。他は同じ構成としてい
る。これにより、図１に示した第一の実施例の半導体装
置と同様の効果が得られ、前記界面付近における析出物
の発生を抑えることができ、エッチングによる配線のパ
ターニングの際に析出物がエッチングされずに残ること
がなく、配線間隔Ｄ１が０.４μｍ 以下の場合でも短絡
することがない。
半導体装置における主要部分の断面構造を図５に示す。
第三の実施例の第一の実施例との違いは、第一積層配
線，第二積層配線において、主導電体膜１４，１５，１
８の構成が、膜の内部にマイグレーションを防止する添
加元素が高濃度に含まれ、隣接導電体膜１０１ａ，１０
２ａ，２０２ａとの界面付近において添加元素の濃度が
低濃度になっている点である。他は同じ構成としてい
る。これにより、図１に示した第一の実施例の半導体装
置と同様の効果が得られ、前記界面付近における析出物
の発生を抑えることができ、エッチングによる配線のパ
ターニングの際に析出物がエッチングされずに残ること
がなく、配線間隔Ｄ１が０.４μｍ 以下の場合でも短絡
することがない。
【００３４】次に、本発明における第四の実施例である
半導体装置における主要部分の断面構造を図６に示す。
第三の実施例の第一の実施例との違いは、第一積層配
線，第二積層配線において、主導電体膜１４，１５，１
８のバリア膜となる隣接導電体膜１０１ａ，１０２ａ，
２０２ａの外側にさらに別のバリア膜となる隣接導電体
膜１０１ｅ，１０２ｅ，２０２ｅが形成されている点で
ある。図には示さないが、さらに外側に一層以上の別の
バリア膜が形成されていてもよい。また、主導電体膜１
４，１５，１８のバリア膜の層数は同じでなくてもよ
い。主導電体膜１４，１５，１８はマイグレーションを
防止する添加元素を高濃度に含む主電導体膜１０１ｃ，
１０２ｃ，２０２ｃと、添加元素を含まないかあるいは
低濃度に含む主電導体膜１０１ｂ，１０２ｂ，２０２ｂ
とで形成されており、これより、図１に示した第一の実
施例の半導体装置と同様の効果が得られ、前記界面付近
における析出物の発生を抑えることができ、エッチング
による配線のパターニングの際に析出物がエッチングさ
れずに残ることがなく、配線間隔Ｄ１が０.４μｍ 以下
の場合でも短絡することがない。
半導体装置における主要部分の断面構造を図６に示す。
第三の実施例の第一の実施例との違いは、第一積層配
線，第二積層配線において、主導電体膜１４，１５，１
８のバリア膜となる隣接導電体膜１０１ａ，１０２ａ，
２０２ａの外側にさらに別のバリア膜となる隣接導電体
膜１０１ｅ，１０２ｅ，２０２ｅが形成されている点で
ある。図には示さないが、さらに外側に一層以上の別の
バリア膜が形成されていてもよい。また、主導電体膜１
４，１５，１８のバリア膜の層数は同じでなくてもよ
い。主導電体膜１４，１５，１８はマイグレーションを
防止する添加元素を高濃度に含む主電導体膜１０１ｃ，
１０２ｃ，２０２ｃと、添加元素を含まないかあるいは
低濃度に含む主電導体膜１０１ｂ，１０２ｂ，２０２ｂ
とで形成されており、これより、図１に示した第一の実
施例の半導体装置と同様の効果が得られ、前記界面付近
における析出物の発生を抑えることができ、エッチング
による配線のパターニングの際に析出物がエッチングさ
れずに残ることがなく、配線間隔Ｄ１が０.４μｍ 以下
の場合でも短絡することがない。
【００３５】次に、本発明における第五の実施例である
半導体装置における主要部分の断面構造を図７に示す。
第五の実施例の第一の実施例との違いは、第一積層配線
１０１，１０２とプラグ１００１，１００２，１００３
とが同じ工程で例えばスパッタ法等の物理的成膜法によ
り形成され、第二第二積層配線２０２とプラグ２００１
とが同じ工程で例えばスパッタ法等の物理的成膜法によ
り形成されている点である。
半導体装置における主要部分の断面構造を図７に示す。
第五の実施例の第一の実施例との違いは、第一積層配線
１０１，１０２とプラグ１００１，１００２，１００３
とが同じ工程で例えばスパッタ法等の物理的成膜法によ
り形成され、第二第二積層配線２０２とプラグ２００１
とが同じ工程で例えばスパッタ法等の物理的成膜法によ
り形成されている点である。
【００３６】ここでプラグ１００１，１００２と第一積
層配線１０１、ならびにプラグ１００３と第一積層配線
１０２は、それぞれ拡散防止用の隣接導電体膜１０１
ａ，１０１ｄ、ならびに１０２ａ，１０２ｄとこれらに
被覆された主導電体膜１４，１５からなる。さらに、上
記主導電体膜１４はマイグレーションを防止する添加元
素を高濃度に含む主導電体膜１０１ｃと、添加元素を含
まないかあるいは主導電体膜１０１ｃの濃度より低い濃
度で添加元素に含む主導電体膜１０１ｂで形成され、主
導電体膜１０１ｂは隣接導電体膜１０１ａと接してい
る。また、上記主導電体膜１５も同様に、マイグレーシ
ョンを防止する添加元素を高濃度に含む主導電体膜１０
２ｃと、添加元素を含まないかあるいは主導電体膜１０
２ｃの濃度より低い濃度で添加元素に含む主導電体膜１
０２ｂで形成され、主導電体膜１０２ｂは隣接導電体膜
１０２ａと接している。
層配線１０１、ならびにプラグ１００３と第一積層配線
１０２は、それぞれ拡散防止用の隣接導電体膜１０１
ａ，１０１ｄ、ならびに１０２ａ，１０２ｄとこれらに
被覆された主導電体膜１４，１５からなる。さらに、上
記主導電体膜１４はマイグレーションを防止する添加元
素を高濃度に含む主導電体膜１０１ｃと、添加元素を含
まないかあるいは主導電体膜１０１ｃの濃度より低い濃
度で添加元素に含む主導電体膜１０１ｂで形成され、主
導電体膜１０１ｂは隣接導電体膜１０１ａと接してい
る。また、上記主導電体膜１５も同様に、マイグレーシ
ョンを防止する添加元素を高濃度に含む主導電体膜１０
２ｃと、添加元素を含まないかあるいは主導電体膜１０
２ｃの濃度より低い濃度で添加元素に含む主導電体膜１
０２ｂで形成され、主導電体膜１０２ｂは隣接導電体膜
１０２ａと接している。
【００３７】また、プラグ２００１と第二第二積層配線
２０２は、拡散防止用の隣接導電体膜２０２ａ，２０２
ｄとこれらに被覆された主導電体膜１８からなる。さら
に、上記主導電体膜１８はマイグレーションを防止する
添加元素を高濃度に含む主導電体膜２０２ｃと、添加元
素を含まないかあるいは主導電体膜２０２ｃの濃度より
低い濃度で添加元素に含む主導電体膜２０２ｂで形成さ
れ、主導電体膜２０２ｂは隣接導電体膜２０２ａと接し
ている。
２０２は、拡散防止用の隣接導電体膜２０２ａ，２０２
ｄとこれらに被覆された主導電体膜１８からなる。さら
に、上記主導電体膜１８はマイグレーションを防止する
添加元素を高濃度に含む主導電体膜２０２ｃと、添加元
素を含まないかあるいは主導電体膜２０２ｃの濃度より
低い濃度で添加元素に含む主導電体膜２０２ｂで形成さ
れ、主導電体膜２０２ｂは隣接導電体膜２０２ａと接し
ている。
【００３８】主導電体膜１４，１５，１８はマイグレー
ションを防止する添加元素を高濃度に含む主導電体膜１
０１ｃ，１０２ｃ，２０２ｃと、添加元素を含まないか
あるいは低濃度に含む主導電体膜１０１ｂ，１０２ｂ，
２０２ｂとで形成されており、図１に示した第一の実施
例の半導体装置と同様の効果が得られ、前記界面付近に
おける析出物の発生を抑えることができ、エッチングに
よる配線のパターニングの際に析出物がエッチングされ
ずに残ることがなく、配線間隔Ｄ１が０.４μｍ以下の
場合でも短絡することがない。
ションを防止する添加元素を高濃度に含む主導電体膜１
０１ｃ，１０２ｃ，２０２ｃと、添加元素を含まないか
あるいは低濃度に含む主導電体膜１０１ｂ，１０２ｂ，
２０２ｂとで形成されており、図１に示した第一の実施
例の半導体装置と同様の効果が得られ、前記界面付近に
おける析出物の発生を抑えることができ、エッチングに
よる配線のパターニングの際に析出物がエッチングされ
ずに残ることがなく、配線間隔Ｄ１が０.４μｍ以下の
場合でも短絡することがない。
【００３９】また、第三の実施例で示した図５の隣接導
電体膜や、第五の実施例で示した図７の隣接導電体膜
は、第四の実施例で示した図６の隣接導電体膜のように
２層以上で形成しても良い。また、第五の実施例で示し
た図７の配線を構成する主導電体膜は、第三の実施例で
示した図５の配線を構成する主導電体膜のように１層で
形成され、隣接導電体膜との界面付近において添加元素
の濃度を低濃度としても良い。
電体膜や、第五の実施例で示した図７の隣接導電体膜
は、第四の実施例で示した図６の隣接導電体膜のように
２層以上で形成しても良い。また、第五の実施例で示し
た図７の配線を構成する主導電体膜は、第三の実施例で
示した図５の配線を構成する主導電体膜のように１層で
形成され、隣接導電体膜との界面付近において添加元素
の濃度を低濃度としても良い。
【００４０】また、上記の各実施例で示した第一配線と
第二配線の構造を組み合わせた配線構造で第一配線と第
二配線を構成しても良く、第二配線の上部にさらに第三
の配線等を上記各実施例で示した配線の構成で形成して
も良い。
第二配線の構造を組み合わせた配線構造で第一配線と第
二配線を構成しても良く、第二配線の上部にさらに第三
の配線等を上記各実施例で示した配線の構成で形成して
も良い。
【００４１】
【発明の効果】本発明によれば、短絡を起こしにくい配
線構造を有する半導体装置を提供することができる。ま
た、信頼性の高い半導体装置を提供することができる。
また、歩留りの高い半導体装置を提供することができ
る。
線構造を有する半導体装置を提供することができる。ま
た、信頼性の高い半導体装置を提供することができる。
また、歩留りの高い半導体装置を提供することができ
る。
【図１】本発明における第一の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図２】図１における配線およびプラグの平面パターン
の例を示した図である。
の例を示した図である。
【図３】本発明の第二の実施例に係る、アルミニウム配
線中の銅の析出速度と銅濃度との関係を示した図。
線中の銅の析出速度と銅濃度との関係を示した図。
【図４】本発明の第二の実施例に係る、アルミニウム配
線中のアルミニウムの拡散係数と銅濃度との関係を示し
た図。
線中のアルミニウムの拡散係数と銅濃度との関係を示し
た図。
【図５】本発明における第三の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図６】本発明における第四の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図７】本発明における第五の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
１…シリコン基板、２，３，４，５…拡散層、６，７…
ゲート絶縁膜、８，９…ゲート電極、１０…素子分離
膜、１１，１２，１３，１６，１７，１９…絶縁膜、１
００１，１００２，１００３，２００１…プラグ、１０
１，１０２…第一積層配線、２０１…配線、２０２…第
二積層配線、２０３，２０４…配線、１００１ａ，１０
０２ａ，１００３ａ，１０１ａ，１０１ｄ，１０１ｅ，
１０２ａ，１０２ｄ，１０２ｅ，２０２ａ，２０２ｄ，
２０２ｅ…隣接導電体膜、１０１ｂ，１０２ｂ，２０２
ｂ…低濃度の添加元素を含む主導電体膜、１０１ｃ，１
０２ｃ，２０２ｃ…高濃度の添加元素を含む主導電体
膜、１４，１５，１８…主導電体膜、Ｄ１，Ｄ２，Ｄ
３，Ｄ４…配線間隔。
ゲート絶縁膜、８，９…ゲート電極、１０…素子分離
膜、１１，１２，１３，１６，１７，１９…絶縁膜、１
００１，１００２，１００３，２００１…プラグ、１０
１，１０２…第一積層配線、２０１…配線、２０２…第
二積層配線、２０３，２０４…配線、１００１ａ，１０
０２ａ，１００３ａ，１０１ａ，１０１ｄ，１０１ｅ，
１０２ａ，１０２ｄ，１０２ｅ，２０２ａ，２０２ｄ，
２０２ｅ…隣接導電体膜、１０１ｂ，１０２ｂ，２０２
ｂ…低濃度の添加元素を含む主導電体膜、１０１ｃ，１
０２ｃ，２０２ｃ…高濃度の添加元素を含む主導電体
膜、１４，１５，１８…主導電体膜、Ｄ１，Ｄ２，Ｄ
３，Ｄ４…配線間隔。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 英生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 西原 晋治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 佐原 政司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F033 HH08 HH09 HH33 JJ01 JJ08 JJ09 JJ18 JJ19 JJ33 KK01 KK08 KK09 KK33 LL02 LL03 LL09 MM05 MM08 MM12 MM13 NN06 NN07 PP15 QQ08 QQ09 QQ37 QQ59 QQ62 QQ63 QQ73 QQ88 RR04 RR06 RR09 RR15 SS08 SS11 UU05 WW01 WW04 XX05 XX31
Claims (10)
- 【請求項１】半導体基板と、前記半導体基板の一主面側
に形成された配線とを有し、前記配線が隣接導電体層と
主配線層との積層構造を有し、前記主配線層が主構成元
素の他に添加元素を含有し、前記隣接導電体層が前記主
配線層の主構成元素と前記添加元素の下地基板への拡散
を防止する材料で形成される半導体装置において、前記
主配線層中の添加元素の濃度が、該隣接導電体層と主配
線層との界面に近づくに従って低くなっている（Ｏを含
む）ことを特徴とする半導体装置。 - 【請求項２】半導体基板と、前記半導体基板の一主面側
に形成された配線とを有し、前記配線がチタンまたは窒
化チタンを主構成材料とする隣接導電体層とアルミニウ
ムを主構成材料とする主配線層との積層構造を有し、前
記主配線層に添加元素として銅が含有される半導体装置
において、前記主配線層中の銅の濃度が隣接導電体層と
主配線層との界面に近づくに従って低くなっていること
を特徴とする半導体装置。 - 【請求項３】請求項１または２において、 前記界面に面して添加元素の濃度の低い導電体を形成し
たことを特徴とする半導体装置。 - 【請求項４】半導体基板と、前記半導体基板の一主面側
に形成された配線とを有し、前記配線が隣接導電体層と
主配線層との積層構造を有し、前記主配線層が少なくと
も２層以上の積層構造を有し、前記主配線層を構成する
層の少なくとも一層が主構成元素の他に添加元素を含有
する半導体装置において、前記主配線層の積層構造を構
成する層のうち前記隣接導電体層と接触する層の添加元
素の濃度が前記主配線層を構成する他の層の添加元素の
濃度より低濃度であることを特徴とする半導体装置。 - 【請求項５】半導体基板と、前記半導体基板の一主面側
に形成された配線とを有し、前記配線がチタンまたは窒
化チタンを主構成材料とする隣接導電体層とアルミニウ
ムを主構成材料とする主配線層との積層構造を有する半
導体装置において、前記主配線層が少なくとも２層以上
の積層構造を有し、前記主配線層を構成する層の少なく
とも一層が銅を０.４％ 以上の濃度で含有し、前記主配
線層の積層構造を構成する層のうち前記隣接導電体層と
接触する層が、銅を０％以上０.２％ 以下の濃度で含む
層であることを特徴とする半導体装置。 - 【請求項６】半導体基板と、前記半導体基板の一主面側
に形成された配線とを有し、前記配線がチタンまたは窒
化チタンを主構成材料とする隣接導電体層とアルミニウ
ムを主構成材料とする主配線層との積層構造を有し、前
記主配線層が少なくとも２層以上の積層構造を有する半
導体装置において、前記主配線層を構成する層の少なく
とも一層が銅を０.４％ 以上の濃度で含有し、前記主配
線層の積層構造を構成する層のうち前記隣接導電体層と
接触する層の添加元素の濃度が前記主配線層を構成する
他の層の添加元素の濃度より低濃度であり、膜厚が５ｎ
ｍ以上４０ｎｍ以下であることを特徴とする半導体装
置。 - 【請求項７】半導体基板と、前記半導体基板の一主面側
に形成された配線とを有し、前記配線がチタンまたは窒
化チタンを主構成材料とする隣接導電体層とアルミニウ
ムを主構成材料とする主配線層との積層構造を有し、前
記主配線層が少なくとも２層以上の積層構造を有し、前
記主配線層を構成する層の少なくとも一層が銅を０.４
％ 以上の濃度で含有し、前記主配線層の積層構造を構
成する層のうち前記隣接導電体層と接触する層が、銅を
０％以上０.２％ 以下の濃度で含む層であり、膜厚が５
ｎｍ以上４０ｎｍ以下であることを特徴とする半導体装
置。 - 【請求項８】請求項１から７のいずれかにおいて、前記
配線間の最小間隔が０.４μｍ 以下であることを特徴と
する半導体装置。 - 【請求項９】半導体基板の一主面側に隣接導電体材料層
と主配線材料層とからなる配線材料層を形成し、パター
ニングして配線を形成する半導体装置の製造方法におい
て、上記隣接導電体材料層を物理的気相成長法で成膜
後、主配線材料層をする工程が、添加元素を含まないか
低濃度の添加元素を含む配線材料層を物理的気相成長法
で成膜後、高濃度に添加元素を含む配線材料を物理的気
相成長法で成膜で成膜することを特徴とする半導体装置
の製造方法。 - 【請求項１０】半導体基板の一主面側に主構成材料がチ
タンまたは窒化チタンである隣接導電体材料層と、主構
成材料がアルミニウムであり添加元素が銅である主配線
材料層とからなる配線材料層を形成し、パターニングし
て配線を形成する半導体装置の製造方法において、上記
隣接導電体材料層を物理的気相成長法で成膜後、主配線
材料層をする工程が、銅を０％以上０.２％ 含有する配
線材料層を物理的気相成長法で成膜後、銅を０.４％ 以
上含有する配線材料層を物理的気相成長法で成膜するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260107A JP4117101B2 (ja) | 2000-08-30 | 2000-08-30 | 半導体装置とその製造方法 |
| US09/941,616 US6545362B2 (en) | 2000-08-30 | 2001-08-30 | Semiconductor device and method of manufacturing the same |
| US10/390,413 US7241685B2 (en) | 2000-08-30 | 2003-03-18 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260107A JP4117101B2 (ja) | 2000-08-30 | 2000-08-30 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002075997A true JP2002075997A (ja) | 2002-03-15 |
| JP4117101B2 JP4117101B2 (ja) | 2008-07-16 |
Family
ID=18748167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000260107A Expired - Fee Related JP4117101B2 (ja) | 2000-08-30 | 2000-08-30 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6545362B2 (ja) |
| JP (1) | JP4117101B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010380A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | 金属絶縁体金属キャパシタの製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6762501B1 (en) * | 2003-04-14 | 2004-07-13 | Texas Instruments Incorporated | Low stress integrated circuit copper interconnect structures |
| AU2003235241A1 (en) * | 2003-04-18 | 2004-11-19 | Genusion Inc. | Nonvolatile semiconductor storage device and method for manufacturing nonvolatile semiconductor storage device |
| JP3808866B2 (ja) * | 2003-12-05 | 2006-08-16 | 株式会社東芝 | 半導体装置 |
| WO2013126883A1 (en) | 2012-02-23 | 2013-08-29 | Treadstone Technologies, Inc. | Corrosion resistant and electrically conductive surface of metal |
| JP2018137344A (ja) * | 2017-02-22 | 2018-08-30 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655213B2 (ja) * | 1991-10-14 | 1997-09-17 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| EP0551117A2 (en) * | 1992-01-08 | 1993-07-14 | Mitsubishi Denki Kabushiki Kaisha | Large scale integrated circuit device and thin film forming method and apparatus for the same |
| US5350484A (en) * | 1992-09-08 | 1994-09-27 | Intel Corporation | Method for the anisotropic etching of metal films in the fabrication of interconnects |
| JP2723023B2 (ja) * | 1993-12-27 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5736002A (en) * | 1994-08-22 | 1998-04-07 | Sharp Microelectronics Technology, Inc. | Methods and equipment for anisotropic, patterned conversion of copper into selectively removable compounds and for removal of same |
| JPH08186175A (ja) | 1994-12-28 | 1996-07-16 | Sony Corp | 半導体装置の配線形成方法及び成膜装置 |
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-
2000
- 2000-08-30 JP JP2000260107A patent/JP4117101B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-30 US US09/941,616 patent/US6545362B2/en not_active Expired - Fee Related
-
2003
- 2003-03-18 US US10/390,413 patent/US7241685B2/en not_active Expired - Fee Related
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| JP2009010380A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | 金属絶縁体金属キャパシタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020036350A1 (en) | 2002-03-28 |
| JP4117101B2 (ja) | 2008-07-16 |
| US7241685B2 (en) | 2007-07-10 |
| US20030170980A1 (en) | 2003-09-11 |
| US6545362B2 (en) | 2003-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060104 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080421 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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