JP2002057268A - 半導体集積回路装置、電気回路装置、電子機器及び制御機器 - Google Patents

半導体集積回路装置、電気回路装置、電子機器及び制御機器

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Abstract

(57)【要約】 【課題】 ＱＦＰ型ＩＣ１０において、電源回路に生じ
るスイッチングノイズ電流に起因するＥＭＩを抑制す
る。 【解決手段】 電源リード１２及びグランドリード１３
を含むリードは、パッケージ内配線基板１６を介してダ
イ２０の対応バッドへ接続される。グランド面２２は、
パッケージ内配線基板１６の下側においてモールド１１
内に設けられ、モールド１１の底面に沿って広がり、グ
ランドリード１３へ接続される。デカップリングコンデ
ンサ２７は、パッケージ内配線基板１６の電源配線とグ
ランド面２２とへ接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＥＭＩ（Ｅｌｅｃ
ｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃ
ｅ：電磁障害）対策が施された半導体集積回路装置、電
気回路装置、電子機器、及び制御機器に係り、詳しくは
ダイの電源回路に生じるスイッチングノイズに起因する
ＥＭＩを抑制する半導体集積回路装置、電気回路装置、
電子機器、及び制御機器に関するものである。
【０００２】
【従来の技術】半導体集積回路装置では、内部動作周波
数及び消費電力の上昇に伴い、半導体集積回路装置の内
部電源回路のスイッチングノイズに起因するＥＭＩが深
刻化している。すなわち、半導体集積回路装置の内部電
源回路のスイッチングノイズ電流に起因して、ＩＣパッ
ケージ内のループ電流、及びＩＣパッケージ内とＩＣパ
ッケージ外のＰＣＢ（プリントサーキットボード）とを
循環するループ電流が生成され、これらループ電流によ
りＩＣパッケージ及びＰＣＢから周囲へ電磁波が放射さ
れ、周囲にＥＭＩを引き起こしている。
【０００３】
【発明が解決しようとする課題】半導体集積回路装置の
ＥＭＩについての従来の対策としては、ＰＣＢの電源配
線とグランド配線間にデカップリングコンデンサを介在
させることである。この従来対策では、ＰＣＢからの電
磁放射は抑制できるものの、半導体集積回路装置自体か
らの電磁放射は抑制することが困難である。また、多数
の半導体集積回路装置を実装したＰＣＢ全体のＥＭＩを
防止するためには、デカップリングコンデンサを、各半
導体集積回路装置の各電源リードに対応させて、ＰＣＢ
に配備する必要があり、ＰＣＢ全体のデカップリングコ
ンデンサの個数が多大となり、ＰＣＢの大型化、部品点
数の増大、及びＰＣＢにおけるデカップリングコンデン
サの取付け場所の確保難と言う問題が生じる。また、Ｐ
ＣＢにおいて、半導体集積回路装置の取付けにより覆わ
られる表面部分に島状のグランド面を形成して、半導体
集積回路装置から放射される電磁波をこの島状のグラン
ド面により遮蔽する場合があるが、この場合には、該グ
ランド面に、種々の配線を形成することが困難となる。
【０００４】特開平４−２７７６６５号公報は半導体集
積回路装置のテスタに使用されるソケットを開示する。
このソケットは、テストボードに固設されて半導体集積
回路装置のリードを押圧、接触される接触子、テストボ
ード表面のグランドパターンに接触して載置される導電
体、及び接触子と導電体との間に介在するデカップリン
グコンデンサを有している。しかしながら、該構造は、
半導体集積回路装置のソケットに適用されるものであ
り、半導体集積回路装置から外部へ出力されるスイッチ
ングノイズ電流を抑制する作用はない。また、このソケ
ットでは、導電体はテストボード表面のグランドパター
ンと面接触しており、デカップリングコンデンサとテス
トボードとの間のインピーダンスは、デカップリングコ
ンデンサと半導体集積回路装置との間のインピーダンス
より相当、小さく、半導体集積回路装置から漏れて来る
スイッチングノイズ電流がテストボードの方へ流れるを
十分に抑制できない。
【０００５】特開平８−１７９６０号公報の半導体集積
回路装置では、半導体集積回路装置の底面は、接地板か
ら形成し、又は中央の設置板と周辺の電源用枠板とから
形成し、グランドリード及び電源リードは接地板及び電
源用枠板に代替させ、これにより、半導体集積回路装置
の側面のリードの本数の低減を果たしている。さらに、
特開平８−１７９６０号公報の図４の（ｂ）では、接地
板に対して対峙する電源プレーンを半導体集積回路装置
のパッケージ内に設け、この電源プレーンと接地板とで
デカップリングコンデンサを構成するようにしている。
しかしながら、この半導体集積回路装置では、接地板及
び電源用枠板はＰＣＢのグランド配線及び電源配線へ直
接、面接触しており、結果、接地板及び電源用枠板とＰ
ＣＢとの間のインピーダンスは、接地板及び電源用枠板
とダイとの間のインピーダンスに相当、小さくなり、Ｐ
ＣＢへのノイズ電流の漏れを十分に抑制できない。ま
た、この半導体集積回路装置では、接地板は、パッケー
ジ内部でダイからデカップリングコンデンサを経由して
ダイへ帰還するスイッチングノイズ電流経路の部分と、
伝送信号の帰還電流経路の部分とを兼ねることになるの
で、接地板のもつインダクタンスによって発生するグラ
ンドバウンズノイズが依然と発生する。さらに、この半
導体集積回路装置では、接地板の中央を隆起させて、隆
起面にダイを載置するので、ＩＣパッケージの内部回路
の対グランド容量が増大し、ダイ内の伝送信号の品質が
低下する問題もある。
【０００６】本発明の目的は、パッケージと電子部品実
装用プリント基板との間を循環するループ電流が、半導
体集積回路装置の内部電源回路のスイッチングノイズ電
流に起因して生成され、これにより引き起こされるＥＭ
Ｉを有効に抑制できる半導体集積回路装置を提供するこ
とである。本発明の目的は、パッケージ内ループ電流
が、半導体集積回路装置の内部電源回路のスイッチング
ノイズ電流に起因して生成され、これにより引き起こさ
れるＥＭＩを有効に抑制できる半導体集積回路装置を提
供することである。本発明の他の目的は、半導体集積回
路装置から電子部品実装用プリント基板への電磁放射を
遮蔽するために、電子部品実装用プリント基板上に島状
のグランド面を形成することを省略できる半導体集積回
路装置を提供することである。本発明の目的は、半導体
集積回路装置及びそれを実装する電子部品実装用プリン
ト基板に因るＥＭＩを有効に抑制できる電気回路装置を
提供することである。本発明の目的は、半導体集積回路
装置を装備しつつＥＭＩを有効に抑制できる電子機器及
び制御機器を提供することである。
【０００７】
【課題を解決するための手段】第１の発明の半導体集積
回路装置は次のものを有している。 ・グランドリード及び少なくとも１個の電源リードへ接
続されるダイ ・面的な広がりをもちかつグランドリードへ接続される
１個又は複数個のグランド面 ・両端において対応のグランドリードと対応の電源リー
ドとへ接続される少なくとも１個のデカップリングコン
デンサ、並びにダイ、グランド面、及びデカップリング
コンデンサを封入する封入体
【０００８】電子部品実装用プリント基板側及び電子部
品実装用プリント基板とは反対側へ向く半導体集積回路
装置の面をそれぞれ底面及び頂面と定義すると、グラン
ド面は、典型的には、封入体の頂面及び底面に対して平
行とされるが、これに限定されない。グランド面は、半
導体集積回路装置からの電磁放射を抑制したい方向に対
して直角な方向とするのが好ましい。グランド面は、平
面に限定されず、ダイの方へ向かって凸面又は凹面等の
曲面であってもよい。半導体集積回路装置のもつグラン
ド面の個数は、典型的には、１個であるが、半導体集積
回路装置が複数個の電源リードをもつ場合には、半導体
集積回路装置における電源リードの分布に応じて、複数
個のグランド面が適切に分散して設けられてもよいとす
る。半導体集積回路装置が複数個のグランド面を備える
場合、それらグランド面は、相互に直接、接触していて
もよいし、相互に分離しつつ、相互に接続又はグランド
リードへ接続されていてもよい。
【０００９】半導体集積回路装置が複数個の電源リード
をもつ場合、デカップリングコンデンサは全部の電源リ
ードに対応して設ける必要はない。全部の電源リードの
内の特定の電源リードに対してのみデカップリングコン
デンサを対応付けて、設けることができる。全部の電源
リードに対するデカップリングコンデンサを省略する場
合には、全部の電源リードの内、特にスイッチングノイ
ズ電圧又は電流の大きい電源リードのみに対応付けて、
デカップリングコンデンサを設けることができる。例え
ば、半導体集積回路装置がＣＰＵの場合には、高速動作
回路（例：ＣＰＵコア、ＰＬＬ回路、及び出力バッフ
ァ）の電源リードに対して重点的にデカップリングコン
デンサを対応付けて、設けるのが好ましい。
【００１０】デカップリングコンデンサの容量は、ダイ
の電源回路に生成されるスイッチングノイズ電流又は電
圧の周波数に対応するものに設定され、例えば、数十ｐ
Ｆ〜数μＦの範囲である。グランド面と電源リードとの
間へのデカップリングコンデンサの介在により最も効果
的にＥＭＩを抑制できる電磁波周波数は、デカップリン
グコンデンサの容量と共に、電源リードのインダクタン
スにも関係する。したがって、デカップリングコンデン
サの容量及び電源リードのインダクタンスを、ダイの電
源回路のスイッチングノイズ電流又は電圧の周波数に合
わせることにより、ＥＭＩ抑制効果を高めることができ
る。
【００１１】グランドリード及び電源リードは、半導体
集積回路装置内部の電源回路に生じるスイッチングノイ
ズ電圧に対して所定のインダクタンスとして作用する。
したがって、半導体集積回路装置内部の電源回路に生じ
るスイッチングノイズ電流は、デカップリングコンデン
サを優先的に流れることになり、グランドリード及び電
源リードを介して電子部品実装用プリント基板へ漏れる
のが抑制され、実装用配線基板からのＥＭＩが抑制され
る。また、面的な広がりをもつグランド面はダイ側から
放射される電磁波を遮蔽し、これにより、半導体集積回
路装置から外部へ放射される電磁波を弱めることができ
る。
【００１２】第２の発明の半導体集積回路装置によれ
ば、第１の発明の半導体集積回路装置において、半導体
集積回路装置において電子部品実装用プリント基板側へ
向く面、及び電子部品実装用プリント基板とは反対側へ
向く面をそれぞれ底面及び頂面と定義し、グランド面は
底面に沿って広がっている。
【００１３】半導体集積回路装置の頂面及び底面は、パ
ッケージがＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）やＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇ
ｅ）である場合には、モールドの頂面及び底面に一致す
る。パッケージがＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒ
ａｙ）である場合には、モールドの底面側にさらにキャ
リヤＰＣＢが配置されているので、半導体集積回路装置
の頂面はモールドの頂面に一致するが、半導体集積回路
装置の底面はキャリヤＰＣＢの底面に一致することにな
る。
【００１４】グランド面が半導体集積回路装置の底面に
沿って広がっていることにより、スイッチングノイズ電
流に起因して半導体集積回路装置から電子部品実装用プ
リント基板の方へ放射されようとする電磁波は、グラン
ド面により遮蔽され、半導体集積回路装置から電子部品
実装用プリント基板へのＥＭＩは抑制される。したがっ
て、半導体集積回路装置直下の電子部品実装用プリント
基板の部分にも信号配線を形成しても、該信号配線の信
号への悪影響を防止できる。
【００１５】第３の発明の半導体集積回路装置によれ
ば、第２の発明の半導体集積回路装置において、グラン
ド面は、底面のほぼ全体にわたり平面で広がっている。
【００１６】パッケージタイプが例えばＱＦＰ（Ｑｕａ
ｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＤＩＰ（Ｄｕａｌ
Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）である半導体集積回路
装置である場合には、グランド面は孔無しの平面が可能
であるが、パッケージタイプが例えばＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）である半導体集積回路装置で
ある場合には、リードをグランド面に貫通させる必要が
生じるので、グランド面は、リード貫通用の孔が形成さ
れる。グランド面が半導体集積回路装置の底面のほぼ全
体にわたり平面で広がっていることにより、底面側への
電磁放射が有効に抑制される。
【００１７】第４の発明の半導体集積回路装置によれ
ば、第３の半導体集積回路装置において、リードとダイ
のボンディングパッドとの接続経路用の配線を備えるパ
ッケージ内配線基板が、ダイとグランド面との間に配置
され、デカップリングコンデンサは両端においてグラン
ド面とパッケージ内配線基板の電源ラインとへ接続され
ている。
【００１８】デカップリングコンデンサはパッケージ内
配線基板上に取付けることができ、これにより、封入体
内におけるデカップリングコンデンサの支持構造が簡単
化される。デカップリングコンデンサは、好ましくは、
パッケージ内配線基板の電源ラインに接続し易いパッケ
ージ内配線基板の部位に配置される。
【００１９】第５の発明の半導体集積回路装置によれ
ば、第３の発明の半導体集積回路装置において、封入体
内への電源リードの挿入部分はそのダイ側の端部におい
てボンディングワイヤを介してダイの電源用ボンディン
グパッドへ接続され、デカップリングコンデンサは両端
においてグランド面と電源リードの挿入部分の所定部位
とへ接続されている。
【００２０】デカップリングコンデンサを通過するスイ
ッチングノイズ電流の周波数は、デカップリングコンデ
ンサの容量だけでなく、電源リードのインダクタンスに
よっても調整できる。したがって、デカップリングコン
デンサの電源リード側の端を接続する電源リードの挿入
部分の部位Ｐ１を変更することにより、該接続部位Ｐ１
から電源リードの電子部品実装用プリント基板側の端Ｐ
２までのインダクタンスが変化し、最も効果的にＥＭＩ
を抑制できる電磁波周波数を所定範囲で調整できる。
【００２１】第６の発明の半導体集積回路装置によれ
ば、第５の発明の半導体集積回路装置において、デカッ
プリングコンデンサが接続される電源リードの挿入部分
の所定部位とは、電源リードの挿入部分のダイ側の端部
である。
【００２２】デカップリングコンデンサの電源リード側
の端を接続する電源リードの挿入部分の部位Ｐ１から電
源リードの電子部品実装用プリント基板側の端Ｐ２まで
のインダクタンスは、Ｐ１からＰ２までの長さが長いほ
ど、増大する。一方、Ｐ１からＰ２までのインダクタン
スが大きいときほど、ダイの電源回路のスイッチングノ
イズに起因する電流が電源リードを介して電子部品実装
用プリント基板へ漏れ難くなる。したがって、Ｐ１を電
源リードの挿入部分のダイ側の端部に設定することによ
り、Ｐ１からＰ２までのインダクタンスを増大させて、
ダイの電源回路のスイッチングノイズ電流が電源リード
を介して電子部品実装用プリント基板へ漏れるのを効果
的に抑制できる。
【００２３】第７の発明の半導体集積回路装置によれ
ば、第５又は第６の発明の半導体集積回路装置におい
て、グランド面は、封入体内へのグランドリードの挿入
部分のダイ側の端部へ接続されている。
【００２４】デカップリングコンデンサのグランドリー
ド側の端を接続するグランドリードの挿入部分の部位Ｐ
３からグランドリードの電子部品実装用プリント基板側
の端Ｐ４までのインダクタンスは、Ｐ３からＰ４までの
長さが長いほど、増大する。一方、Ｐ３からＰ４までの
インダクタンスが大きいときほど、ダイの電源回路のス
イッチングノイズ電流が電源リードを介して電子部品実
装用プリント基板へ漏れ難くなる。したがって、Ｐ３を
グランドリードの挿入部分のダイ側の端部に設定するこ
とにより、Ｐ３からＰ４までのインダクタンスを増大さ
せて、ダイの電源回路のスイッチングノイズに起因する
電流が電源リードを介して電子部品実装用プリント基板
へ漏れ難くさせることができる。
【００２５】第８の発明の半導体集積回路装置によれ
ば、第１〜第７の発明の半導体集積回路装置において、
封入体より誘電率の小さい材料の層が、ダイ又はパッケ
ージ内配線基板とグランド面との間に、配設されてい
る。
【００２６】封入体より誘電率の小さい材料とは例えば
空気である。グランド面がダイ又はパッケージ内配線基
板に近接して配置されると、ダイ又はパッケージ内配線
基板の信号ラインとグランド面との間の容量が増大し、
信号品質を悪化させる。例えば空気層のような小さい誘
電率の層をダイ又はパッケージ内配線基板とグランド面
との間に配置することにより、ダイ又はパッケージ内配
線基板の信号ラインとグランド面との間の容量を低減で
きる。
【００２７】なお、ダイ又はパッケージ内配線基板の信
号ラインとグランド面との間の容量を調整する方法とし
ては、小さい誘電率の層を配置する以外に、グランド面
の形状を所定の曲面に設定したり、グランド面に部分的
に１又は複数個の非導電部分を適宜、設けたりすること
が挙げられる。
【００２８】第９の発明の電気回路装置は次のものを有
している。 ・第１〜第８の発明のいずれかの半導体集積回路装置 ・半導体集積回路装置を実装される電子部品実装用プリ
ント基板 ・半導体集積回路装置のデカップリングコンデンサと並
列接続の関係となるように電子部品実装用プリント基板
に配設された外部デカップリングコンデンサ
【００２９】外部デカップリングコンデンサの容量は、
典型的には、半導体集積回路装置内のデカップリングコ
ンデンサの容量とほぼ等しくされる。しかし、外部デカ
ップリングコンデンサの容量と半導体集積回路装置内の
デカップリングコンデンサの容量とを適当にずらして、
電気回路装置全体として抑止できるＥＭＩの周波数範囲
を広げることも可能である。
【００３０】第１０の発明の電子機器又は制御機器は第
１〜第８の発明の半導体集積回路装置を含む。
【００３１】電子機器とは例えばコンピュータ、オーデ
ィオ機器、通信機器であり、制御機器とは例えば自動車
や産業機械に装備される制御機器である。本発明の半導
体集積回路装置は、コンピュータ、オーディオ機器、通
信機器といった電子機器だけでなく、自動車や産業機械
の制御機器などのＥＭＩ対策が必要なあらゆる機器に組
み込んで使用することができる。
【００３２】
【発明の実施の形態】以下、発明の実施の形態について
図面を参照して説明する。図１はグランド面２２を装備
するＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型
ＩＣ１０の概略断面図である。電源リード１２及びグラ
ンドリード１３を含む複数個のリードは、モールド１１
の頂面及び底面を除く他の計４個の側面の下端部から突
出している。ＱＦＰ型ＩＣ１０全体の電源リード１２の
個数は、１に限定されず、通常は複数である。パッケー
ジ内配線基板１６は、絶縁層１７と配線層１８とを交互
に配置したものであり、上面中央にはダイ２０が載置さ
れる。各配線層１８には、電源リード１２及びグランド
リード１３を含むリードの各々とダイ２０の対応のボン
ディングパッドとを接続するための配線が形成されてい
る。グランド面２２は、例えば銅等の金属層から成り、
モールド１１の底面より少し上の高さにおいて該底面に
沿って該底面全体にわたって広がり、接続線２４を介し
てモールド１１へのグランドリード１３の挿入部の先端
へ接続されている。空気層２３は、パッケージ内配線基
板１６とグランド面２２との間においてほぼグランド面
２２の広さ全体にわたる広さで形成され、配線層１８の
配線とグランド面２２との間の容量を所定値以下に制限
している。デカップリングコンデンサ２７は、パッケー
ジ内配線基板１６の最上層の 配線層１８の上面に固設
され、その電源側接続端子線２８は、パッケージ内配線
基板１６の所定の配線層１８の電源用配線へ接続され、
そのグランド側接続端子線２９は、パッケージ内配線基
板１６を貫通して、グランド面２２へ接続されている。
【００３３】図２はグランド面４０を装備するＤＩＰ
（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）型ＩＣ３
４の概略断面図である。ＤＩＰ型ＩＣ３４の長手方向へ
延びる２個の各側面の下端部からは、電源リード３６及
びグランドリード３７を含む複数個のリードが突出して
いる。ＤＩＰ型ＩＣ３４全体の電源リード３６の個数
は、１に限定されず、通常は複数である。ダイ３８は、
モールド３５内においてモールド３５の幅方向及び長手
方向の両方向の中央部に水平に配置されている。電源リ
ード３６及びグランドリード３７を含む全リードは、モ
ールド３５内への挿入部分においてダイ３８のの十分に
近くまで到達しており、そのダイ３８側の端部において
ボンディングワイヤ３９を介してダイ３８の対応のボン
ディングパッドへ接続されている。グランド面４０は、
例えば銅等の金属層から成り、モールド３５の底面に沿
って該底面に対して平行にかつほぼ該底面全体にわたっ
て広がっている。接続線４１は、上下方向へ延び、上下
の端においてそれぞれグランドリード３７のモールド挿
入部分及びグランド面４０へ接続されている。全部のリ
ードのモールド内挿入部分はモールド３５内での高さを
揃えられており、デカップリングコンデンサ４２は、電
源リード３６のモールド内挿入部分とグランド面４０と
の間の高さでモールド３５内に配設されて、電源側端子
４３を介して電源リード３６のモールド挿入部分のダイ
３８側の端部へ接続され、グランド側端子４４を介して
グランド面４０へ接続されている。電源リード３６は、
ＤＩＰ型ＩＣ３４の電源回路のスイッチングノイズ電流
に対してインダクタンスとして作用し、電源リード３６
への電源側端子４３の接続点Ｐ１がダイ３８側にあるほ
ど、該接続点Ｐ１から電源リード３６の外部突出端Ｐ２
までのインダクタンスが増大する。したがって、接続点
Ｐ１の位置を変更することにより、接続点Ｐ１から外部
突出端Ｐ２までのインダクタンスを調整できるととも
に、接続点Ｐ１を最もダイ３８側へもってきたときに、
接続点Ｐ１から外部突出端Ｐ２までのインダクタンスは
最大になる。同様に、グランドリード３７への接続線４
１の接続点Ｐ３からグランドリード３７の外部突出端Ｐ
４までのインダクタンスは、接続点Ｐ３を最もダイ３８
側へもってきたときに、最大になる。
【００３４】図３はボンド層５７を装備するＢＧＡ（Ｂ
ａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型ＩＣ５０の概略側面
図である。複数個の信号リード５３、少なくとも１個の
電源リード５４、及び１個のグランドリード５５は、キ
ャリヤＰＣＢ５１を上下方向へ貫通し、下端部は、キャ
リヤＰＣＢ５１の底面から露出して、膨出状に形成され
ており、また、上端部は、ワイヤ接続部５６となって、
キャリヤＰＣＢ５１の上面から露出し、キャリヤＰＣＢ
５１の周縁まで延びている。ボンド層５７は、各ワイヤ
接続部５６の突出端を除く部分を覆うように、キャリヤ
ＰＣＢ５１の上面を被覆している。ダイ６０は、ボンド
層５７との間にマウント材層６１を介在させて、ボンド
層５７の上面側に載置される。ボンディングワイヤ６２
は、各ワイヤ接続部５６とダイ６０の対応のボンディン
グパッドとを接続している。グランド面６５は、例えば
銅等の金属層から成り、キャリヤＰＣＢ５１の底面から
少しだけ上の高さにおいてキャリヤＰＣＢ５１の底面全
体にわたってかつキャリヤＰＣＢ５１の外面へ露出する
ことなく、さらに、信号リード５３、電源リード５４、
及びグランドリード５５との接触を回避しつつ、平面で
広がっている。接続ピン６６は、下端においてグランド
面６５に接触し、上端部は、ボンド層５７による被覆を
免れており、キャリアＰＣＢ５１上面でグランド回路６
９を経由してグランドリード５５に接続されている。デ
カップリングコンデンサ６７は、キャリヤＰＣＢ５１の
上側に配設され、両端において電源リード５４と接続ピ
ン６６とへ接続されている。モールド６８は、キャリヤ
ＰＣＢ５１の上側に配設されているＢＧＡ型ＩＣ５０の
各素子を内側に封入するように、キャリヤＰＣＢ５１の
上側に設けられる。
【００３５】図４はＩＣ７０に起因する電磁障害の説明
図である。パッケージ７１は、電源リード７２及びグラ
ンドリード７３を含む複数個のリードを側面から突出さ
せており、リードをＰＣＢ７５の対応の配線へ接続させ
ている。ＰＣＢ７５に装備される所定の信号配線７６
は、ＰＣＢ７５内に埋設されて形成されている埋設部分
７７、及びパッケージ７１の下側においてＰＣＢ７５の
上面に露出して形成されている露出部分７８を有してい
る。パッケージ７１内のダイの電源回路のスイッチング
ノイズ電流のために、ＩＣパッケージループ電流８０が
パッケージ７１内に生じるとともに、ＩＣパッケージ漏
れ電流８１が電源リード７２を介してパッケージ７１か
らＰＣＢ７５へ漏出し、グランドリード７３を介してパ
ッケージ７１内へ帰還する。ＩＣパッケージループ電流
８０は、パッケージ７１の底面からへ放射する電磁波８
２の原因になり、特に信号配線７６の露出部分７８は電
磁波８２からノイズを強く受けることになる。したがっ
て、ＩＣ７０では、ＥＭＩ抑制のために、ＩＣパッケー
ジ漏れ電流８１及び電磁波８２の対策が必要となる。Ｑ
ＦＰ型ＩＣ１０のデカップリングコンデンサ２７及びグ
ランド面２２、ＤＩＰ型ＩＣ３４のデカップリングコン
デンサ４２及びグランド面４０、並びにＢＧＡ型ＩＣ５
０のデカップリングコンデンサ６７及びグランド面６５
は、外部へのスイッチングノイズ電流の漏れを抑制し、
ＱＦＰ型ＩＣ１０のグランド面２２、ＤＩＰ型ＩＣ３４
のグランド面４０、及びＢＧＡ型ＩＣ５０のグランド面
６５は、ＩＣパッケージ内のループ電流によるＩＣパッ
ケージ外への電磁放射を抑制する。こうして、ＱＦＰ型
ＩＣ１０、ＤＩＰ型ＩＣ３４、及びＢＧＡ型ＩＣ５０か
らの電磁放射、並びにそれらＩＣの実装されるＰＣＢか
らの電磁放射が抑制される。
【００３６】図５は電磁障害の効果を調べるシミュレー
ションで選択するＩＣモデルの装備素子の回路図であ
る。ＩＣモデル８５では、パッケージ８６内に、ＲＦノ
イズ源８７、グランド面８８、及びデカップリングコン
デンサ８９が封入されている。ＲＦノイズ源８７の両端
は電源リード９０及びグランドリード９１をを介してＰ
ＣＢ９５の電源面９２及びグランド面９３へ接続されて
いる。グランド面８８は、ＲＦノイズ源８７の下側に配
置され、一端側では、デカップリングコンデンサ８９を
介して電源リード９０へ接続され、他端側では、グラン
ドリード９１へ接続されている。電源面９２及びグラン
ド面９３は。ＩＣを実装するＰＣＢ９５に設けられてお
り、電源面９２はグランド面９３より上に配置されてい
る。デカップリングコンデンサ９４は、ＰＣＢ９５に配
備され、両端において電源面９２及びグランド面９３へ
接続されている。
【００３７】図５のグランド面８８は、前述したＱＦＰ
型ＩＣ１０のグランド面２２、ＤＩＰ型ＩＣ３４のグラ
ンド面４０、及びＢＧＡ型ＩＣ５０のグランド面６５に
相当し、図５のデカップリングコンデンサ９４は前述し
たＱＦＰ型ＩＣ１０のデカップリングコンデンサ２７、
ＤＩＰ型ＩＣ３４のデカップリングコンデンサ４２、及
びＢＧＡ型ＩＣ５０のデカップリングコンデンサ６７に
相当する。
【００３８】図６は各シミュレーションモデルと装備素
子との関係を示す図である。Ｃｄ，ＳＧ，Ｃｓｄはそれ
ぞれ図５のデカップリングコンデンサ９４、グランド面
８８、及びデカップリングコンデンサ８９を意味し、こ
れら素子が各モデルに装備されているかいないかをそれ
ぞれ○及び×で示している。モデルＡは、３個の素子の
内、Ｃｄのみを装備し、モデルＢは３個の素子の内、Ｓ
Ｇ及びＣｓｄのみを装備し、モデルＣは３個の素子の全
部を装備している。
【００３９】図７はシミュレーションモデルの各ディメ
ンジョンを示す図である。図７の各素子の符号は図５の
対応素子の符号に一致させており、図６のモデルＡ，
Ｂ，ＣはＤＩＰ型ＩＣとした。デカップリングコンデン
サ９４は、ＩＣモデル８５から離れた個所に配置されて
いる。
【００４０】図８はＰＣＢ９５のディメンジョンをＰＣ
Ｂ９５におけるＩＣモデル８５の位置と一緒に示す図で
ある。
【００４１】図７及び図８に示されていない他の諸元は
次のとおりとする。 Ｃｄ：０．０１μＦ Ｃｓｄ：０．０１μＦ 電源リード９０及びグランドリード９１の幅：１ｍｍ、
ＲＦノイズ源８７：振幅１Ｖの正弦波電圧源 観測点及び測定データ：モデルから半径３ｍの球面上に
おける電界値ベクトルの最大値（自由空間） 電源面９２−グランド面９３間の比誘電率：εｒ＝１．
０（空気） シミュレーションモデルの注意点：電源面９２及びグラ
ンド面９３の層のみ存在したモデルとし、配線リード９
０，９１、グランド面８８、電源面９２、及びグランド
面９３の損失は無しとする。
【００４２】図９はシミュレーション結果に基づいて算
出したモデルＢとＡとの差異を示すグラフである。横軸
はＲＦノイズ源８７の周波数を示し、縦軸は、前述の観
測点における電界値ベクトルの最大値をモデルＢ及びＡ
について求め、その差（＝モデルＢの電界値ベクトルの
最大値−モデルＡの電界値ベクトルの最大値）を示して
いる。モデルＢでは、１５０ＭＨｚ、３５０ＭＨｚ、７
００ＭＨｚ等の周波数において、ＥＭＩが抑止されてい
ることが分かる。図９及び次の図１０において、ＥＭＩ
が抑止される周波数はデカップリングコンデンサ８９
（Ｃｓｄ）の値を変更することにより調整できる。ＥＭ
Ｉが抑止される周波数は、前述のＤＩＰ型ＩＣ３４（図
２）では、モールド３５への電源側端子４３の接続点Ｐ
１の位置をダイ３８の方へ近づけたり、離したりさせる
ことによって、接続点Ｐ１と電源リード３６の外側端Ｐ
２までのインダクタンスを変更しても、調整できる。
【００４３】図１０はシミュレーション結果に基づいて
算出したモデルＣとＡとの差異を示すグラフである。横
軸はＲＦノイズ源８７の周波数を示し、縦軸は、前述の
観測点における電界値ベクトルの最大値をモデルＣ及び
Ａについて求め、その差（＝モデルＣの電界値ベクトル
の最大値−モデルＡの電界値ベクトルの最大値）を示し
ている。モデルＣでは、モデルＢに対してデカップリン
グコンデンサ９４（Ｃｄ）が追加されており、図１０の
ボトムの電界値は、図９のものよりさらに低くなってい
る。すなわち、ＥＭＩ対策が、モデルＡとモデルＢとの
総和よりもさらに改善されることが理解できる。
【００４４】図１１は実験モデルの回路を各素子の諸元
と共に示す図である。この実験モデルにおいて、図５の
素子と対応する素子の符号は、図５の素子の符号と同一
にしている。また、図１１において新たに追加された素
子について説明すると、＋９Ｖの直流電顕１００の＋側
電圧は、＋５Ｖの定電圧調整器１０１へ入力される。入
力側コンデンサ１０２及び出力側コンデンサ１０３は、
それぞれ定電圧調整器１０１の入力端子−グラント間、
及び定電圧調整器１０１の出力端子−グランド間に接続
されている。発振器１０４は、定電圧調整器１０１から
５Ｖの電圧を供給されて、５０．０００ＭＨｚのクロッ
ク信号を生成して、それをＲＦノイズ源８７へ供給す
る。ＲＦノイズ源８７は、発振器１０４から供給された
周波数信号に基づいて所定周波数範囲のＲＦ信号をデカ
ップリングコンデンサ８９及びデカップリングコンデン
サ９４の＋側に印加する。
【００４５】図１２は図１１の回路を適用された実験モ
デルの斜視図である。図１２における各素子の符号は、
図１１の回路図の対応素子の符号に一致させている。
【００４６】図１３及び図１４は図１２の実験モデルを
用いた実験において所定観測点に配置したアンテナの受
信する垂直偏波及び水平偏波の電界値の実測データをそ
れぞれ示している。図１３及び図１４において、横軸は
ＲＦノイズ源８７の周波数（Ｆｒｅｑｕｅｎｃｙ）であ
り、縦軸は、各周波数において図６のモデルＣの電界値
からモデルＡの電界値を引いた差分を示している。周波
数観測点は、電波暗室内で実験モデルから距離１０ｍの
アンテナの高さ２ｍにおける垂直偏波及び水平偏波を測
定している。また、観測限界以下のデータ点は表示して
いない。なお、図９及び図１０におけるシミュレーショ
ンの数値計算データは自由空間内での電界値（直接波の
み）の値を示すものであるのに対し、図１３及び図１４
の実測データでは電波暗室内での測定結果、すなわち直
接波と暗室床の金属面からの反射波の和を示すことにな
る。このような反射波の存在、さらには、観測点の違い
や誘電体の有無等によりシミュレーションモデルのデー
タと実験モデルのデータを直接比較することはできな
い。図１３及び図１４より所定周波数における垂直偏波
及び水平偏波共に十分に低下してことが理解できる。
【図面の簡単な説明】
【図１】グランド面を装備するＱＦＰ型ＩＣの概略断面
図である。
【図２】グランド面を装備するＤＩＰ型ＩＣの概略断面
図である。
【図３】ボンド層を装備するＢＧＡ型ＩＣの概略側面図
である。
【図４】ＩＣに起因する電磁障害の説明図である。
【図５】電磁障害の効果を調べるシミュレーションで選
択するＩＣモデルの装備素子の回路図である。
【図６】各シミュレーションモデルと装備素子との関係
を示す図である。
【図７】シミュレーションモデルの各ディメンジョンを
示す図である。
【図８】ＰＣＢのディメンジョンをＰＣＢにおけるＩＣ
モデルの位置と一緒に示す図である。
【図９】シミュレーション結果に基づいて算出したモデ
ルＢとＡとの差異を示すグラフである。
【図１０】シミュレーション結果に基づいて算出したモ
デルＣとＡとの差異を示すグラフである。
【図１１】実験モデルの回路を各素子の諸元と共に示す
図である。
【図１２】図１１の回路を適用された実験モデルの斜視
図である。
【図１３】図１２の実験モデルを用いた実験において所
定観測点に配置したアンテナの受信する垂直偏波の電界
値の実測データをそれぞれ示す図である。
【図１４】図１２の実験モデルを用いた実験において所
定観測点に配置したアンテナの受信する水平偏波の電界
値の実測データをそれぞれ示す図である。
【符号の説明】
１０ ＱＦＰ型ＩＣ １１ モールド １２ 電源リード １３ グランドリード １６ パッケージ内配線基板 １７ 絶縁層 １８ 配線層 ２０ ダイ ２２ グランド面 ２３ 空気層 ２４ 接続線 ２７ デカップリングコンデンサ ２８ 電源側接続端子線 ２９ グランド側接続端子線 ３４ ＤＩＰ型ＩＣ ３５ モールド ３６ 電源リード ３７ グランドリード ３８ ダイ ３９ ボンディングワイヤ ４０ グランド面 ４２ グランド面 ５０ ＢＧＡ型ＩＣ ５１ キャリヤＰＣＢ ５２ モールド ５４ 電源リード ５５ グランドリード ６０ ダイ ６５ グランド面 ６７ デカップリングコンデンサ ６８ モールド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 椛山 英樹 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5E321 AA32 GG05

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 グランドリード及び少なくとも１個の電
    源リードへ接続されるダイ、 面的な広がりをもちかつグランドリードへ接続される１
    個又は複数個のグランド面、 両端において対応のグランドリードと対応の電源リード
    とへ接続される少なくとも１個のデカップリングコンデ
    ンサ、並びに前記ダイ、前記グランド面、及び前記デカ
    ップリングコンデンサを封入する封入体、を有している
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記半導体集積回路装置において電子部
    品実装用プリント基板側へ向く面、及び前記電子部品実
    装用プリント基板とは反対側へ向く面をそれぞれ底面及
    び頂面と定義し、前記グランド面は前記底面に沿って広
    がっていることを特徴とする請求項１記載の半導体集積
    回路装置。
  3. 【請求項３】 前記グランド面は、前記底面のほぼ全体
    にわたり平面で広がっていることを特徴とする請求項２
    記載の半導体集積回路装置。
  4. 【請求項４】 リードとダイのボンディングパッドとの
    接続経路用の配線を備えるパッケージ内配線基板が、前
    記ダイと前記グランド面との間に配置され、前記デカッ
    プリングコンデンサは両端において前記グランド面と前
    記パッケージ内配線基板の電源ラインとへ接続されてい
    ることを特徴とする請求項３記載の半導体集積回路装
    置。
  5. 【請求項５】 前記封入体内への電源リードの挿入部分
    はそのダイ側の端部においてボンディングワイヤを介し
    て前記ダイの電源用ボンディングパッドへ接続され、前
    記デカップリングコンデンサは両端において前記グラン
    ド面と前記電源リードの挿入部分の所定部位とへ接続さ
    れていることを特徴とする請求項３記載の半導体集積回
    路装置。
  6. 【請求項６】 前記デカップリングコンデンサが接続さ
    れる前記電源リードの挿入部分の所定部位とは、前記電
    源リードの挿入部分のダイ側の端部であることを特徴と
    する請求項５記載の半導体集積回路装置。
  7. 【請求項７】 前記グランド面は、前記封入体内へのグ
    ランドリードの挿入部分のダイ側の端部へ接続されてい
    ることを特徴とする請求項５又は６記載の半導体集積回
    路装置。
  8. 【請求項８】 前記封入体より誘電率の小さい材料の層
    が、前記ダイ又は前記パッケージ内配線基板と前記グラ
    ンド面との間に、配設されていることを特徴とする請求
    項１〜７のいずれかに記載の半導体集積回路装置。
  9. 【請求項９】 請求項１〜８のいずれかの半導体集積回
    路装置、 前記半導体集積回路装置を実装される電子部品実装用プ
    リント基板、 前記半導体集積回路装置の前記デカップリングコンデン
    サと並列接続の関係となるように前記電子部品実装用プ
    リント基板に配設された外部デカップリングコンデン
    サ、を有していることを特徴とする電気回路装置。
  10. 【請求項１０】 請求項１〜８に記載の半導体集積回路
    装置を含む電子機器又は制御機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615856B2 (en) 2004-09-01 2009-11-10 Sanyo Electric Co., Ltd. Integrated antenna type circuit apparatus

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
US7317310B2 (en) * 2001-09-11 2008-01-08 Intel Corporation Embedded PCB identification
NL1021208C2 (nl) * 2002-08-05 2004-02-06 Framatome Connectors Int Connectorsysteem voor het verbinden van een eerste deel en een tweede deel, connectorsamenstel en printplaat.
JP2004228478A (ja) * 2003-01-27 2004-08-12 Fujitsu Ltd プリント配線基板
US7509101B2 (en) * 2003-09-25 2009-03-24 Texas Instruments Incorporated Method and apparatus for reducing leakage in a direct conversion transmitter
US7813145B2 (en) * 2004-06-30 2010-10-12 Endwave Corporation Circuit structure with multifunction circuit cover
US20060002099A1 (en) * 2004-06-30 2006-01-05 Stoneham Edward B Electromagnetic shield assembly
US20070018292A1 (en) * 2005-07-22 2007-01-25 Sehat Sutardja Packaging for high speed integrated circuits
US7881065B1 (en) * 2006-04-25 2011-02-01 Tc License Ltd. Circuit with improved electrostatic discharge susceptibility
JP4796524B2 (ja) * 2007-03-09 2011-10-19 富士通株式会社 設計方法、プログラム及び記憶媒体
US9955582B2 (en) * 2008-04-23 2018-04-24 Skyworks Solutions, Inc. 3-D stacking of active devices over passive devices
KR20090129791A (ko) * 2008-06-13 2009-12-17 가부시키가이샤 교토 소프트웨어 리서치 다치 플래시 메모리
US8680403B2 (en) * 2011-09-08 2014-03-25 Texas Instruments Incorporated Apparatus for broadband matching
DE102018209001A1 (de) * 2018-06-07 2019-12-12 Robert Bosch Gmbh Steuergerätvorrichtung für ein Kraftfahrzeug, Kraftfahrzeug
CN112379185B (zh) * 2020-11-06 2023-03-21 海光信息技术股份有限公司 一种裸片的电源噪声测试结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5972757A (ja) * 1982-10-20 1984-04-24 Fujitsu Ltd 半導体装置
JPH04130453U (ja) * 1991-05-17 1992-11-30 日本電気アイシーマイコンシステム株式会社 高周波ｉｃ用パツケージ
JPH0514015A (ja) * 1991-07-03 1993-01-22 Tdk Corp 高周波ｓｍｄモジユール
JPH09199666A (ja) * 1996-01-23 1997-07-31 Nec Eng Ltd 半導体集積回路装置
JP2000100983A (ja) * 1998-09-24 2000-04-07 Kyocera Corp 電子部品収納用パッケージ
JP2000114723A (ja) * 1998-09-29 2000-04-21 Hitachi Ltd 混成集積回路装置およびその混成集積回路装置を組み込んだ電子装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4734818A (en) * 1985-01-22 1988-03-29 Rogers Corporation Decoupling capacitor for surface mounted leadless chip carriers, surface mounted leaded chip carriers and Pin Grid Array packages
US6330164B1 (en) * 1985-10-18 2001-12-11 Formfactor, Inc. Interconnect assemblies and methods including ancillary electronic component connected in immediate proximity of semiconductor device
JPH04130453A (ja) 1990-09-21 1992-05-01 Mita Ind Co Ltd 画像形成装置のための自己診断および修復システム
JPH04277665A (ja) 1991-03-06 1992-10-02 Nec Corp 半導体集積回路装置のソケット
US5283717A (en) * 1992-12-04 1994-02-01 Sgs-Thomson Microelectronics, Inc. Circuit assembly having interposer lead frame
JPH07263619A (ja) 1994-03-17 1995-10-13 Toshiba Corp 半導体装置
JP2565300B2 (ja) * 1994-05-31 1996-12-18 日本電気株式会社 半導体装置
JP2524482B2 (ja) 1994-06-29 1996-08-14 九州日本電気株式会社 Ｑｆｐ構造半導体装置
JPH08148595A (ja) 1994-11-21 1996-06-07 Sumitomo Metal Ind Ltd 半導体装置
US5608261A (en) * 1994-12-28 1997-03-04 Intel Corporation High performance and high capacitance package with improved thermal dissipation
JP3245329B2 (ja) * 1995-06-19 2002-01-15 京セラ株式会社 半導体素子収納用パッケージ
JP2917868B2 (ja) * 1995-07-31 1999-07-12 日本電気株式会社 半導体装置およびその製造方法
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
JP2850874B2 (ja) * 1996-08-28 1999-01-27 日本電気株式会社 Ｉｃパッケージ
US5825628A (en) * 1996-10-03 1998-10-20 International Business Machines Corporation Electronic package with enhanced pad design
JPH11204699A (ja) * 1998-01-09 1999-07-30 Sony Corp 半導体装置とその製造方法と電子装置
JP3171172B2 (ja) * 1998-09-25 2001-05-28 日本電気株式会社 混成集積回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5972757A (ja) * 1982-10-20 1984-04-24 Fujitsu Ltd 半導体装置
JPH04130453U (ja) * 1991-05-17 1992-11-30 日本電気アイシーマイコンシステム株式会社 高周波ｉｃ用パツケージ
JPH0514015A (ja) * 1991-07-03 1993-01-22 Tdk Corp 高周波ｓｍｄモジユール
JPH09199666A (ja) * 1996-01-23 1997-07-31 Nec Eng Ltd 半導体集積回路装置
JP2000100983A (ja) * 1998-09-24 2000-04-07 Kyocera Corp 電子部品収納用パッケージ
JP2000114723A (ja) * 1998-09-29 2000-04-21 Hitachi Ltd 混成集積回路装置およびその混成集積回路装置を組み込んだ電子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615856B2 (en) 2004-09-01 2009-11-10 Sanyo Electric Co., Ltd. Integrated antenna type circuit apparatus

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