JP2002041006A - シフトレジスタを有する液晶表示装置の駆動回路 - Google Patents

シフトレジスタを有する液晶表示装置の駆動回路

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JP2002041006A JP2001090095A JP2001090095A JP2002041006A JP 2002041006 A JP2002041006 A JP 2002041006A JP 2001090095 A JP2001090095 A JP 2001090095A JP 2001090095 A JP2001090095 A JP 2001090095A JP 2002041006 A JP2002041006 A JP 2002041006A
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鎭浩 朴
Dong-Won Park
東園 朴
Goshu Ken
五宗 權
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Abstract

(57)【要約】 【課題】 電力の瞬間的な過剰供給を回避でき，電磁波
障害現象を防止できるシフトレジスタを有する液晶表示
装置の駆動回路を提供すること。 【解決手段】 ＤフリップフロップＭ０，Ｍ１，Ｍ２，
Ｍ３は一列で連結してデータが順次伝達されるように構
成し，Ｍ０，Ｍ１，Ｍ２の各クロック信号入力端には遅
延部３２，３４，３６を各々連結する。Ｄフリップフロ
ップＭ３に印加されるクロック信号を基準に，“ｔ”，
“２ｔ”，“３ｔ”時間ずつ遅延し，メモリ素子の各Ｄ
フリップフロップは互いに時差をおいて動作する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】 本発明はシフトレジスタを
有する液晶表示装置の駆動回路にかかり，特にメモリ素
子別シフト動作の遅延方式またはデータ格納状態の変換
予測を通したデータ変換制御方式により，シフトレジス
タを構成して瞬間的に電力変化する量を減らすシフトレ
ジスタと，これを採用して瞬間的な電力変化を減らしな
がら電磁波発生を抑制させる液晶表示装置の駆動回路に
関する。
【０００２】
【従来の技術】通常，シフトレジスタはフリップフロッ
プやラッチなどのようなメモリ素子を一列で構成して，
入力されたデータを順次メモリ素子間にシフトさせなが
ら一定量のデータを格納する論理回路である。
【０００３】このようなシフトレジスタは，多様な分野
でデジタルデータを処理するデジタル回路に多く利用さ
れている。特に，平板ディスプレイ装置として注目され
る液晶表示装置の電気的な駆動のために構成されるタイ
ミングコントローラと駆動ドライブ集積回路にシフトレ
ジスタが構成される。この場合，シフトレジスタは同期
信号で制御信号を生成したり，データを一定時間遅延さ
せる等の用途に利用される。
【０００４】従来のシフトレジスタは，クロックに同期
されてクロックの立ち上がり時点に全体レジスタに格納
されたデータが一定の方向に同時に移動し，データは先
入先出の原則によってシフトレジスタに対する入力と出
力が決定される。
【０００５】具体的には，４ビットのデータを処理する
シフトレジスタの場合，データＤ０，Ｄ１，Ｄ２，Ｄ３
が最初入力のものから順次に各メモリ素子別にシフトさ
れながら一方向に移動し，これらのデータシフトはクロ
ックに同期される。そして，出力はＤ０，Ｄ１，Ｄ２，
Ｄ３のように入力順に出力される。
【０００６】
【発明が解決しようとする課題】このような動作におい
てシフトレジスタは，クロックに同期されると同時に各
メモリ素子が動作するため，瞬間的に多量の電流がシフ
トレジスタを駆動させる論理回路に供給されなければな
らない。よって，瞬間的な電力消耗が激しく，それによ
る電磁波が発生して障害要因として作用するという問題
点があった。
【０００７】このような現象は，シフトレジスタに格納
されたデータの状態変化が激しい場合に特に深刻に発生
する。具体的にはメモリ素子がクロック信号に同期した
シフト動作を行うため，論理的に“０”または“１”の
状態が変化する時，電力が多く消耗され，このような格
納された状態が変化されるべきであるレジスタが多いほ
ど上述した電力消耗とそれによる電磁波障害問題点が深
刻になる。
【０００８】本発明は，このような問題点に鑑みてなさ
れたもので，その目的とするところは，電力の瞬間的な
過剰供給を回避でき，電磁波障害現象を防止できるシフ
トレジスタを有する液晶表示装置の駆動回路を提供する
ことである。
【０００９】
【課題を解決するための手段】前述した課題を達成する
ために本発明は，ｍ行×ｎ列のマトリックス状で構成さ
れ，データをクロック信号に同期してシフトさせるメモ
リ素子；このメモリ素子に印加されるクロック信号を，
データが出力されるｍ行のメモリ素子から順次遅延さ
せ，データが入力される方の行に順次遅延させて印加す
るクロック信号遅延手段；及び，データが入力されるメ
モリ素子に適用されるクロック信号の遅延時間と同様に
遅延させて出力するデータ遅延手段を備えることを特徴
とするシフトレジスタである。
【００１０】ここでクロック信号遅延手段は，ｍ-１
行，ｍ-２行，…１行のメモリ素子にクロック信号を遅
延する遅延部が一対一で構成され，遅延部はｍ-１行，
ｍ-２行，…１行の順に遅延時間を“ｔ”，“２ｔ”，
…“(ｍ-１)ｔ”の比例関係で段々大きくしてクロック
信号を出力することが望ましい。
【００１１】また，本発明はｍ行×ｎ列のマトリックス
状で構成され，データをクロック信号に同期してシフト
させるメモリ素子；ｎビットのデータが入力されれば，
第１スイッチング制御信号によって選択的に反転して，
メモリ素子をなす第１行の各列別メモリ素子に入力する
第１スイッチング手段；メモリ素子にシフトされて第ｍ
行の各列別に出力されるｎビットのデータを，第２スイ
ッチング制御信号によって選択的に反転して出力する第
２スイッチング手段；第１スイッチング手段に入力され
るｎビットのデータとメモリ素子に含まれた第１行の出
力データとして，第１行に含まれた一定数以上のメモリ
素子のデータ格納状態変換が発生すれば，それによる第
１スイッチング制御信号を第１スイッチング手段に出力
しながらフラグ信号を出力する遷移比較部；及び，ｍ個
のメモリ素子が一列で構成され，遷移比較部から出力さ
れるフラグ信号をメモリ素子と同様に同期してシフトさ
せた後，第２スイッチング手段に第２スイッチング制御
信号に出力する遷移比較シフトレジスタを備えることを
特徴とするシフトレジスタである。
【００１２】ここで，第１スイッチング手段と第２スイ
ッチング手段は，メモリ素子の各列に一対一で対応され
るスイッチングロジックが構成され，スイッチングロジ
ックは，入力されるデータとそれに対して反転されたデ
ータを第１スイッチング制御信号と第２スイッチング制
御信号の状態により選択的に出力するように構成される
のが望ましい。
【００１３】また，遷移比較部は，第１スイッチング手
段に入力されるｎビットのデータとメモリ素子に含まれ
た第１行の出力データを各列別でエクスクルーシブオア
組合わせして出力するエクスクルーシブオアゲート；及
び，エクスクルーシブオアゲートの出力を論理組合わせ
して，メモリ素子に含まれた第１行の出力データと入力
データの互いに異なる一対が所定数以上であれば，論理
的ハイレバルの出力を第１スイッチング制御信号と遷移
比較シフトレジスタに印加されるフラグ信号として出力
する論理組合わせ部を備える。
【００１４】この論理組合わせ部で判断される所定数
は，メモリ素子に含まれた第１行をなす数の１／２より
大きいのがよい。
【００１５】また本発明は，所定画像供給源から入力さ
れる電源と画像信号としてデータ，階調電圧，ゲート電
圧及びコラム／スキャン制御信号を生成して液晶パネル
を駆動する液晶表示装置の駆動回路において，データを
処理する各部にシフトレジスタが適用され，シフトレジ
スタは，ｍ行×ｎ列のマトリックス状で構成され，デー
タをクロック信号に同期してシフトさせるメモリ素子；
メモリ素子に印加されるクロック信号を，データが出力
されるｍ行のメモリ素子から順次遅延させて，データが
入力される方の行に順次遅延させて印加するクロック信
号遅延手段；及び，データが入力されるメモリ素子に適
用されるクロック信号の遅延時間と同様に遅延させてデ
ータを出力するデータ遅延手段を備えることを特徴とす
る液晶表示装置の駆動回路である。
【００１６】ここでクロック信号遅延手段は，ｍ-１
行，ｍ-２行，…１行のメモリ素子にクロック信号を遅
延させる遅延部が一対一で構成され，遅延部はｍ-１
行，ｍ-２行，…１行の順に遅延時間を“ｔ”，“２
ｔ”，…“(ｍ-１)ｔ”の比例関係で段々大きくしてク
ロック信号を出力することが望ましい。
【００１７】このシフトレジスタはコントローラ，コラ
ムドライブ集積回路またはスキャンドライブ集積回路の
何れか一つ以上に構成されることができる。
【００１８】さらに本発明は，所定画像供給源から入力
される電源と画像信号としてデータ，階調電圧，ゲート
電圧及びコラム／スキャン制御信号を生成して液晶パネ
ルを駆動する液晶表示装置の駆動回路において，データ
を処理する各部にシフトレジスタが適用され，ｍ行×ｎ
列のマトリックス状で構成され，データをクロック信号
に同期してシフトさせるメモリ素子；ｎビットのデータ
が入力されれば，第１スイッチング制御信号によって選
択的に反転して，メモリ素子をなす第１行の各列別メモ
リ素子に入力する第１スイッチング手段；メモリ素子に
シフトされて第ｍ行の各列別に出力されるｎビットのデ
ータを，第２スイッチング制御信号によって選択的に反
転して出力する第２スイッチング手段；第１スイッチン
グ手段に入力されるｎビットのデータとメモリ素子に含
まれた第１行の出力データとして，第１行に含まれた一
定数以上のメモリ素子のデータ格納状態変換が発生すれ
ば，それによる第１スイッチング制御信号を第１スイッ
チング手段として出力しながらフラグ信号を出力する遷
移比較部；及びｍ個のメモリ素子が一列で構成されて，
遷移比較部から出力されるフラグ信号をメモリ素子と同
様に同期してシフトさせた後，第２スイッチング手段に
第２スイッチング制御信号として出力する遷移比較シフ
トレジスタを備えることを特徴とするシフトレジスタで
ある。
【００１９】ここで第１スイッチング手段と第２スイッ
チング手段は，メモリ素子の各列に一対一で対応される
スイッチングロジックが構成され，スイッチングロジッ
クは，入力されるデータとそれに対して反転されたデー
タを，第１スイッチング制御信号と第２スイッチング制
御信号の状態によって選択的に出力するように構成され
るのが望ましい。
【００２０】また，この遷移比較部は，第１スイッチン
グ手段に入力されるｎビットのデータとメモリ素子に含
まれた第１行の出力データの各列別でエクスクルーシブ
オア組合わせして出力するエクスクルーシブオアゲー
ト；及び，エクスクルーシブオアゲートの出力を論理組
合わせして，メモリ素子に含まれた第１行の出力データ
と入力データの互いに異なる一対が所定数以上であれ
ば，論理的ハイレバルの出力を第１スイッチング制御信
号と遷移比較シフトレジスタに印加されるフラグ信号と
して出力する論理組合わせ部を備える。
【００２１】この論理組合わせ部で判断される所定数
は，メモリ素子に含まれた第１行をなす数の１／２より
大きいのがよい。
【００２２】そしてこのシフトレジスタはコントロー
ラ，コラムドライブ集積回路またはスキャンドライブ集
積回路の何れか一つ以上に構成されることができる。
【００２３】
【発明の実施の形態】以下，添付図面に基づいて，本発
明の実施の形態を詳細に説明する。図１は，本発明の一
実施例によるシフトレジスタを有する液晶表示装置の駆
動回路を示すブロック図である。
【００２４】図１の液晶表示装置の駆動回路にはコント
ローラ１０，コラムドライブ集積回路２０及びスキャン
ドライブ集積回路１８に各々シフトレジスタが採用され
る。
【００２５】まず，液晶表示装置の駆動回路の構成を見
れば，次の通りである。
【００２６】複数のビット数を持つカラーデータとコン
トロール信号は，コンピュータ本体または画像転送装置
のような所定画像供給源から転送されてコントローラ１
０に入力され，直流電源は電源供給部１２に提供され
る。
【００２７】電源供給部１２はコントローラ１０，階調
発生部１４及びゲート電圧発生部１６の動作に必要な静
電圧を供給するように構成され，ゲート電圧発生部１６
はスキャンドライブ集積回路１８にターンオン／ターン
オフ電圧発生のための電圧を供給するように構成され，
階調発生部１４はコラムドライブ集積回路２０に階調電
圧を供給するように構成される。
【００２８】そして，コントローラ１０は内部にロジッ
クで設計されたシフトレジスタを利用してコントロール
信号を生成し，データを遅延させながらタイミングフォ
ーマットを決定する。それにより，コントローラ１０で
出力されるコラムコントロール信号とデータがコラムド
ライブ集積回路２０に分配され出力され，スキャンコン
トロール信号がスキャンドライブ集積回路１８に分配さ
れ出力される。
【００２９】そして，コラムドライブ集積回路２０はデ
ータ，コラムコントロール信号及び階調電圧として，コ
ラム信号を生成して液晶パネル２２に印加し，スキャン
ドライブ集積回路１８はスキャンコントロール信号とゲ
ート電圧発生部１６で印加される電圧として，スキャン
信号を生成して液晶パネル２２に印加する。このように
して，液晶パネル２２は光学的シャッタ作用を行いなが
ら画像を形成する。
【００３０】上述したような構成において，コントロー
ラ１０，コラムドライブ集積回路２０及びスキャンドラ
イブ集積回路１８にはシフトレジスタが内部に含まれて
構成され，これに適用されるシフトレジスタ構成の一例
は図２のようである。
【００３１】図２の実施例は，直列で入力される４ビッ
ト分量のデータを格納するためのもので，メモリ素子で
Ｄフリップフロップが構成される。
【００３２】具体的に，ＤフリップフロップＭ０，Ｍ
１，Ｍ２，Ｍ３は一列で連結してデータが順次伝達され
るように構成され，ＤフリップフロップＭ０の入力端に
は遅延部３０が構成され，各ＤフリップフロップＭ０，
Ｍ１，Ｍ２のクロック信号入力端ＣＬＫ１，ＣＬＫ２，
ＣＬＫ３には互いに異なる遅延時間を持つ遅延部３２，
３４，３６が各々連結する。
【００３３】ここで，遅延部３６は“ｔ”の遅延時間が
設定され，遅延部３４は“２ｔ”の遅延時間が設定さ
れ，遅延部達３０，３２は“３ｔ”の遅延時間が設定さ
れる。
【００３４】それにより，クロック信号は，Ｄフリップ
フロップＭ３には時間遅延なしにクロック信号入力端Ｃ
ＬＫ４に印加され，ＤフリップフロップＭ２には“ｔ”
時間の間に遅延された後クロック信号入力端ＣＬＫ３に
印加され，ＤフリップフロップＭ１には“２ｔ”時間の
間に遅延された後クロック信号入力端ＣＬＫ２に印加さ
れ，ＤフリップフロップＭ０には“３ｔ”時間の間に遅
延された後クロック信号入力端ＣＬＫ１に印加される。
そして，データは遅延部３０によって“３ｔ”時間の間
に遅延された後ＤフリップフロップＭ０の入力端に印加
される。
【００３５】したがって，クロック信号にＤフリップフ
ロップＭ３が最初にクロック信号に同期されてデータを
出力し，その後，ＤフリップフロップＭ２が“ｔ”時間
だけ遅延され同期されて出力するデータがＤフリップフ
ロップＭ３に格納される。
【００３６】そして，“ｔ”時間だけ遅延され動作され
るＤフリップフロップＭ２は，データが出力された後
“ｔ”時間後に同期されて出力されるＤフリップフロッ
プＭ１のデータを格納し，“２ｔ”時間だけ遅延され動
作されるＤフリップフロップＭ１は，データが出力され
た後“ｔ”時間後に同期され出力されるＤフリップフロ
ップＭ０のデータを格納する。最後に，Ｄフリップフロ
ップＭ０は，遅延部３０で３ｔ時間だけ遅延され出力さ
れるクロック信号として，遅延部３０を経て“３ｔ”時
間遅延されて印加される１ビットのデータを格納する。
【００３７】このように，出力側Ｄフリップフロップか
ら動作されるように設定したことは，Ｄフリップフロッ
プのデータをまず安定的に出力した後，シフトされ入力
されるデータを安全に格納するためである。
【００３８】上述したように，各Ｄフリップフロップに
対するクロック信号は，図３のように，Ｄフリップフロ
ップＭ３に印加されるクロック信号を基準にして，
“ｔ”，“２ｔ”，“３ｔ”時間ずつ遅延されてＤフリ
ップフロップＭ２，Ｍ１，Ｍ０に印加され，Ｄフリップ
フロップＭ０に印加されるデータはクロック信号の印加
時点と合せるために“３ｔ”時間遅延される。
【００３９】それにより，メモリ素子の各Ｄフリップフ
ロップは互いに時差をおいて動作し，動作に必要な電源
を要求する時点が互いに異なるので，シフトレジスタを
構成するメモリ素子が同時に動作して多量の電流供給を
要求することが発生しない。
【００４０】したがって，瞬間的な電力消耗量が低減さ
れて瞬間的に多くの電流の供給により発生する電磁波障
害現象を低減できる。
【００４１】上述した図２及び図３に適用された遅延部
を利用したシフトレジスタの構造は，ｍ×ｎ構造にも適
用することができる。
【００４２】そして，これとは異なり，ｍ×ｎマトリッ
クス構造のシフトレジスタは，図４及び図５のようにシ
フトされるデータの状態をチェックして遷移場合を最小
化させることで，瞬間的な電力消耗量を低減しながら電
磁波障害現象を低減できる。
【００４３】ｍ×ｎ構造の一例として４×４構造のシフ
トレジスタを図４に示す。シフトレジスタをなすメモリ
素子としてＤフリップフロップＭ００，Ｍ０１〜Ｍ１５
がマトリックス状で構成される。
【００４４】マトリックスの第１列はＤフリップフロッ
プＭ００，Ｍ０１〜Ｍ１５からなり，第２列はＤフリッ
プフロップＭ０４，Ｍ０５，Ｍ０６，Ｍ０７からなり，
第３列はＤフリップフロップＭ０８，Ｍ０９，Ｍ１０，
Ｍ１１からなり，第４列はＤフリップフロップＭ１２，
Ｍ１３，Ｍ１４，Ｍ１５からなる。
【００４５】そして，第１行をなすＤフリップフロップ
Ｍ００，Ｍ０４，Ｍ０８，Ｍ１２の入力端にはスイッチ
ングロジック４０，４２，４４，４６が各々構成され，
スイッチングロジック４０，４２，４４，４６は入力さ
れるデータＤ００，Ｄ１０，Ｄ２０，Ｄ３０をポジティ
ブとネガティブに区分して第１スイッチング制御信号に
よって選択的に該当Ｄフリップフロップに出力する。
【００４６】そして，第４行をなすＤフリップフロップ
Ｍ０３，Ｍ０７，Ｍ１１，Ｍ１５の出力端にはスイッチ
ングロジック５０，５２，５４，５６が各々構成され，
スイッチングロジック５０，５２，５４，５６はＤフリ
ップフロップＭ０３，Ｍ０７，Ｍ１１，Ｍ１５から出力
されるデータをポジティブとネガティブに区分して第２
スイッチング制御信号によって選択的に出力データＤ
０１，Ｄ１１，Ｄ２１，Ｄ３１に出力する。
【００４７】そして，データＤ００，Ｄ１０，Ｄ２０，
Ｄ３０が分周されたデータすなわちデータＤ０２，Ｄ１
２，Ｄ２２，Ｄ３２と，第１行をなす各Ｄフリップフロ
ップＭ００，Ｍ０４，Ｍ０８，Ｍ１２の出力Ｄ０３，Ｄ
１３，Ｄ２３，Ｄ３３とが遷移比較部６０に入力される
ように構成される。遷移比較部６０は入力されたデータ
を図５のように構成されるロジックプロセスで得た結果
を第１スイッチング制御信号として各スイッチングロジ
ック４０，４２，４４，４６に印加し，これと同時にフ
ラグ信号としてＤフリップフロップＭＦ０の入力端に入
力するように構成される。
【００４８】そして，フラグ信号のシフトのために，マ
トリックスの列と同数のＤフリップフロップＭＦ０，Ｍ
Ｆ１，ＭＦ２，ＭＦ３が一つの列で構成される。これら
ＤフリップフロップＭＦ０，ＭＦ１，ＭＦ２，ＭＦ３は
遷移比較シフトレジスタである。フラグ信号がこれらＤ
フリップフロップＭＦ０，ＭＦ１，ＭＦ２，ＭＦ３を経
てシフトされた後，スイッチングロジック５０，５２，
５４，５６の第２スイッチング制御信号に入力されるよ
うに構成される。
【００４９】そして，各ＤフリップフロップＭ００，Ｍ
０１〜Ｍ１５，ＭＦ０，ＭＦ１，ＭＦ２，ＭＦ３には動
作のためのクロック信号ＣＬＫが印加されるように構成
される。
【００５０】上述したように，遷移比較部６０は，図５
のようにエクスクルーシブオアゲート７０，７２，７
４，７６と論理組合わせ部８０で構成されることができ
る。
【００５１】具体的に，エクスクルーシブオアゲート７
０はデータＤ０２，Ｄ０３の排他的論理和Ｓ０を求め，
エクスクルーシブオアゲート７２はデータＤ１２，Ｄ１
３の排他的論理和Ｓ１を求め，エクスクルーシブオアゲ
ート７４はデータＤ２２，Ｄ２３の排他的論理和Ｓ２を
求め，エクスクルーシブオアゲート７６はデータＤ３
２，Ｄ３３の排他的論理和Ｓ３を求める。
【００５２】論理組合わせ部８０は，四つのアンドゲー
ト８２，８４，８６，８８とこれら出力を論理和するた
めのオアゲート９０で構成され，アンドゲート８２は排
他的論理和Ｓ０，Ｓ１，Ｓ２の積を求め，アンドゲート
８４は排他的論理和Ｓ０，Ｓ１，Ｓ３の積を求め，アン
ドゲート８６は排他的論理和Ｓ０，Ｓ２，Ｓ３の積を求
め，アンドゲート８８は排他的論理和Ｓ１，Ｓ２，Ｓ３
の積を求める。
【００５３】そして，各アンドゲート８２，８４，８
６，８８の出力は，オアゲート９０で論理和した後，第
１スイッチ制御信号とフラグ信号として各スイッチング
ロジック４０，４２，４４，４６とＤフリップフロップ
ＭＦ０に各々入力される。
【００５４】上述したように，第１行のＤフリップフロ
ップＭ００，Ｍ０４，Ｍ０８，Ｍ１２にデータ“０００
０”が各々格納され，入力されるデータＤ００，Ｄ１
０，Ｄ２０，Ｄ３０が“１１１１”であると仮定する。
【００５５】すれば，クロック信号ＣＬＫが入力されれ
ば，第１行のＤフリップフロップＭ００，Ｍ０４，Ｍ０
８，Ｍ１２は格納されたデータ“００００”を第２行の
ＤフリップフロップＭ０１，Ｍ０５，Ｍ０９，Ｍ１３に
シフトさせて新しいデータ“１１１１”を格納すべきで
ある。しかし，この場合，第１行のＤフリップフロップ
Ｍ００，Ｍ０４，Ｍ０８，Ｍ１２は論理的に“０”状態
から“１”状態に変化するのための電流の供給が共に要
求されることになり，マトリックスをなすＤフリップフ
ロップ全体にこのようなデータ変換がなされれば，相当
な量の瞬間的な電力供給が要求される。
【００５６】しかし，本発明に係る実施例によって第１
行に入力されるデータが分周されたデータＤ０２，Ｄ１
２，Ｄ２２，Ｄ３２と，第１行をなすＤフリップフロッ
プから出力されるデータＤ０３，Ｄ１３，Ｄ２３，Ｄ３
３とが遷移比較部６０で比較されて，多量の電力供給が
要求されるデータ変換が第１行で発生されることを抑制
する。
【００５７】すなわち，エクスクルーシブオアゲート７
０はＤフリップフロップＭ００で出力されるデータと入
力されるデータを比較して，同一であれば論理的に
“０”を出力し，同一でなければ論理的に“１”を出力
する。他のエクスクルーシブオアゲート７２，７４，７
６もＤフリップフロップＭ０４，Ｍ０８，Ｍ１２で出力
されるデータと入力されるデータを比較して，それに従
う論理的な結果である“０”または“１”を出力する。
【００５８】
【表１】
【００５９】このように各エクスクルーシブオアゲート
７０，７２，７４，７６は，上述した〈表１〉のＳ０，
Ｓ１，Ｓ２，Ｓ３のような出力を持ち，それによるアン
ドゲート８２，８４，８６，８８も〈表１〉による出力
を持つ。すなわち，第１列のＤフリップフロップＤ０
０，Ｄ０４，Ｄ０８，Ｄ１２に入力されるデータと出力
されるデータを比較して，三つ以上状態の変化が発生す
れば，アンドゲート８２，８４，８６，８８は論理的
“１”を出力し，それによってオアゲート９０は第１ス
イッチング制御信号とフラグ信号を論理的“１”に出力
する。
【００６０】スイッチングロジック４０，４２，４４，
４６は遷移比較部６０から第１スイッチング制御信号
が，論理的“１”が提供されれば，入力されるデータの
状態を反転してＤフリップフロップＭ００，Ｍ０４，Ｍ
０８，Ｍ１２に入力する。そして，該当熱に対するデー
タが変換されたことを認識するためのフラグ信号が遷移
比較シフトレジスタをなすＤフリップフロップＭＦ０に
入力される。ＭＦ０に格納されるフラグ信号は第１列の
ＤフリップフロップＤ００，Ｄ０４，Ｄ０８，Ｄ１２に
格納されるデータのようにクロックＣＬＫに同期されシ
フトされる。
【００６１】したがって，列別に三つ以上のＤフリップ
フロップでデータ状態変化が予測されると，入力される
データを変換させて該当Ｄフリップフロップに格納さ
せ，それに対するフラグを格納する。よって，フリップ
フロップのデータ変換の発生は最小限に抑えられ，それ
に従う瞬間的な電力供給量も低減させて電磁波障害現象
が発生するのが抑制される。
【００６２】一方，上述したように，格納されたデータ
とフラグがシフトされると，最後の列のＤフリップフロ
ップＭ０３，Ｍ０７，Ｍ１１，Ｍ１５でデータが出力さ
れ，フラグ信号は遷移比較シフトレジスタの最後のＤフ
リップフロップＭＦ３で出力される。
【００６３】ＤフリップフロップＭＦ３で出力されたフ
ラグ信号は，第２スイッチング制御信号として各スイッ
チングロジック５０，５２，５４，５６に入力される。
【００６４】したがって，スイッチングロジック５０，
５２，５４，５６は第２スイッチング制御信号のフラグ
信号が論理的“１”に印加されると，シフトレジスタの
最後の列をなすＤフリップフロップＭ０３，Ｍ０７，Ｍ
１１，Ｍ１５で出力されるデータを反転してデータＤ０
１，Ｄ１１，Ｄ２１，Ｄ３１に出力する。
【００６５】結局，前述した場合のように，第１行のＤ
フリップフロップＭ００，Ｍ０４，Ｍ０８，Ｍ１２にデ
ータが“００００”に格納された状態でデータＤ００，
Ｄ１０，Ｄ２０，Ｄ３０が“１１１１”に入力されれ
ば，スイッチングロジック４０，４２，４４，４６はこ
れらデータＤ００，Ｄ１０，Ｄ２０，Ｄ３０の状態を反
転して“００００”の状態で各ＤフリップフロップＭ０
０，Ｍ０４，Ｍ０８，Ｍ１２に入力する。このとき，ス
イッチングロジック４０，４２，４４，４６に印加され
る第１スイッチング制御信号と共に発生したフラグ信号
は遷移比較シフトレジスタのＤフリップフロップＭＦ０
に格納される。
【００６６】これらデータとフラグ信号は，クロック信
号に同期されて順次シフトされた後，最後の行のＤフリ
ップフロップＭ０３，Ｍ０７，Ｍ１１，Ｍ１５で出力さ
れてスイッチングロジック５０，５２，５４，５６に入
力されれば，遷移比較シフトレジスタのＤフリップフロ
ップＭＦ３で出力される第２スイッチング制御信号によ
り“００００”のデータが元状態のまま“１１１１”に
反転される。
【００６７】上述したシフトレジスタが図１のように構
成される液晶表示装置のコントローラとコラムドライブ
集積回路及びスキャンドライブ集積回路に適用されるこ
とができ，それにより遅延または入力データとシフトさ
れるデータをチェックして予測する方法によってコント
ローラ，コラムドライブ直接回路またはスキャンドライ
ブ集積回路の内部に構成されるシフトレジスタに瞬間的
に多量の電力が供給される現象を防止できる。よって，
それに従う電磁波障害現象が防止できる。
【００６８】以上，添付図面を参照しながら本発明にか
かるシフトレジスタを有する液晶表示装置の駆動回路の
好適な実施形態について説明したが，本発明はかかる例
に限定されない。当業者であれば，特許請求の範囲に記
載された技術的思想の範疇内において各種の変更例また
は修正例に想到し得ることは明らかでありそれについて
も当然に本発明の技術的範囲に属するものと了解され
る。
【００６９】
【発明の効果】以上，詳細に説明したように本発明によ
れば，電力の瞬間的な過剰供給を回避でき，電磁波障害
現象を防止できるシフトレジスタを有する液晶表示装置
の駆動回路を提供することができる。
【００７０】シフトレジスタに一列で構成される各メモ
リ素子の動作時点を異に調節することにより，シフトレ
ジスタ動作時に発生する瞬間的な電力変化とそれによる
電磁波障害を低減することができる。所定ビット数のデ
ータを処理するためにマトリックス状で構成される場合
にも，シフトレジスタに印加されるデータの遷移状態を
予めチェックし，シフトレジスタの動作を低減すること
で，多数のレジスタが動作して発生する電力消耗と電磁
波障害を低減することができる。
【００７１】また，平板ディスプレイ装置（例えば液晶
表示装置など）に駆動のために実装される部品に構成さ
れるシフトレジスタを改善して，多数のレジスタが同時
に動作することを低減することで，それによる電力消耗
と電磁波障害問題を低減することができる。
【図面の簡単な説明】
【図１】 本発明による液晶表示装置の駆動回路の好適
実施例を示すブロック図である。
【図２】 本発明による第１実施例としてシフトレジス
タを示すブロック図である。
【図３】 図２の動作のためのタイミングチャートであ
る。
【図４】 本発明による第２実施例としてシフトレジス
タを示すブロック図である。
【図５】 図４の遷移比較部の詳細回路図である。
【符号の説明】
１０ コントローラ １２ 電源供給部 １４ 階調発生部 １６ ゲート電圧発生部 １８ スキャンドライブ集積回路 ２０ コラムドライブ集積回路 ２２ 液晶パネル ３０，３４，３６ 遅延部 ４０，４２，４４，４６，５０，５２，５４，５６ ス
イッチングロジック ６０ 遷移比較部 ７０，７２，７４，７６ エクスクルーシブオアゲート ８０ 論理組合わせ部 ８２，８４，８６，８８ アンドゲート ９０ オアゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｈ Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｊ Ｆターム(参考） 2H093 NC22 NC28 NC90 ND60 NE10 5C006 AC24 AF69 AF72 BB11 BC16 BF03 BF26 FA32 FA47 5C080 AA10 BB05 DD26 DD30 FF07 JJ02 JJ03 JJ04

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ｍ行×ｎ列のマトリックス状で構成さ
    れ，データをクロック信号に同期してシフトさせるメモ
    リ素子；前記メモリ素子に印加される前記クロック信号
    を，データが出力されるｍ行のメモリ素子から順次遅延
    させ，前記データが入力される方の行に順次遅延させて
    印加するクロック信号遅延手段；及び前記データが入力
    されるメモリ素子に適用されるクロック信号の遅延時間
    と同様に遅延させて出力するデータ遅延手段を備えるこ
    とを特徴とするシフトレジスタ。
  2. 【請求項２】 前記クロック信号遅延手段は，ｍ-１
    行，ｍ-２行，…１行のメモリ素子に前記クロック信号
    を遅延する遅延部が一対一で構成され，前記遅延部はｍ
    -１行，ｍ-２行，…１行の順に遅延時間を段々大きくし
    て前記クロック信号を出力することを特徴とする請求項
    １に記載のシフトレジスタ。
  3. 【請求項３】 前記クロック信号遅延手段の各遅延部
    は，前記遅延時間を“ｔ”，“２ｔ”，…“(ｍ-１)
    ｔ”の比例関係で段々大きくして出力するように設定さ
    れることを特徴とする請求項２に記載のシフトレジス
    タ。
  4. 【請求項４】 ｍ行×ｎ列のマトリックス状で構成さ
    れ，データをクロック信号に同期してシフトさせるメモ
    リ素子；ｎビットのデータが入力されれば，第１スイッ
    チング制御信号によって選択的に反転して，前記メモリ
    素子をなす第１行の各列別メモリ素子に入力する第１ス
    イッチング手段；前記メモリ素子にシフトされて第ｍ行
    の各列別に出力されるｎビットのデータを，第２スイッ
    チング制御信号によって選択的に反転して出力する第２
    スイッチング手段；前記第１スイッチング手段に入力さ
    れるｎビットのデータと前記メモリ素子に含まれた第１
    行の出力データとして，前記第１行に含まれた一定数以
    上のメモリ素子のデータ格納状態変換が発生すれば，そ
    れによる第１スイッチング制御信号を前記第１スイッチ
    ング手段に出力しながらフラグ信号を出力する遷移比較
    部；及びｍ個のメモリ素子が一列で構成され，前記遷移
    比較部から出力されるフラグ信号を前記メモリ素子と同
    様に同期してシフトさせた後，前記第２スイッチング手
    段に第２スイッチング制御信号に出力する遷移比較シフ
    トレジスタを備えることを特徴とするシフトレジスタ。
  5. 【請求項５】 前記第１スイッチング手段と前記第２ス
    イッチング手段は，前記メモリ素子の各列に一対一で対
    応されるスイッチングロジックが構成され，前記スイッ
    チングロジックは，入力されるデータとそれに対して反
    転されたデータを前記第１スイッチング制御信号と前記
    第２スイッチング制御信号の状態により選択的に出力す
    るように構成されることを特徴とする請求項４に記載の
    シフトレジスタ。
  6. 【請求項６】 前記遷移比較部は，前記第１スイッチン
    グ手段に入力されるｎビットのデータと前記メモリ素子
    に含まれた第１行の出力データを各列別でエクスクルー
    シブオア組合わせして出力するエクスクルーシブオアゲ
    ート；及び前記エクスクルーシブオアゲートの出力を論
    理組合わせして，前記メモリ素子に含まれた第１行の出
    力データと入力データの互いに異なる一対が所定数以上
    であれば，論理的ハイレバルの出力を前記第１スイッチ
    ング制御信号と前記遷移比較シフトレジスタに印加され
    るフラグ信号として出力する論理組合わせ部を備えるこ
    とを特徴とする請求項４に記載のシフトレジスタ。
  7. 【請求項７】 前記論理組合わせ部で判断される所定数
    は，前記メモリ素子に含まれた第１行をなす数の１／２
    より大きいことを特徴とする請求項６に記載のシフトレ
    ジスタ。
  8. 【請求項８】 所定画像供給源から入力される電源と画
    像信号としてデータ，階調電圧，ゲート電圧及びコラム
    ／スキャン制御信号を生成して液晶パネルを駆動する液
    晶表示装置の駆動回路において，前記データを処理する
    各部にシフトレジスタが適用され，前記シフトレジスタ
    は，ｍ行×ｎ列のマトリックス状で構成され，前記デー
    タをクロック信号に同期してシフトさせるメモリ素子；
    前記メモリ素子に印加される前記クロック信号を，前記
    データが出力されるｍ行のメモリ素子から順次遅延させ
    て，前記データが入力される方の行に順次遅延させて印
    加するクロック信号遅延手段；及び前記データが入力さ
    れるメモリ素子に適用されるクロック信号の遅延時間と
    同様に遅延させて前記データを出力するデータ遅延手段
    を備えることを特徴とする液晶表示装置の駆動回路。
  9. 【請求項９】 前記クロック信号遅延手段は，ｍ-１
    行，ｍ-２行，…１行のメモリ素子に前記クロック信号
    を遅延させる遅延部が一対一で構成され，前記遅延部は
    ｍ-１行，ｍ-２行，…１行の順に遅延時間を段々大きく
    して前記クロック信号を出力することを特徴とする請求
    項８に記載の液晶表示装置の駆動回路。
  10. 【請求項１０】 前記クロック信号遅延手段の各遅延部
    は，前記遅延時間を“ｔ”，“２ｔ”，…“(ｍ-１)
    ｔ”の比例関係で段々大きくして出力するように設定さ
    れることを特徴とする請求項９に記載の液晶表示装置の
    駆動回路。
  11. 【請求項１１】 前記シフトレジスタはコントローラに
    構成されることを特徴とする請求項８または９に記載の
    液晶表示装置の駆動回路。
  12. 【請求項１２】 前記シフトレジスタはコラムドライブ
    集積回路に構成されることを特徴とする請求項８または
    ９に記載の液晶表示装置の駆動回路。
  13. 【請求項１３】 前記シフトレジスタはスキャンドライ
    ブ集積回路に構成されることを特徴とする請求項８また
    は９に記載の液晶表示装置の駆動回路。
  14. 【請求項１４】 所定画像供給源から入力される電源と
    画像信号としてデータ，階調電圧，ゲート電圧及びコラ
    ム／スキャン制御信号を生成して液晶パネルを駆動する
    液晶表示装置の駆動回路において，前記データを処理す
    る各部にシフトレジスタが適用され，ｍ行×ｎ列のマト
    リックス状で構成され，前記データをクロック信号に同
    期してシフトさせるメモリ素子；ｎビットのデータが入
    力されれば，第１スイッチング制御信号によって選択的
    に反転して，前記メモリ素子をなす第１行の各列別メモ
    リ素子に入力する第１スイッチング手段；前記メモリ素
    子にシフトされて第ｍ行の各列別に出力されるｎビット
    のデータを，第２スイッチング制御信号によって選択的
    に反転して出力する第２スイッチング手段；前記第１ス
    イッチング手段に入力されるｎビットのデータと前記メ
    モリ素子に含まれた第１行の出力データとして，前記第
    １行に含まれた一定数以上のメモリ素子のデータ格納状
    態変換が発生すれば，それによる第１スイッチング制御
    信号を前記第１スイッチング手段として出力しながらフ
    ラグ信号を出力する遷移比較部；及びｍ個のメモリ素子
    が一列で構成されて，前記遷移比較部から出力されるフ
    ラグ信号を前記メモリ素子と同様に同期してシフトさせ
    た後，前記第２スイッチング手段に第２スイッチング制
    御信号として出力する遷移比較シフトレジスタを備える
    ことを特徴とするシフトレジスタ。
  15. 【請求項１５】 前記第１スイッチング手段と前記第２
    スイッチング手段は，前記メモリ素子の各列に一対一で
    対応されるスイッチングロジックが構成され，前記スイ
    ッチングロジックは，入力されるデータとそれに対して
    反転されたデータを，前記第１スイッチング制御信号と
    前記第２スイッチング制御信号の状態によって選択的に
    出力するように構成されることを特徴とする請求項１４
    に記載のシフトレジスタ。
  16. 【請求項１６】 前記遷移比較部は，前記第１スイッチ
    ング手段に入力されるｎビットのデータと前記メモリ素
    子に含まれた第１行の出力データの各列別でエクスクル
    ーシブオア組合わせして出力するエクスクルーシブオア
    ゲート；及び前記エクスクルーシブオアゲートの出力を
    論理組合わせして，前記メモリ素子に含まれた第１行の
    出力データと入力データの互いに異なる一対が所定数以
    上であれば，論理的ハイレバルの出力を前記第１スイッ
    チング制御信号と前記遷移比較シフトレジスタに印加さ
    れるフラグ信号として出力する論理組合わせ部を備える
    ことを特徴とする請求項１４または１５に記載のシフト
    レジスタ。
  17. 【請求項１７】 前記論理組合わせ部で判断される所定
    数は，前記メモリ素子に含まれた第１行をなす数の１／
    ２より大きいことを特徴とする請求項１６に記載のシフ
    トレジスタ。
  18. 【請求項１８】 前記シフトレジスタはコントローラに
    構成されることを特徴とする請求項１４または１５に記
    載の液晶表示装置の駆動回路。
  19. 【請求項１９】 前記シフトレジスタはコラムドライブ
    集積回路に構成されることを特徴とする請求項１４また
    は１５に記載の液晶表示装置の駆動回路。
  20. 【請求項２０】 前記シフトレジスタはスキャンドライ
    ブ集積回路に構成されることを特徴とする請求項１４ま
    たは１５に記載の液晶表示装置の駆動回路。
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