JP2002026017A - 半導体素子の金属配線形成方法 - Google Patents
半導体素子の金属配線形成方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 均一で且つ良質の銅シード層を形成し、無電
解めっき法で銅を蒸着してセレクティブ銅配線を形成す
ることができる半導体素子の金属配線形成方法を提供す
る。 【解決手段】 層間絶縁膜２にダマシンパターン３を形
成した基板１を提供する段階と、前記ダマシンパターン
が形成された全体構造上に拡散障壁層４を形成する段階
と、前記拡散障壁層上にスピンオン工程によって銅前駆
体を蒸着する段階と、前記銅前駆体をベーキング工程に
より多孔性銅層５ｂに変化させる段階と、前記多孔性銅
層に水素還元アニーリング工程及び強制埋込み工程を行
って前記ダマシンパターンの底に銅シード層５ｃを形成
する段階と、前記ダマシンパターンが十分充填されるよ
うに無電解めっき法によって銅を蒸着する段階と、ＣＭ
Ｐ法（化学的機械的研磨法）によって銅配線６ｂを形成
する段階とを含んでなることを特徴とする。
解めっき法で銅を蒸着してセレクティブ銅配線を形成す
ることができる半導体素子の金属配線形成方法を提供す
る。 【解決手段】 層間絶縁膜２にダマシンパターン３を形
成した基板１を提供する段階と、前記ダマシンパターン
が形成された全体構造上に拡散障壁層４を形成する段階
と、前記拡散障壁層上にスピンオン工程によって銅前駆
体を蒸着する段階と、前記銅前駆体をベーキング工程に
より多孔性銅層５ｂに変化させる段階と、前記多孔性銅
層に水素還元アニーリング工程及び強制埋込み工程を行
って前記ダマシンパターンの底に銅シード層５ｃを形成
する段階と、前記ダマシンパターンが十分充填されるよ
うに無電解めっき法によって銅を蒸着する段階と、ＣＭ
Ｐ法（化学的機械的研磨法）によって銅配線６ｂを形成
する段階とを含んでなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の金属配
線形成方法に係り、特に良質の銅シード層をダマシンパ
ターンの底部に均一に形成してセレクティブ銅配線を形
成することができる半導体素子の金属配線形成方法に関
する。
線形成方法に係り、特に良質の銅シード層をダマシンパ
ターンの底部に均一に形成してセレクティブ銅配線を形
成することができる半導体素子の金属配線形成方法に関
する。
【０００２】
【従来の技術】半導体素子における金属配線の形成時、
銅薄膜はアルミニウムに比べて融点が高くてエレクトロ
マイグレーションに対する抵抗が大きいため半導体素子
の信頼性を向上させることができると共に、比抵抗１.
７μΩｃｍが低いため信号伝達速度を増加させることが
できる。従って、銅薄膜の形成技術は高速素子及び高集
積素子において必要な技術である。
銅薄膜はアルミニウムに比べて融点が高くてエレクトロ
マイグレーションに対する抵抗が大きいため半導体素子
の信頼性を向上させることができると共に、比抵抗１.
７μΩｃｍが低いため信号伝達速度を増加させることが
できる。従って、銅薄膜の形成技術は高速素子及び高集
積素子において必要な技術である。
【０００３】近年、銅薄膜は電解めっき法により形成し
ているが、電解めっき法は複雑な化学的性質によって工
程コストが上昇し、シード層蒸着工程に非常に敏感であ
って最適条件設定に困っている。即ち、シード層に沿う
電磁場によって銅イオンが移動して蒸着されるが、シー
ド層が不均一に蒸着される場合、ポテンシャルドロップ
(potential drop)が発生して不均一な電解めっき蒸着に
なるため、バイア(Via)及びトレンチ構造においてボイ
ドが発生して銅配線特性を低下させるという問題点があ
った。
ているが、電解めっき法は複雑な化学的性質によって工
程コストが上昇し、シード層蒸着工程に非常に敏感であ
って最適条件設定に困っている。即ち、シード層に沿う
電磁場によって銅イオンが移動して蒸着されるが、シー
ド層が不均一に蒸着される場合、ポテンシャルドロップ
(potential drop)が発生して不均一な電解めっき蒸着に
なるため、バイア(Via)及びトレンチ構造においてボイ
ドが発生して銅配線特性を低下させるという問題点があ
った。
【０００４】
【発明が解決しようとする課題】従って、本発明はスピ
ンオン工程で銅前駆体を蒸着した後、水素還元アニ−ル
工程（水素還元熱処理）と強制埋込み工程を同時に行っ
て均一で且つ良質の銅シード層を形成し、無電解めっき
法で銅を蒸着してセレクティブ銅配線を形成することが
できる半導体素子の金属配線形成方法を提供することを
目的とする。
ンオン工程で銅前駆体を蒸着した後、水素還元アニ−ル
工程（水素還元熱処理）と強制埋込み工程を同時に行っ
て均一で且つ良質の銅シード層を形成し、無電解めっき
法で銅を蒸着してセレクティブ銅配線を形成することが
できる半導体素子の金属配線形成方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る半導体素子の金属配線形成方法は、層間
絶縁膜にダマシンパターンを形成した基板を提供する段
階と、前記ダマシンパターンが形成された全体構造上に
拡散障壁層を形成する段階と、前記拡散障壁層上にスピ
ンオン工程によって銅前駆体を蒸着する段階と、前記銅
前駆体をベーキング工程により多孔性銅層に変化させる
段階と、前記多孔性銅層に水素還元アニーリング工程及
び強制埋込み工程を行って前記ダマシンパターンの底に
銅シード層を形成する段階と、前記ダマシンパターンが
十分充填されるように無電解めっき法によって銅を蒸着
する段階と、ＣＭＰ法（化学的機械的研磨法）によって
銅配線を形成する段階とを含んでなることを特徴とす
る。
の本発明に係る半導体素子の金属配線形成方法は、層間
絶縁膜にダマシンパターンを形成した基板を提供する段
階と、前記ダマシンパターンが形成された全体構造上に
拡散障壁層を形成する段階と、前記拡散障壁層上にスピ
ンオン工程によって銅前駆体を蒸着する段階と、前記銅
前駆体をベーキング工程により多孔性銅層に変化させる
段階と、前記多孔性銅層に水素還元アニーリング工程及
び強制埋込み工程を行って前記ダマシンパターンの底に
銅シード層を形成する段階と、前記ダマシンパターンが
十分充填されるように無電解めっき法によって銅を蒸着
する段階と、ＣＭＰ法（化学的機械的研磨法）によって
銅配線を形成する段階とを含んでなることを特徴とす
る。
【０００６】
【発明の実施の形態】以下、本発明を添付図に基づいて
詳細に説明する。
詳細に説明する。
【０００７】図１（ａ）乃至図１（ｇ）は本発明に係る
半導体素子の金属配線形成方法を説明するための断面図
である。
半導体素子の金属配線形成方法を説明するための断面図
である。
【０００８】図１（ａ）を参照すると、半導体素子を形
成するための各種の要素が形成された基板１上に層間絶
縁膜２を形成し、シングルダマシン(single damascene)
法或いはデュアルダマシン(dual damascene)法でバイア
及び／またはトレンチからなるダマシンパターン３を形
成する。その後、ダマシンパターン３形成時の副産物を
除去するためにクリーニングを行う。
成するための各種の要素が形成された基板１上に層間絶
縁膜２を形成し、シングルダマシン(single damascene)
法或いはデュアルダマシン(dual damascene)法でバイア
及び／またはトレンチからなるダマシンパターン３を形
成する。その後、ダマシンパターン３形成時の副産物を
除去するためにクリーニングを行う。
【０００９】この際、層間絶縁膜２はスピンオン或いは
ＣＶＤ法（化学気相堆積法）によって低誘電定数(low
k)を有する絶縁物質で形成する。クリーニング工程はダ
マシンパターン３の底を成す下地層がタングステンやア
ルミニウムなどの金属の場合にはＲＦプラズマの利用が
可能であり、下地層が銅の場合にはリアクティブクリー
ニング法を適用する。
ＣＶＤ法（化学気相堆積法）によって低誘電定数(low
k)を有する絶縁物質で形成する。クリーニング工程はダ
マシンパターン３の底を成す下地層がタングステンやア
ルミニウムなどの金属の場合にはＲＦプラズマの利用が
可能であり、下地層が銅の場合にはリアクティブクリー
ニング法を適用する。
【００１０】図１（ｂ）を参照すると、ダマシンパター
ン３を含む層間絶縁膜２の表面に拡散障壁層(barrier m
etal)４を形成する。この際、拡散障壁層４としてはイ
オン化されたＰＶＤ ＴｉＮ、ＣＶＤ ＴｉＮ、ＭＯＣＶ
Ｄ ＴｉＮ、イオン化されたＰＶＤ Ｔａ、イオン化され
たＰＶＤ ＴａＮ、ＣＶＤ Ｔａ、ＣＶＤ ＴａＮ、ＣＶ
Ｄ ＷＮ、ＰＶＤ ＴｉＡｌＮ、ＰＶＤ ＴｉＳｉＮ、Ｐ
ＶＤ ＴａＳｉＮ、ＣＶＤ ＴｉＡｌＮ、ＣＶＤ ＴｉＳ
ｉＮ、ＣＶＤ ＴａＳｉＮ薄膜の少なくともいずれかか
一つで形成することができる。
ン３を含む層間絶縁膜２の表面に拡散障壁層(barrier m
etal)４を形成する。この際、拡散障壁層４としてはイ
オン化されたＰＶＤ ＴｉＮ、ＣＶＤ ＴｉＮ、ＭＯＣＶ
Ｄ ＴｉＮ、イオン化されたＰＶＤ Ｔａ、イオン化され
たＰＶＤ ＴａＮ、ＣＶＤ Ｔａ、ＣＶＤ ＴａＮ、ＣＶ
Ｄ ＷＮ、ＰＶＤ ＴｉＡｌＮ、ＰＶＤ ＴｉＳｉＮ、Ｐ
ＶＤ ＴａＳｉＮ、ＣＶＤ ＴｉＡｌＮ、ＣＶＤ ＴｉＳ
ｉＮ、ＣＶＤ ＴａＳｉＮ薄膜の少なくともいずれかか
一つで形成することができる。
【００１１】図１（ｃ）を参照すると、銅前駆体を−１
０℃〜１００℃の範囲で１００〜８０００ｒｐｍの速度
でスピンオン蒸着してスピンオン銅層５ａを形成する。
スピンオン銅層５ａの形成時、後続工程のベーキング(b
aking)、水素還元アニール及び強制埋込み工程後、シー
ド層の厚さが１００Å〜５００Å程度となるように回転
数を調節してスピンオン銅層５ａの厚さを２０００Å以
下とする。
０℃〜１００℃の範囲で１００〜８０００ｒｐｍの速度
でスピンオン蒸着してスピンオン銅層５ａを形成する。
スピンオン銅層５ａの形成時、後続工程のベーキング(b
aking)、水素還元アニール及び強制埋込み工程後、シー
ド層の厚さが１００Å〜５００Å程度となるように回転
数を調節してスピンオン銅層５ａの厚さを２０００Å以
下とする。
【００１２】図１（ｄ）を参照すると、スピンオン銅層
５ａに存在するポリマー成分を除去するために、ベーキ
ング工程を行う。ベーキング工程によってポリマー成分
はスピンオン銅層５ａから除去されるが、スピンオン銅
層５ａはベーキング工程中に多孔性膜質となり、一部は
銅酸化膜の形で存在する多孔性銅層５ｂに変化する。
５ａに存在するポリマー成分を除去するために、ベーキ
ング工程を行う。ベーキング工程によってポリマー成分
はスピンオン銅層５ａから除去されるが、スピンオン銅
層５ａはベーキング工程中に多孔性膜質となり、一部は
銅酸化膜の形で存在する多孔性銅層５ｂに変化する。
【００１３】前記ベーキング工程は、Ｈ2のみを適用す
るか、Ｈ2＋Ａｒ（１〜９５％）或いはＨ2＋Ｎ2（１〜
９５％）などの水素混合気体を用いて水素雰囲気下に１
秒〜１０分間２００℃〜５００℃の温度領域で単一段階
或いは多段階で行う。
るか、Ｈ2＋Ａｒ（１〜９５％）或いはＨ2＋Ｎ2（１〜
９５％）などの水素混合気体を用いて水素雰囲気下に１
秒〜１０分間２００℃〜５００℃の温度領域で単一段階
或いは多段階で行う。
【００１４】前記単一段階の場合には２００℃〜５００
℃のいずれか一つの温度で１秒〜１０分間ベーキングを
行う。多段階の場合には２００℃〜５００℃のいろいろ
な温度で１秒〜１０分間ベーキングを行う。
℃のいずれか一つの温度で１秒〜１０分間ベーキングを
行う。多段階の場合には２００℃〜５００℃のいろいろ
な温度で１秒〜１０分間ベーキングを行う。
【００１５】図１（ｅ）を参照すると、水素還元アニー
ル(hydrogen reduction annealing)工程と強制埋込み(f
orce filing)工程を同時に行って多孔性銅層５ｂの密度
を高め、銅酸化膜を除去してダマシンパターン３の底部
に均一で且つ良質の銅シード層５ｃを形成する。
ル(hydrogen reduction annealing)工程と強制埋込み(f
orce filing)工程を同時に行って多孔性銅層５ｂの密度
を高め、銅酸化膜を除去してダマシンパターン３の底部
に均一で且つ良質の銅シード層５ｃを形成する。
【００１６】ここで、水素還元アニール工程及び強制埋
込み工程は、前記ベーキング工程後に連続して行われる
が、Ｈ2のみを適用するか、Ｈ2＋Ａｒ（１〜９５％）、
Ｈ2＋Ｈｅ（１〜９５％）などのような水素混合気体を
用いて水素雰囲気下に２００℃〜５００℃の温度領域で
１分〜１０分間０.１ＭＰａ〜１００ＭＰａの圧力条件
で１〜１０回繰り返し行う。
込み工程は、前記ベーキング工程後に連続して行われる
が、Ｈ2のみを適用するか、Ｈ2＋Ａｒ（１〜９５％）、
Ｈ2＋Ｈｅ（１〜９５％）などのような水素混合気体を
用いて水素雰囲気下に２００℃〜５００℃の温度領域で
１分〜１０分間０.１ＭＰａ〜１００ＭＰａの圧力条件
で１〜１０回繰り返し行う。
【００１７】この際、強制埋込み工程は、０.１ＭＰａ
〜１００ＭＰａのいずれか一つの圧力を設定する単一段
階方式、０.１ＭＰａ〜１００ＭＰａのいろいろな圧力
を多段階で設定する多段階方式、０.１ＭＰａ〜１００
ＭＰａ領域内でサイン波(sinecurve)形態で圧力を設定
する方式のいずれか一つで実施する。
〜１００ＭＰａのいずれか一つの圧力を設定する単一段
階方式、０.１ＭＰａ〜１００ＭＰａのいろいろな圧力
を多段階で設定する多段階方式、０.１ＭＰａ〜１００
ＭＰａ領域内でサイン波(sinecurve)形態で圧力を設定
する方式のいずれか一つで実施する。
【００１８】図１（ｆ）を参照すると、無電解めっき法
でダマシンパターン３が埋め込まれるまで銅を蒸着して
銅層６ａを形成する。
でダマシンパターン３が埋め込まれるまで銅を蒸着して
銅層６ａを形成する。
【００１９】図１（ｇ）を参照すると、ＣＭＰ(chemica
l mechanical polishing)法で層間絶縁膜２の表面が露
出するまで銅層６ａ及び拡散障壁層４を研磨した後、ポ
ストクリーニング(post cleaning)を行なってダマシン
パターン３内に銅配線６ｂを形成する。
l mechanical polishing)法で層間絶縁膜２の表面が露
出するまで銅層６ａ及び拡散障壁層４を研磨した後、ポ
ストクリーニング(post cleaning)を行なってダマシン
パターン３内に銅配線６ｂを形成する。
【００２０】
【発明の効果】上述したように、本発明はスピンオン工
程を導入し、水素還元アニール法と強制埋込みを同時に
行うことにより、銅シード薄膜をダマシンパターン内に
容易に形成することができ、その後無電解めっき法で銅
層を蒸着することにより、セレクティブ銅配線を容易に
形成することができる。
程を導入し、水素還元アニール法と強制埋込みを同時に
行うことにより、銅シード薄膜をダマシンパターン内に
容易に形成することができ、その後無電解めっき法で銅
層を蒸着することにより、セレクティブ銅配線を容易に
形成することができる。
【図１】図１（ａ）は本発明に係る半導体素子の金属配
線形成方法を説明するための断面図の一つである。図１
（ｂ）は本発明に係る半導体素子の金属配線形成方法を
説明するための断面図の一つである。図１（ｃ）は本発
明に係る半導体素子の金属配線形成方法を説明するため
の断面図の一つである。図１（ｄ）は本発明に係る半導
体素子の金属配線形成方法を説明するための断面図の一
つである。図１（ｅ）は本発明に係る半導体素子の金属
配線形成方法を説明するための断面図の一つである。図
１（ｆ）は本発明に係る半導体素子の金属配線形成方法
を説明するための断面図の一つである。図１（ｇ）は本
発明に係る半導体素子の金属配線形成方法を説明するた
めの断面図の一つである。
線形成方法を説明するための断面図の一つである。図１
（ｂ）は本発明に係る半導体素子の金属配線形成方法を
説明するための断面図の一つである。図１（ｃ）は本発
明に係る半導体素子の金属配線形成方法を説明するため
の断面図の一つである。図１（ｄ）は本発明に係る半導
体素子の金属配線形成方法を説明するための断面図の一
つである。図１（ｅ）は本発明に係る半導体素子の金属
配線形成方法を説明するための断面図の一つである。図
１（ｆ）は本発明に係る半導体素子の金属配線形成方法
を説明するための断面図の一つである。図１（ｇ）は本
発明に係る半導体素子の金属配線形成方法を説明するた
めの断面図の一つである。
１ 基板 ２ 層間絶縁膜 ３ ダマシンパターン ４ 拡散障壁層 ５ａ スピンオン銅層 ５ｂ 多孔性銅層 ５ｃ 銅シード層 ６ａ 銅層 ６ｂ 銅配線
Claims (13)
- 【請求項１】 層間絶縁膜にダマシンパターンを形成し
た基板を提供する段階と、 前記ダマシンパターンが形成された全体構造上に拡散障
壁層を形成する段階と、 前記拡散障壁層上にスピンオン工程によって銅前駆体を
蒸着する段階と、 前記銅前駆体をベーキング工程によって多孔性銅層に変
化させる段階と、 前記多孔性銅層に水素還元アニール工程及び強制埋込み
工程を行なって前記ダマシンパターンの底に銅シード層
を形成する段階と、 前記ダマシンパターンが十分充填されるように無電解め
っき法によって銅を蒸着する段階と、 ＣＭＰ法によって銅配線を形成する段階とを含んでなる
ことを特徴とする半導体素子の金属配線形成方法。 - 【請求項２】 前記層間絶縁膜はスピンオン工程又はＣ
ＶＤ法のいずれかの工程によって低誘電率を有する絶縁
物質で形成することを特徴とする請求項１記載の半導体
素子の金属配線形成方法。 - 【請求項３】 前記ダマシンパターン形成後にクリーニ
ング工程を行うが、下地層がタングステンやアルミニウ
ムの場合にはＲＦプラズマクリーニング工程を行い、前
記下地層が銅の場合にはリアクティブクリーニング工程
を行うことを特徴とする請求項１記載の半導体素子の金
属配線形成方法。 - 【請求項４】 前記拡散障壁層は、イオン化されたＰＶ
Ｄ ＴｉＮ、ＣＶＤＴｉＮ、ＭＯＣＶＤ ＴｉＮ、イオン
化されたＰＶＤ Ｔａ、イオン化されたＰＶＤ ＴａＮ、
ＣＶＤ Ｔａ、ＣＶＤ ＴａＮ、ＣＶＤ ＷＮ、ＰＶＤ Ｔ
ｉＡｌＮ、ＰＶＤ ＴｉＳｉＮ、ＰＶＤ ＴａＳｉＮ、Ｃ
ＶＤ ＴｉＡｌＮ、ＣＶＤ ＴｉＳｉＮ、ＣＶＤ ＴａＳ
ｉＮ薄膜の少なくともいずれか一つで形成することを特
徴とする請求項１記載の半導体素子の金属配線形成方
法。 - 【請求項５】 前記スピンオン工程は−１０℃〜１００
℃の範囲内で１００〜８０００ｒｐｍの速度で銅前駆体
を２０００Å以下の厚さにスピンオン蒸着することを特
徴とする請求項１記載の半導体素子の金属配線形成方
法。 - 【請求項６】 前記ベーキング工程は２００℃〜５００
℃領域のいずれか一つの温度で１秒〜１０分間実施する
ことを特徴とする請求項１記載の半導体素子の金属配線
形成方法。 - 【請求項７】 前記ベーキング工程は１秒〜１０分間２
００℃〜５００℃領域のいろいろな温度で多段階により
実施することを特徴とする請求項１記載の半導体素子の
金属配線形成方法。 - 【請求項８】 前記ベーキング工程はＨ2、Ｈ2＋Ａｒ
（１〜９５％）及びＨ 2＋Ｎ2（１〜９５％）のいずれか
一つの雰囲気中で実施することを特徴とする請求項１記
載の半導体素子の金属配線形成方法。 - 【請求項９】 前記水素還元アニール工程及び強制埋込
み工程は前記ベーキング工程後に連続して同時に実施
し、２００℃〜５００℃の温度領域で１分〜１０分間１
〜１０回繰り返し行うことを特徴とする請求項１記載の
半導体素子の金属配線形成方法。 - 【請求項１０】 前記強制埋込み工程は０.１ＭＰａ〜
１００ＭＰａのいずれか一つの圧力を設定して行うこと
を特徴とする請求項１記載の半導体素子の金属配線形成
方法。 - 【請求項１１】 前記強制埋込み工程は０.１ＭＰａ〜
１００ＭＰａのいろいろな圧力を多段階で設定して行う
ことを特徴とする請求項１記載の半導体素子の金属配線
形成方法。 - 【請求項１２】 前記強制埋込み工程は０.１ＭＰａ〜
１００ＭＰａのサイン波形態の圧力を設定して行うこと
を特徴とする請求項１記載の半導体素子の金属配線形成
方法。 - 【請求項１３】 前記水素還元アニール工程及び強制埋
込み工程は水素単一ガス、或いは水素、アルゴン、窒素
及びヘリウム混合ガスのいずれか一つの雰囲気中で行う
ことを特徴とする請求項１記載の半導体素子の金属配線
形成方法。
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|---|---|---|---|
| KR10-2000-0035350A KR100407681B1 (ko) | 2000-06-26 | 2000-06-26 | 반도체 소자의 금속배선 형성방법 |
| KR2000-35350 | 2000-06-26 |
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| Publication Number | Publication Date |
|---|---|
| JP2002026017A true JP2002026017A (ja) | 2002-01-25 |
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ID=19673930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001095596A Pending JP2002026017A (ja) | 2000-06-26 | 2001-03-29 | 半導体素子の金属配線形成方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238615B2 (en) | 2003-01-15 | 2007-07-03 | Seiko Epson Corporation | Formation method for metal element, production method for semiconductor device, production method for electronic device, semiconductor device, electronic device, and electronic equipment |
| JP5093448B2 (ja) * | 2005-01-19 | 2012-12-12 | Ｊｓｒ株式会社 | トレンチ埋め込み方法 |
| CN110383458A (zh) * | 2017-03-08 | 2019-10-25 | 朗姆研究公司 | 用于自下而上填充特征的湿法金属籽晶沉积的方法 |
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| KR100467495B1 (ko) * | 2002-06-18 | 2005-01-24 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100462366B1 (ko) * | 2002-11-20 | 2004-12-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
| US8173523B2 (en) * | 2009-10-09 | 2012-05-08 | Sumco Corporation | Method of removing heavy metal in semiconductor substrate |
| US8703602B2 (en) * | 2010-12-02 | 2014-04-22 | Qualcomm Incorporated | Selective seed layer treatment for feature plating |
| US9153449B2 (en) * | 2012-03-19 | 2015-10-06 | Lam Research Corporation | Electroless gap fill |
| KR102038090B1 (ko) | 2012-12-11 | 2019-10-29 | 삼성전자 주식회사 | 반도체 소자 |
| US9443722B1 (en) * | 2015-03-31 | 2016-09-13 | Lam Research Corporation | Cyclical, non-isobaric, pore sealing method to prevent precursor penetration into the substrate |
| CN110629179A (zh) * | 2019-09-30 | 2019-12-31 | 武汉大学 | 一种新型纳米多层结构复合阻氚涂层 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980065748A (ko) * | 1997-01-14 | 1998-10-15 | 김광호 | 반도체 소자의 금속 배선 형성방법 |
| JPH11283979A (ja) * | 1998-03-27 | 1999-10-15 | Sony Corp | 半導体装置の製造方法 |
| KR100265615B1 (ko) * | 1998-06-29 | 2000-10-02 | 김영환 | 반도체 소자의 금속배선 제조방법 |
| KR100385042B1 (ko) * | 1998-12-03 | 2003-06-18 | 인터내셔널 비지네스 머신즈 코포레이션 | 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법 |
| US6037258A (en) * | 1999-05-07 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Method of forming a smooth copper seed layer for a copper damascene structure |
| JP3358587B2 (ja) * | 1999-05-26 | 2002-12-24 | 日本電気株式会社 | 半導体装置の製造方法 |
-
2000
- 2000-06-26 KR KR10-2000-0035350A patent/KR100407681B1/ko not_active IP Right Cessation
-
2001
- 2001-03-29 JP JP2001095596A patent/JP2002026017A/ja active Pending
- 2001-06-12 US US09/879,324 patent/US20020025671A1/en not_active Abandoned
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| US7238615B2 (en) | 2003-01-15 | 2007-07-03 | Seiko Epson Corporation | Formation method for metal element, production method for semiconductor device, production method for electronic device, semiconductor device, electronic device, and electronic equipment |
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| CN110383458A (zh) * | 2017-03-08 | 2019-10-25 | 朗姆研究公司 | 用于自下而上填充特征的湿法金属籽晶沉积的方法 |
| CN110383458B (zh) * | 2017-03-08 | 2023-11-10 | 朗姆研究公司 | 用于自下而上填充特征的湿法金属籽晶沉积的方法 |
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| Publication number | Publication date |
|---|---|
| US20020025671A1 (en) | 2002-02-28 |
| KR100407681B1 (ko) | 2003-12-01 |
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