JP2002016479A - 振幅検出回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 信号処理用ディジタルフィルタの出力信号の
振幅検出に係る処理遅延が小さく、かつ回路規模を縮小
することができるような振幅検出回路を提供すること。 【解決手段】 振幅検出回路１は、信号処理用ディジタ
ルフィルタ３の全インパルス応答のうちエネルギーの集
中する部分に対応する構成を有する簡易型ディジタルフ
ィルタ２からなっている。振幅検出回路１（簡易型ディ
ジタルフィルタ２）は、具体的には、例えば、信号処理
用ディジタルフィルタ３の１６個のタップのうち出力振
幅に大きな影響を与える、絶対値の大きな係数を持つ中
央の４個のタップのみからなっている。振幅検出回路１
によれば、信号処理用ディジタルフィルタ３の出力信号
の振幅が近似的に検出される。
振幅検出に係る処理遅延が小さく、かつ回路規模を縮小
することができるような振幅検出回路を提供すること。 【解決手段】 振幅検出回路１は、信号処理用ディジタ
ルフィルタ３の全インパルス応答のうちエネルギーの集
中する部分に対応する構成を有する簡易型ディジタルフ
ィルタ２からなっている。振幅検出回路１（簡易型ディ
ジタルフィルタ２）は、具体的には、例えば、信号処理
用ディジタルフィルタ３の１６個のタップのうち出力振
幅に大きな影響を与える、絶対値の大きな係数を持つ中
央の４個のタップのみからなっている。振幅検出回路１
によれば、信号処理用ディジタルフィルタ３の出力信号
の振幅が近似的に検出される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、無線通
信、有線通信、信号処理や制御等のシステムで用いられ
るディジタルフィルタの出力信号の振幅を検出する振幅
検出回路に関する。
信、有線通信、信号処理や制御等のシステムで用いられ
るディジタルフィルタの出力信号の振幅を検出する振幅
検出回路に関する。
【０００２】
【従来の技術】従来より、ディジタルフィルタを用いた
システムにおいて、例えば、自動利得制御やピーク抑圧
制御を行うには、該ディジタルフィルタの出力信号の振
幅を検出する必要がある。
システムにおいて、例えば、自動利得制御やピーク抑圧
制御を行うには、該ディジタルフィルタの出力信号の振
幅を検出する必要がある。
【０００３】図９は、従来の自動利得制御回路の一例を
示すブロック図である。図９において、入力信号Ｘ
（ｋ）は、増幅回路１７１で増幅され、Ａ／Ｄ変換回路
１７２でディジタル信号に変換された後、ディジタルフ
ィルタ１７５に供給される。ディジタルフィルタ１７５
では、供給されたディジタル信号に所定のフィルタ処理
が施された後、出力信号Ｙ（ｋ）として出力される。ま
た、Ａ／Ｄ変換回路１７２からのディジタル信号は、振
幅検出回路１７４にも供給され、ディジタルフィルタ１
７５からの出力信号Ｙ（ｋ）の振幅が検出される。この
振幅情報は、利得制御回路１７３に供給され、該振幅情
報に応じた利得制御信号が発生される。そして、この利
得制御信号が増幅回路１７１に供給される。すなわち、
検出された出力信号Ｙ（ｋ）の振幅情報に基づいて発生
された利得制御信号が、増幅回路１７１にフィードバッ
クされて、利得の制御が自動的に行われるようになって
いる。
示すブロック図である。図９において、入力信号Ｘ
（ｋ）は、増幅回路１７１で増幅され、Ａ／Ｄ変換回路
１７２でディジタル信号に変換された後、ディジタルフ
ィルタ１７５に供給される。ディジタルフィルタ１７５
では、供給されたディジタル信号に所定のフィルタ処理
が施された後、出力信号Ｙ（ｋ）として出力される。ま
た、Ａ／Ｄ変換回路１７２からのディジタル信号は、振
幅検出回路１７４にも供給され、ディジタルフィルタ１
７５からの出力信号Ｙ（ｋ）の振幅が検出される。この
振幅情報は、利得制御回路１７３に供給され、該振幅情
報に応じた利得制御信号が発生される。そして、この利
得制御信号が増幅回路１７１に供給される。すなわち、
検出された出力信号Ｙ（ｋ）の振幅情報に基づいて発生
された利得制御信号が、増幅回路１７１にフィードバッ
クされて、利得の制御が自動的に行われるようになって
いる。
【０００４】ここで、ディジタルフィルタ１７５は、具
体的には、図１０に示すような構成を有している。すな
わち、ディジタルフィルタ１７５は、タップ数１６の非
巡回形のディジタルフィルタであり、１６個の遅延器１
９１と、該遅延器１９１にそれぞれ接続され係数ｈ0〜
ｈ15が設定された１６個の乗算器１９２と、該乗算器１
９２にそれぞれ接続された１個の加算器１９３とを有し
てなっている。
体的には、図１０に示すような構成を有している。すな
わち、ディジタルフィルタ１７５は、タップ数１６の非
巡回形のディジタルフィルタであり、１６個の遅延器１
９１と、該遅延器１９１にそれぞれ接続され係数ｈ0〜
ｈ15が設定された１６個の乗算器１９２と、該乗算器１
９２にそれぞれ接続された１個の加算器１９３とを有し
てなっている。
【０００５】また、ディジタルフィルタ１７５は、図１
１に示すようなインパルス応答特性を有しており、この
インパルス応答全体（以下、「全インパルス応答」とい
う。）に対応する構成を有する非巡回形のディジタルフ
ィルタ（伝達関数Ｈ（ｚ））が振幅検出回路１７４とし
て用いられている。すなわち、振幅検出回路１７４は、
図１０に示すように、１６個の遅延器１９４と、該遅延
器１９４にそれぞれ接続され係数ｈ0〜ｈ15が設定され
た１６個の乗算器１９５と、該乗算器１９５にそれぞれ
接続された１個の加算器１９６とを有してなっている。
このように、従来の自動利得制御回路では、ディジタル
フィルタ１７５と同一の構成を有するディジタルフィル
タを振幅検出回路１７４として用いて、出力信号Ｙ
（ｋ）の振幅を検出していた。
１に示すようなインパルス応答特性を有しており、この
インパルス応答全体（以下、「全インパルス応答」とい
う。）に対応する構成を有する非巡回形のディジタルフ
ィルタ（伝達関数Ｈ（ｚ））が振幅検出回路１７４とし
て用いられている。すなわち、振幅検出回路１７４は、
図１０に示すように、１６個の遅延器１９４と、該遅延
器１９４にそれぞれ接続され係数ｈ0〜ｈ15が設定され
た１６個の乗算器１９５と、該乗算器１９５にそれぞれ
接続された１個の加算器１９６とを有してなっている。
このように、従来の自動利得制御回路では、ディジタル
フィルタ１７５と同一の構成を有するディジタルフィル
タを振幅検出回路１７４として用いて、出力信号Ｙ
（ｋ）の振幅を検出していた。
【０００６】一方、図１２は、従来のピーク抑圧回路の
一例を示すブロック図である。図１２において、入力信
号Ｘ（ｋ）は、遅延回路１８３で所定時間遅延されて、
ディジタルフィルタ１８４に供給される。ディジタルフ
ィルタ１８４では、供給された遅延入力信号に所定のフ
ィルタ処理が施された後、出力信号Ｙ（ｋ）として出力
される。また、入力信号Ｘ（ｋ）は、振幅検出回路１８
１にも供給され、ディジタルフィルタ１８４からの出力
信号Ｙ（ｋ）の振幅が検出される。この振幅情報は、ピ
ーク抑圧制御回路１８２に供給され、該振幅情報に応じ
たピーク抑圧制御信号が発生される。そして、このピー
ク抑圧制御信号がディジタルフィルタ１８４に供給され
る。すなわち、検出された出力信号Ｙ（ｋ）の振幅情報
に基づいて発生されたピーク抑圧制御信号が、ディジタ
ルフィルタ１８４にフィードフォワードされて、ピーク
抑圧の制御が自動的に行われるようになっている。
一例を示すブロック図である。図１２において、入力信
号Ｘ（ｋ）は、遅延回路１８３で所定時間遅延されて、
ディジタルフィルタ１８４に供給される。ディジタルフ
ィルタ１８４では、供給された遅延入力信号に所定のフ
ィルタ処理が施された後、出力信号Ｙ（ｋ）として出力
される。また、入力信号Ｘ（ｋ）は、振幅検出回路１８
１にも供給され、ディジタルフィルタ１８４からの出力
信号Ｙ（ｋ）の振幅が検出される。この振幅情報は、ピ
ーク抑圧制御回路１８２に供給され、該振幅情報に応じ
たピーク抑圧制御信号が発生される。そして、このピー
ク抑圧制御信号がディジタルフィルタ１８４に供給され
る。すなわち、検出された出力信号Ｙ（ｋ）の振幅情報
に基づいて発生されたピーク抑圧制御信号が、ディジタ
ルフィルタ１８４にフィードフォワードされて、ピーク
抑圧の制御が自動的に行われるようになっている。
【０００７】ここで、ディジタルフィルタ１８４は、前
述したディジタルフィルタ１７５と同様に、図１０に示
すような構成を有している。また、振幅検出回路１８１
も、前述した振幅検出回路１７４と同様に、図１０に示
すような構成を有している。すなわち、従来のピーク抑
圧回路でも、ディジタルフィルタ１８４と同一の構成を
有するディジタルフィルタを振幅検出回路１８１として
用いて、出力信号Ｙ（ｋ）の振幅を検出していた。
述したディジタルフィルタ１７５と同様に、図１０に示
すような構成を有している。また、振幅検出回路１８１
も、前述した振幅検出回路１７４と同様に、図１０に示
すような構成を有している。すなわち、従来のピーク抑
圧回路でも、ディジタルフィルタ１８４と同一の構成を
有するディジタルフィルタを振幅検出回路１８１として
用いて、出力信号Ｙ（ｋ）の振幅を検出していた。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
自動利得制御回路のように、ディジタルフィルタ１７５
からの出力信号の振幅の検出結果に基づき、ディジタル
フィルタ１７５への入力レベルを制御するようなフィー
ドバック制御を行う場合、ディジタルフィルタ１７５と
同一の構成を有するディジタルフィルタである振幅検出
回路１７４によって振幅の検出を行っているため、振幅
検出に係る処理遅延が大きく、よって、フィードバック
の時定数が大きくなり、高速追従ができないという問題
を生じていた。また、実際の信号処理に使用するディジ
タルフィルタ１７５の他に、もう一つ同一の構成を有す
るディジタルフィルタが必要となり、回路規模の増大を
招いていた。
自動利得制御回路のように、ディジタルフィルタ１７５
からの出力信号の振幅の検出結果に基づき、ディジタル
フィルタ１７５への入力レベルを制御するようなフィー
ドバック制御を行う場合、ディジタルフィルタ１７５と
同一の構成を有するディジタルフィルタである振幅検出
回路１７４によって振幅の検出を行っているため、振幅
検出に係る処理遅延が大きく、よって、フィードバック
の時定数が大きくなり、高速追従ができないという問題
を生じていた。また、実際の信号処理に使用するディジ
タルフィルタ１７５の他に、もう一つ同一の構成を有す
るディジタルフィルタが必要となり、回路規模の増大を
招いていた。
【０００９】また、従来のピーク抑圧回路のように、デ
ィジタルフィルタ１８４の出力信号の振幅の検出結果に
基づき、ディジタルフィルタ１８４に対するフィードフ
ォワード制御を行う場合、ディジタルフィルタ１８４で
信号処理が行われる前に、制御情報（ピーク抑圧制御信
号）が決まっている必要があるため、振幅検出回路１８
１での振幅検出に係る処理遅延分を見込んで、ディジタ
ルフィルタ１８４への入力信号の供給を遅延回路１８３
で遅らせる必要があった。従来のピーク抑圧回路では、
信号処理用のディジタルフィルタ１８４と同一の構成を
有するディジタルフィルタである振幅検出回路１８１に
よって出力信号の振幅を検出しているため、振幅検出の
ための処理遅延が大きく、結果として信号処理のための
処理遅延も大きくなっていた。また、この従来のピーク
抑圧回路でも、実際の信号処理に使用するディジタルフ
ィルタ１８４の他に、もう一つ同一の構成を有するディ
ジタルフィルタが必要となり、回路規模の増大を招いて
いた。
ィジタルフィルタ１８４の出力信号の振幅の検出結果に
基づき、ディジタルフィルタ１８４に対するフィードフ
ォワード制御を行う場合、ディジタルフィルタ１８４で
信号処理が行われる前に、制御情報（ピーク抑圧制御信
号）が決まっている必要があるため、振幅検出回路１８
１での振幅検出に係る処理遅延分を見込んで、ディジタ
ルフィルタ１８４への入力信号の供給を遅延回路１８３
で遅らせる必要があった。従来のピーク抑圧回路では、
信号処理用のディジタルフィルタ１８４と同一の構成を
有するディジタルフィルタである振幅検出回路１８１に
よって出力信号の振幅を検出しているため、振幅検出の
ための処理遅延が大きく、結果として信号処理のための
処理遅延も大きくなっていた。また、この従来のピーク
抑圧回路でも、実際の信号処理に使用するディジタルフ
ィルタ１８４の他に、もう一つ同一の構成を有するディ
ジタルフィルタが必要となり、回路規模の増大を招いて
いた。
【００１０】本発明は、このような従来の問題点に鑑み
て為されたものであり、信号処理用ディジタルフィルタ
の出力信号の振幅検出に係る処理遅延が小さく、かつ回
路規模を縮小することができるような振幅検出回路を提
供することを目的としている。
て為されたものであり、信号処理用ディジタルフィルタ
の出力信号の振幅検出に係る処理遅延が小さく、かつ回
路規模を縮小することができるような振幅検出回路を提
供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の振幅検出回路は、非巡回形の信号処
理用ディジタルフィルタの全インパルス応答のうちエネ
ルギーの集中する部分に対応する複数のタップを有する
簡易型ディジタルフィルタを備えてなり、前記信号処理
用ディジタルフィルタに供給される信号と同一の信号を
前記簡易型ディジタルフィルタに供給し、前記信号処理
用ディジタルフィルタの出力振幅を前記簡易型ディジタ
ルフィルタの出力として近似的に検出することを特徴と
している。
に、請求項１記載の振幅検出回路は、非巡回形の信号処
理用ディジタルフィルタの全インパルス応答のうちエネ
ルギーの集中する部分に対応する複数のタップを有する
簡易型ディジタルフィルタを備えてなり、前記信号処理
用ディジタルフィルタに供給される信号と同一の信号を
前記簡易型ディジタルフィルタに供給し、前記信号処理
用ディジタルフィルタの出力振幅を前記簡易型ディジタ
ルフィルタの出力として近似的に検出することを特徴と
している。
【００１２】請求項２記載の振幅検出回路は、請求項１
記載の振幅検出回路において、前記簡易型ディジタルフ
ィルタの複数のタップとして、前記信号処理用ディジタ
ルフィルタに出力振幅が最も大きくなる信号を供給した
時、前記信号処理用ディジタルフィルタの全タップのう
ち係数の絶対値の最も大きなタップを中心とした複数の
タップを選択し、かつ、全タップの係数の絶対値の総和
を基準として、選択したタップの係数の絶対値の総和が
該基準に対して一定割合以上となるようにタップを選択
することを特徴としている。
記載の振幅検出回路において、前記簡易型ディジタルフ
ィルタの複数のタップとして、前記信号処理用ディジタ
ルフィルタに出力振幅が最も大きくなる信号を供給した
時、前記信号処理用ディジタルフィルタの全タップのう
ち係数の絶対値の最も大きなタップを中心とした複数の
タップを選択し、かつ、全タップの係数の絶対値の総和
を基準として、選択したタップの係数の絶対値の総和が
該基準に対して一定割合以上となるようにタップを選択
することを特徴としている。
【００１３】請求項３記載の振幅検出回路は、請求項２
記載の振幅検出回路において、前記一定割合は、要求さ
れる出力振幅の検出精度に応じて設定されることを特徴
としている。
記載の振幅検出回路において、前記一定割合は、要求さ
れる出力振幅の検出精度に応じて設定されることを特徴
としている。
【００１４】請求項４記載の振幅検出回路は、請求項１
記載の振幅検出回路において、前記簡易型ディジタルフ
ィルタは、供給される信号のパターンに対応する出力振
幅の情報が記憶された振幅記憶部を有し、該振幅記憶部
から読み出される出力振幅の情報を前記簡易型ディジタ
ルフィルタの出力とすることを特徴としている。
記載の振幅検出回路において、前記簡易型ディジタルフ
ィルタは、供給される信号のパターンに対応する出力振
幅の情報が記憶された振幅記憶部を有し、該振幅記憶部
から読み出される出力振幅の情報を前記簡易型ディジタ
ルフィルタの出力とすることを特徴としている。
【００１５】請求項５記載の振幅検出回路は、請求項１
記載の振幅検出回路において、前記簡易型ディジタルフ
ィルタは、所定値以上の出力振幅を発生させる信号のパ
ターンであるピーク発生パターンが記憶されたピーク発
生パターン記憶部を有し、供給される信号のパターンが
前記ピーク発生パターンと一致した時、前記ピーク発生
パターン記憶部からピーク検出信号が出力されることを
特徴としている。
記載の振幅検出回路において、前記簡易型ディジタルフ
ィルタは、所定値以上の出力振幅を発生させる信号のパ
ターンであるピーク発生パターンが記憶されたピーク発
生パターン記憶部を有し、供給される信号のパターンが
前記ピーク発生パターンと一致した時、前記ピーク発生
パターン記憶部からピーク検出信号が出力されることを
特徴としている。
【００１６】
【発明の実施の形態】まず、図１および図２を参照しな
がら本発明の概要を説明する。通常、非巡回形のディジ
タルフィルタの各タップの係数は、該フィルタにデルタ
関数δ（ｔ）を与えたときに現れるインパルス応答Ｈ
（ｔ）をサンプリングにより離散的に取り出した値Ｈｓ
（ｔ）となっている。一方、タップ数がディジタルフィ
ルタの精度を決めるファクタとなっており、通常、タッ
プ数の多いものが用いられる。しかしながら、例えば、
図１に示すように、実際に用いられるインパルス応答で
は、出力振幅に大きな影響を与えるのは、エネルギーの
集中する部分である、全インパルス応答の数分の１の範
囲であることが多く、図２に示すようにそのインパルス
応答をサンプリングして各タップの係数としている、遅
延器４と乗算器５と加算器６とからなるディジタルフィ
ルタ３では、出力振幅に大きな影響を与える大きな係数
を持つタップは総タップ数の数分の１となることが多
い。本発明は、このことに着目して為されたものであ
り、全インパルス応答のうちエネルギーの集中する部分
に対応する構成を有する簡易型ディジタルフィルタ２
（伝達関数Ｈref（ｚ））からなる振幅検出回路１を提
供するものである（図１参照）。振幅検出回路１（簡易
型ディジタルフィルタ２）は、具体的には図２に示すよ
うに、信号処理用ディジタルフィルタ３の１６個のタッ
プのうち中央の４個のタップのみからなっている。すな
わち、振幅検出回路１は、４個の遅延器７と、該遅延器
７にそれぞれ接続され係数ｈ6〜ｈ9が設定された４個の
乗算器８と、該乗算器８にそれぞれ接続された１個の加
算器９とを有してなっている。振幅検出回路１によれ
ば、信号処理用ディジタルフィルタ３の出力信号の振幅
を近似的に検出することができる。
がら本発明の概要を説明する。通常、非巡回形のディジ
タルフィルタの各タップの係数は、該フィルタにデルタ
関数δ（ｔ）を与えたときに現れるインパルス応答Ｈ
（ｔ）をサンプリングにより離散的に取り出した値Ｈｓ
（ｔ）となっている。一方、タップ数がディジタルフィ
ルタの精度を決めるファクタとなっており、通常、タッ
プ数の多いものが用いられる。しかしながら、例えば、
図１に示すように、実際に用いられるインパルス応答で
は、出力振幅に大きな影響を与えるのは、エネルギーの
集中する部分である、全インパルス応答の数分の１の範
囲であることが多く、図２に示すようにそのインパルス
応答をサンプリングして各タップの係数としている、遅
延器４と乗算器５と加算器６とからなるディジタルフィ
ルタ３では、出力振幅に大きな影響を与える大きな係数
を持つタップは総タップ数の数分の１となることが多
い。本発明は、このことに着目して為されたものであ
り、全インパルス応答のうちエネルギーの集中する部分
に対応する構成を有する簡易型ディジタルフィルタ２
（伝達関数Ｈref（ｚ））からなる振幅検出回路１を提
供するものである（図１参照）。振幅検出回路１（簡易
型ディジタルフィルタ２）は、具体的には図２に示すよ
うに、信号処理用ディジタルフィルタ３の１６個のタッ
プのうち中央の４個のタップのみからなっている。すな
わち、振幅検出回路１は、４個の遅延器７と、該遅延器
７にそれぞれ接続され係数ｈ6〜ｈ9が設定された４個の
乗算器８と、該乗算器８にそれぞれ接続された１個の加
算器９とを有してなっている。振幅検出回路１によれ
ば、信号処理用ディジタルフィルタ３の出力信号の振幅
を近似的に検出することができる。
【００１７】（第１実施形態）図３は、本発明の第１実
施形態に係る振幅検出回路１４を用いて構成された自動
利得制御回路を示すブロック図である。図３において、
入力信号Ｘ（ｋ）が供給される増幅回路１０は、増幅さ
れた入力信号をディジタル信号に変換するＡ／Ｄ変換回
路１１に接続されており、該Ａ／Ｄ変換回路１１は、供
給されたディジタル信号に対して所定のフィルタ処理を
施し出力信号Ｙ（ｋ）として出力するディジタルフィル
タ１２に接続されている。また、Ａ／Ｄ変換回路１１
は、供給されたディジタル信号からディジタルフィルタ
１２の出力信号Ｙ（ｋ）の振幅を近似的に検出する振幅
検出回路１４にも接続されており、該振幅検出回路１４
は、検出された振幅情報に応じて利得制御信号を発生さ
せ増幅回路１０に供給する利得制御回路１３に接続され
ている。すなわち、近似的に検出された出力信号Ｙ
（ｋ）の振幅情報に基づいて発生された利得制御信号
が、増幅回路１０にフィードバックされて、利得の制御
が自動的に行われるようになっている。
施形態に係る振幅検出回路１４を用いて構成された自動
利得制御回路を示すブロック図である。図３において、
入力信号Ｘ（ｋ）が供給される増幅回路１０は、増幅さ
れた入力信号をディジタル信号に変換するＡ／Ｄ変換回
路１１に接続されており、該Ａ／Ｄ変換回路１１は、供
給されたディジタル信号に対して所定のフィルタ処理を
施し出力信号Ｙ（ｋ）として出力するディジタルフィル
タ１２に接続されている。また、Ａ／Ｄ変換回路１１
は、供給されたディジタル信号からディジタルフィルタ
１２の出力信号Ｙ（ｋ）の振幅を近似的に検出する振幅
検出回路１４にも接続されており、該振幅検出回路１４
は、検出された振幅情報に応じて利得制御信号を発生さ
せ増幅回路１０に供給する利得制御回路１３に接続され
ている。すなわち、近似的に検出された出力信号Ｙ
（ｋ）の振幅情報に基づいて発生された利得制御信号
が、増幅回路１０にフィードバックされて、利得の制御
が自動的に行われるようになっている。
【００１８】ディジタルフィルタ１２および振幅検出回
路１４は、具体的には、図４に示すような構成を有して
いる。すなわち、ディジタルフィルタ１２は、タップ数
１６の非巡回形のディジタルフィルタであり、１６個の
遅延器１５と、該遅延器１５にそれぞれ接続され係数ｈ
0〜ｈ15が設定された１６個の乗算器１６と、該乗算器
１６にそれぞれ接続された１個の加算器１７とを有して
なっている。一方、振幅検出回路１４は、ディジタルフ
ィルタ１２の全インパルス応答のうちエネルギーの集中
する部分に対応する構成を有する簡易型ディジタルフィ
ルタからなっている。すなわち、振幅検出回路１４（簡
易型ディジタルフィルタ）は、信号処理用ディジタルフ
ィルタ１２の１６個のタップのうち出力振幅に大きな影
響を与える、絶対値の大きな係数ｈ6〜ｈ9を持つ中央の
４個のタップからなっている。より具体的には、振幅検
出回路１４（簡易型ディジタルフィルタ）は、４個の遅
延器１８と、該遅延器１８にそれぞれ接続され係数ｈ6
〜ｈ9が設定された４個の乗算器１９と、該乗算器１９
にそれぞれ接続された１個の加算器２０とを有してなっ
ている。なお、遅延器１８には、例えばシフトレジスタ
が用いられる。振幅検出回路１４によれば、信号処理用
ディジタルフィルタ１２の出力信号Ｙ（ｋ）の振幅を近
似的に検出することができる。
路１４は、具体的には、図４に示すような構成を有して
いる。すなわち、ディジタルフィルタ１２は、タップ数
１６の非巡回形のディジタルフィルタであり、１６個の
遅延器１５と、該遅延器１５にそれぞれ接続され係数ｈ
0〜ｈ15が設定された１６個の乗算器１６と、該乗算器
１６にそれぞれ接続された１個の加算器１７とを有して
なっている。一方、振幅検出回路１４は、ディジタルフ
ィルタ１２の全インパルス応答のうちエネルギーの集中
する部分に対応する構成を有する簡易型ディジタルフィ
ルタからなっている。すなわち、振幅検出回路１４（簡
易型ディジタルフィルタ）は、信号処理用ディジタルフ
ィルタ１２の１６個のタップのうち出力振幅に大きな影
響を与える、絶対値の大きな係数ｈ6〜ｈ9を持つ中央の
４個のタップからなっている。より具体的には、振幅検
出回路１４（簡易型ディジタルフィルタ）は、４個の遅
延器１８と、該遅延器１８にそれぞれ接続され係数ｈ6
〜ｈ9が設定された４個の乗算器１９と、該乗算器１９
にそれぞれ接続された１個の加算器２０とを有してなっ
ている。なお、遅延器１８には、例えばシフトレジスタ
が用いられる。振幅検出回路１４によれば、信号処理用
ディジタルフィルタ１２の出力信号Ｙ（ｋ）の振幅を近
似的に検出することができる。
【００１９】ここで、振幅検出回路１４（簡易型ディジ
タルフィルタ）を構成するタップは、例えば次のように
選択すればよい。すなわち、信号処理用ディジタルフィ
ルタ１２に出力振幅が最も大きくなる入力信号パターン
を供給した時、該ディジタルフィルタ１２の全タップ
（本実施形態では、１６個）のうち係数の絶対値の最も
大きなタップを中心とした数分の１のタップ（本実施形
態では、４個）を選択する。その際、全タップの係数の
絶対値の総和を基準として、選択したタップの係数の絶
対値の総和が該基準に対して一定割合以上となるように
タップを選択する。このタップの選択方法は、省かれた
タップが出力振幅に最大の影響を与えたとき、最大±
（１−一定割合）×１００％の検出誤差を生じることを
示していて、最大振幅出力時の検出誤差の最大値を規定
した選択方法である。なお、上記一定割合は、要求され
る出力振幅の検出精度に応じて設定される。
タルフィルタ）を構成するタップは、例えば次のように
選択すればよい。すなわち、信号処理用ディジタルフィ
ルタ１２に出力振幅が最も大きくなる入力信号パターン
を供給した時、該ディジタルフィルタ１２の全タップ
（本実施形態では、１６個）のうち係数の絶対値の最も
大きなタップを中心とした数分の１のタップ（本実施形
態では、４個）を選択する。その際、全タップの係数の
絶対値の総和を基準として、選択したタップの係数の絶
対値の総和が該基準に対して一定割合以上となるように
タップを選択する。このタップの選択方法は、省かれた
タップが出力振幅に最大の影響を与えたとき、最大±
（１−一定割合）×１００％の検出誤差を生じることを
示していて、最大振幅出力時の検出誤差の最大値を規定
した選択方法である。なお、上記一定割合は、要求され
る出力振幅の検出精度に応じて設定される。
【００２０】最大振幅出力時の検出誤差の最大値を規定
した上記の方法以外にも、考えられる様々な入力信号パ
ターンをディジタルフィルタ１２に供給し、該ディジタ
ルフィルタ１２の出力振幅に対して、検出誤差の平均が
±一定割合以内に収まるようにタップを選択するように
してもよい。
した上記の方法以外にも、考えられる様々な入力信号パ
ターンをディジタルフィルタ１２に供給し、該ディジタ
ルフィルタ１２の出力振幅に対して、検出誤差の平均が
±一定割合以内に収まるようにタップを選択するように
してもよい。
【００２１】また、自動利得制御回路のように、振幅情
報の出力されるまでの時間が規定されるアプリケーショ
ンでは、許容される処理時間からタップ数を決定するよ
うにしてもよい。
報の出力されるまでの時間が規定されるアプリケーショ
ンでは、許容される処理時間からタップ数を決定するよ
うにしてもよい。
【００２２】また、振幅検出に用いるタップの数は、ア
プリケーションによって異ならせるようにしてもよい。
例えば、ロールオフ率０．２２のルートナイキストフィ
ルタにおいては、係数８ビット、出力１２ビットの４８
タップ構成の信号処理用ディジタルフィルタに対して、
係数８ビット、出力１２ビットの１０タップ構成の簡易
型ディジタルフィルタを用いると、出力振幅を±２０％
の精度で検出することができ、検出時間を約５分の１に
短縮することができる。
プリケーションによって異ならせるようにしてもよい。
例えば、ロールオフ率０．２２のルートナイキストフィ
ルタにおいては、係数８ビット、出力１２ビットの４８
タップ構成の信号処理用ディジタルフィルタに対して、
係数８ビット、出力１２ビットの１０タップ構成の簡易
型ディジタルフィルタを用いると、出力振幅を±２０％
の精度で検出することができ、検出時間を約５分の１に
短縮することができる。
【００２３】次に、本実施形態の自動利得制御回路の動
作について説明する。図３および図４において、入力信
号Ｘ（ｋ）は、増幅回路１０で増幅され、Ａ／Ｄ変換回
路１１でディジタル信号に変換された後、ディジタルフ
ィルタ１２に供給される。ディジタルフィルタ１２で
は、供給されたディジタル信号に所定のフィルタ処理が
施された後、出力信号Ｙ（ｋ）として出力される。ま
た、Ａ／Ｄ変換回路１１からのディジタル信号は、振幅
検出回路１４にも供給され、ディジタルフィルタ１２か
らの出力信号Ｙ（ｋ）の振幅が近似的に検出される。こ
の検出された振幅情報は、利得制御回路１３に供給さ
れ、該振幅情報に応じた利得制御信号が発生される。そ
して、この利得制御信号が増幅回路１０に供給される。
すなわち、近似的に検出された出力信号Ｙ（ｋ）の振幅
情報に基づいて発生された利得制御信号が、増幅回路１
０にフィードバックされて、利得の制御が自動的に行わ
れるようになっている。
作について説明する。図３および図４において、入力信
号Ｘ（ｋ）は、増幅回路１０で増幅され、Ａ／Ｄ変換回
路１１でディジタル信号に変換された後、ディジタルフ
ィルタ１２に供給される。ディジタルフィルタ１２で
は、供給されたディジタル信号に所定のフィルタ処理が
施された後、出力信号Ｙ（ｋ）として出力される。ま
た、Ａ／Ｄ変換回路１１からのディジタル信号は、振幅
検出回路１４にも供給され、ディジタルフィルタ１２か
らの出力信号Ｙ（ｋ）の振幅が近似的に検出される。こ
の検出された振幅情報は、利得制御回路１３に供給さ
れ、該振幅情報に応じた利得制御信号が発生される。そ
して、この利得制御信号が増幅回路１０に供給される。
すなわち、近似的に検出された出力信号Ｙ（ｋ）の振幅
情報に基づいて発生された利得制御信号が、増幅回路１
０にフィードバックされて、利得の制御が自動的に行わ
れるようになっている。
【００２４】このように、本実施形態の自動利得制御回
路では、振幅検出回路１４を、信号処理用ディジタルフ
ィルタ１２の全インパルス応答のうちエネルギーの集中
する部分に対応する構成、すなわち、ディジタルフィル
タ１２の１６個のタップのうち出力振幅に大きな影響を
与える、絶対値の大きな係数ｈ6〜ｈ9を持つ中央の４個
のタップからなる簡易型ディジタルフィルタで構成し、
回路規模の縮小化を図っており、また、この簡易型ディ
ジタルフィルタによってディジタルフィルタ１２の出力
振幅を近似的に検出するようにしているため、振幅検出
に係る処理遅延が小さく、よって、フィードバックの時
定数も小さくなり、高速追従が可能となる。
路では、振幅検出回路１４を、信号処理用ディジタルフ
ィルタ１２の全インパルス応答のうちエネルギーの集中
する部分に対応する構成、すなわち、ディジタルフィル
タ１２の１６個のタップのうち出力振幅に大きな影響を
与える、絶対値の大きな係数ｈ6〜ｈ9を持つ中央の４個
のタップからなる簡易型ディジタルフィルタで構成し、
回路規模の縮小化を図っており、また、この簡易型ディ
ジタルフィルタによってディジタルフィルタ１２の出力
振幅を近似的に検出するようにしているため、振幅検出
に係る処理遅延が小さく、よって、フィードバックの時
定数も小さくなり、高速追従が可能となる。
【００２５】なお、振幅検出回路１４の代わりに、図５
に示すような振幅検出回路１４ａを用いることもでき
る。この振幅検出回路１４ａは、振幅検出回路１４の乗
算器１９と加算器２０を振幅記憶部３０で置き換えたよ
うな構成を有している。すなわち、振幅検出回路１４ａ
は、例えばシフトレジスタからなる４個の遅延器１８
と、該遅延器１８から出力される入力信号のパターンに
対応する出力振幅の情報が記憶された振幅記憶部３０と
を有してなっている。振幅検出回路１４ａによれば、入
力信号のパターンに応じて振幅記憶部３０から出力振幅
の情報が読み出され、信号処理用ディジタルフィルタ１
２の出力信号Ｙ（ｋ）の振幅を近似的に検出することが
できる。
に示すような振幅検出回路１４ａを用いることもでき
る。この振幅検出回路１４ａは、振幅検出回路１４の乗
算器１９と加算器２０を振幅記憶部３０で置き換えたよ
うな構成を有している。すなわち、振幅検出回路１４ａ
は、例えばシフトレジスタからなる４個の遅延器１８
と、該遅延器１８から出力される入力信号のパターンに
対応する出力振幅の情報が記憶された振幅記憶部３０と
を有してなっている。振幅検出回路１４ａによれば、入
力信号のパターンに応じて振幅記憶部３０から出力振幅
の情報が読み出され、信号処理用ディジタルフィルタ１
２の出力信号Ｙ（ｋ）の振幅を近似的に検出することが
できる。
【００２６】ここで、従来のように、例えば１６タップ
構成のディジタルフィルタを想定し、入力ビット数を１
ビットとすると、入力信号のパターンは２の１６乗＝６
５５３６種類となり、振幅記憶部３０に膨大な記憶容量
を有するものが必要となるため、図５に示した回路構成
は実用的ではないが、４タップ構成のディジタルフィル
タに相当する振幅検出回路１４ａの場合には、入力ビッ
ト数を１ビットとすると、入力信号のパターンは２の４
乗＝１６種類となり、振幅記憶部３０は記憶容量の小さ
なもので済むため、図５に示した回路構成は有用であ
る。
構成のディジタルフィルタを想定し、入力ビット数を１
ビットとすると、入力信号のパターンは２の１６乗＝６
５５３６種類となり、振幅記憶部３０に膨大な記憶容量
を有するものが必要となるため、図５に示した回路構成
は実用的ではないが、４タップ構成のディジタルフィル
タに相当する振幅検出回路１４ａの場合には、入力ビッ
ト数を１ビットとすると、入力信号のパターンは２の４
乗＝１６種類となり、振幅記憶部３０は記憶容量の小さ
なもので済むため、図５に示した回路構成は有用であ
る。
【００２７】（第２実施形態）図６は、本発明の第２実
施形態に係る振幅検出回路１１１を用いて構成されたピ
ーク抑圧回路を示すブロック図である。図６において、
入力信号Ｘ（ｋ）が供給され該入力信号を所定時間遅延
させる遅延回路１１３は、該所定時間遅延された入力信
号に対して所定のフィルタ処理を施し出力信号Ｙ（ｋ）
として出力するディジタルフィルタ１１４に接続されて
いる。また、入力信号Ｘ（ｋ）が供給され該入力信号か
らディジタルフィルタ１１４の出力信号Ｙ（ｋ）の振幅
を近似的に検出する振幅検出回路１１１は、検出された
振幅情報に応じてピーク抑圧制御信号を発生させディジ
タルフィルタ１１４に供給するピーク抑圧制御回路１１
２に接続されている。すなわち、近似的に検出された出
力信号Ｙ（ｋ）の振幅情報に基づいて発生されたピーク
抑圧制御信号が、ディジタルフィルタ１１４にフィード
フォワードされて、ピーク抑圧の制御が自動的に行われ
るようになっている。
施形態に係る振幅検出回路１１１を用いて構成されたピ
ーク抑圧回路を示すブロック図である。図６において、
入力信号Ｘ（ｋ）が供給され該入力信号を所定時間遅延
させる遅延回路１１３は、該所定時間遅延された入力信
号に対して所定のフィルタ処理を施し出力信号Ｙ（ｋ）
として出力するディジタルフィルタ１１４に接続されて
いる。また、入力信号Ｘ（ｋ）が供給され該入力信号か
らディジタルフィルタ１１４の出力信号Ｙ（ｋ）の振幅
を近似的に検出する振幅検出回路１１１は、検出された
振幅情報に応じてピーク抑圧制御信号を発生させディジ
タルフィルタ１１４に供給するピーク抑圧制御回路１１
２に接続されている。すなわち、近似的に検出された出
力信号Ｙ（ｋ）の振幅情報に基づいて発生されたピーク
抑圧制御信号が、ディジタルフィルタ１１４にフィード
フォワードされて、ピーク抑圧の制御が自動的に行われ
るようになっている。
【００２８】ディジタルフィルタ１１４、ピーク抑圧制
御回路１１２および振幅検出回路１１１は、具体的に
は、図７に示すような構成を有している。すなわち、デ
ィジタルフィルタ１１４は、タップ数１６の非巡回形の
ディジタルフィルタであり、１６個の遅延器１１５と、
該遅延器１１５にそれぞれ接続され係数ｈ0〜ｈ15が設
定された１６個の乗算器１１６と、ピーク抑圧制御回路
１１２を介して乗算器１１６にそれぞれ接続された１個
の加算器１１７とを有してなっている。また、ピーク抑
圧制御回路１１２は、ディジタルフィルタ１１４の乗算
器１１６と加算器１１７の間にそれぞれ接続された１６
個の乗算器１１８と、後述する振幅検出回路１１１のピ
ーク検出部１２１からのピーク検出信号に応じて乗算器
１１８の係数を切替える係数切替部１１９とを有してな
っている。一方、振幅検出回路１１１は、ディジタルフ
ィルタ１１４の全インパルス応答のうちエネルギーの集
中する部分に対応する構成を有する簡易型ディジタルフ
ィルタ１２０と、該簡易型ディジタルフィルタ１２０に
よって近似的に検出された出力信号Ｙ（ｋ）の振幅が所
定値以上であること（ピークの存在）を検出し、ピーク
検出信号をピーク抑圧制御回路１１２の係数切替部１１
９に供給するピーク検出部１２１とを有してなってい
る。簡易型ディジタルフィルタ１２０は、信号処理用デ
ィジタルフィルタ１１４の１６個のタップのうち出力振
幅に大きな影響を与える、絶対値の大きな係数ｈ6〜ｈ9
を持つ中央の４個のタップからなっている。より具体的
には、簡易型ディジタルフィルタ１２０は、例えばシフ
トレジスタからなる４個の遅延器１２２と、該遅延器１
２２にそれぞれ接続され係数ｈ6〜ｈ9が設定された４個
の乗算器１２３と、該乗算器１２３にそれぞれ接続され
た１個の加算器１２４とを有してなっている。なお、簡
易型ディジタルフィルタ１２０を構成するタップは、前
述した第１実施形態の場合と同様に選択すればよい。
御回路１１２および振幅検出回路１１１は、具体的に
は、図７に示すような構成を有している。すなわち、デ
ィジタルフィルタ１１４は、タップ数１６の非巡回形の
ディジタルフィルタであり、１６個の遅延器１１５と、
該遅延器１１５にそれぞれ接続され係数ｈ0〜ｈ15が設
定された１６個の乗算器１１６と、ピーク抑圧制御回路
１１２を介して乗算器１１６にそれぞれ接続された１個
の加算器１１７とを有してなっている。また、ピーク抑
圧制御回路１１２は、ディジタルフィルタ１１４の乗算
器１１６と加算器１１７の間にそれぞれ接続された１６
個の乗算器１１８と、後述する振幅検出回路１１１のピ
ーク検出部１２１からのピーク検出信号に応じて乗算器
１１８の係数を切替える係数切替部１１９とを有してな
っている。一方、振幅検出回路１１１は、ディジタルフ
ィルタ１１４の全インパルス応答のうちエネルギーの集
中する部分に対応する構成を有する簡易型ディジタルフ
ィルタ１２０と、該簡易型ディジタルフィルタ１２０に
よって近似的に検出された出力信号Ｙ（ｋ）の振幅が所
定値以上であること（ピークの存在）を検出し、ピーク
検出信号をピーク抑圧制御回路１１２の係数切替部１１
９に供給するピーク検出部１２１とを有してなってい
る。簡易型ディジタルフィルタ１２０は、信号処理用デ
ィジタルフィルタ１１４の１６個のタップのうち出力振
幅に大きな影響を与える、絶対値の大きな係数ｈ6〜ｈ9
を持つ中央の４個のタップからなっている。より具体的
には、簡易型ディジタルフィルタ１２０は、例えばシフ
トレジスタからなる４個の遅延器１２２と、該遅延器１
２２にそれぞれ接続され係数ｈ6〜ｈ9が設定された４個
の乗算器１２３と、該乗算器１２３にそれぞれ接続され
た１個の加算器１２４とを有してなっている。なお、簡
易型ディジタルフィルタ１２０を構成するタップは、前
述した第１実施形態の場合と同様に選択すればよい。
【００２９】次に、本実施形態のピーク抑圧回路の動作
について説明する。図７において、入力信号Ｘ（ｋ）
は、遅延回路１１３で所定時間遅延されて、ディジタル
フィルタ１１４に供給される。ディジタルフィルタ１１
４では、供給された遅延入力信号に所定のフィルタ処理
が施された後、出力信号Ｙ（ｋ）として出力される。ま
た、入力信号Ｘ（ｋ）は、振幅検出回路１１１にも供給
され、ディジタルフィルタ１１４からの出力信号Ｙ
（ｋ）の振幅が簡易型ディジタルフィルタ１２０により
近似的に検出される。この振幅が所定値以上であること
（ピークの存在）がピーク検出部１２１により検出され
ると、ピーク検出信号がピーク抑圧制御回路１１２に供
給され、係数切替部１１９により乗算器１１８の係数が
所定値に切替えられ、出力信号Ｙ（ｋ）のピークが自動
的に抑圧されるようになっている。
について説明する。図７において、入力信号Ｘ（ｋ）
は、遅延回路１１３で所定時間遅延されて、ディジタル
フィルタ１１４に供給される。ディジタルフィルタ１１
４では、供給された遅延入力信号に所定のフィルタ処理
が施された後、出力信号Ｙ（ｋ）として出力される。ま
た、入力信号Ｘ（ｋ）は、振幅検出回路１１１にも供給
され、ディジタルフィルタ１１４からの出力信号Ｙ
（ｋ）の振幅が簡易型ディジタルフィルタ１２０により
近似的に検出される。この振幅が所定値以上であること
（ピークの存在）がピーク検出部１２１により検出され
ると、ピーク検出信号がピーク抑圧制御回路１１２に供
給され、係数切替部１１９により乗算器１１８の係数が
所定値に切替えられ、出力信号Ｙ（ｋ）のピークが自動
的に抑圧されるようになっている。
【００３０】このように、本実施形態のピーク抑圧回路
では、振幅検出回路１１１を、信号処理用ディジタルフ
ィルタ１１４の全インパルス応答のうちエネルギーの集
中する部分に対応する構成、すなわち、ディジタルフィ
ルタ１１４の１６個のタップのうち出力振幅に大きな影
響を与える、絶対値の大きな係数ｈ6〜ｈ9を持つ中央の
４個のタップからなる簡易型ディジタルフィルタ１２０
で構成し、回路規模の縮小化を図っており、また、この
簡易型ディジタルフィルタ１２０によってディジタルフ
ィルタ１１４の出力振幅を近似的に検出するようにして
いるため、振幅検出のための処理遅延が小さく、よっ
て、信号処理のための処理遅延も小さくなる。
では、振幅検出回路１１１を、信号処理用ディジタルフ
ィルタ１１４の全インパルス応答のうちエネルギーの集
中する部分に対応する構成、すなわち、ディジタルフィ
ルタ１１４の１６個のタップのうち出力振幅に大きな影
響を与える、絶対値の大きな係数ｈ6〜ｈ9を持つ中央の
４個のタップからなる簡易型ディジタルフィルタ１２０
で構成し、回路規模の縮小化を図っており、また、この
簡易型ディジタルフィルタ１２０によってディジタルフ
ィルタ１１４の出力振幅を近似的に検出するようにして
いるため、振幅検出のための処理遅延が小さく、よっ
て、信号処理のための処理遅延も小さくなる。
【００３１】なお、振幅検出回路１１１の代わりに、図
８に示すような振幅検出回路１１１ａを用いることもで
きる。この振幅検出回路１１１ａは、振幅検出回路１１
１の乗算器１２３と加算器１２４とピーク検出部１２１
をピーク発生パターン記憶部１３０で置き換えたような
構成を有している。すなわち、振幅検出回路１１１ａ
は、例えばシフトレジスタからなる４個の遅延器１２２
と、所定値以上の出力振幅を発生させるパターン（ピー
ク発生パターン）が記憶されたピーク発生パターン記憶
部１３０とを有してなっている。そして、遅延器１２２
から出力された入力信号のパターンが上記ピーク発生パ
ターンと一致した時、ピーク発生パターン記憶部１３０
からピーク検出信号が出力されるようになっている。こ
のように、振幅検出回路１１１ａによれば、入力信号の
パターンとピーク発生パターンとの一致を検出するだけ
でよいため、非常に簡単な回路構成でピークの検出を行
うことができる。
８に示すような振幅検出回路１１１ａを用いることもで
きる。この振幅検出回路１１１ａは、振幅検出回路１１
１の乗算器１２３と加算器１２４とピーク検出部１２１
をピーク発生パターン記憶部１３０で置き換えたような
構成を有している。すなわち、振幅検出回路１１１ａ
は、例えばシフトレジスタからなる４個の遅延器１２２
と、所定値以上の出力振幅を発生させるパターン（ピー
ク発生パターン）が記憶されたピーク発生パターン記憶
部１３０とを有してなっている。そして、遅延器１２２
から出力された入力信号のパターンが上記ピーク発生パ
ターンと一致した時、ピーク発生パターン記憶部１３０
からピーク検出信号が出力されるようになっている。こ
のように、振幅検出回路１１１ａによれば、入力信号の
パターンとピーク発生パターンとの一致を検出するだけ
でよいため、非常に簡単な回路構成でピークの検出を行
うことができる。
【００３２】
【発明の効果】本発明によれば、振幅検出回路を、信号
処理用ディジタルフィルタの全インパルス応答のうちエ
ネルギーの集中する部分に対応する構成、すなわち、該
ディジタルフィルタの全タップのうち出力振幅に大きな
影響を与える、絶対値の大きな係数を持つタップのみか
らなる簡易型ディジタルフィルタで構成しているため、
回路規模の縮小化を図ることができる。また、この簡易
型ディジタルフィルタによって信号処理用ディジタルフ
ィルタの出力振幅を近似的に検出するようにしているた
め、振幅検出に係る処理遅延を小さくすることができ
る。
処理用ディジタルフィルタの全インパルス応答のうちエ
ネルギーの集中する部分に対応する構成、すなわち、該
ディジタルフィルタの全タップのうち出力振幅に大きな
影響を与える、絶対値の大きな係数を持つタップのみか
らなる簡易型ディジタルフィルタで構成しているため、
回路規模の縮小化を図ることができる。また、この簡易
型ディジタルフィルタによって信号処理用ディジタルフ
ィルタの出力振幅を近似的に検出するようにしているた
め、振幅検出に係る処理遅延を小さくすることができ
る。
【図１】本発明の概要を説明するための図である。
【図２】本発明の概要を説明するための図である。
【図３】本発明の第１実施形態に係る振幅検出回路を用
いて構成された自動利得制御回路を示すブロック図であ
る。
いて構成された自動利得制御回路を示すブロック図であ
る。
【図４】図３の自動利得制御回路におけるディジタルフ
ィルタおよび振幅検出回路の具体的な構成を示すブロッ
ク図である。
ィルタおよび振幅検出回路の具体的な構成を示すブロッ
ク図である。
【図５】図３の自動利得制御回路における振幅検出回路
の他の構成例を示すブロック図である。
の他の構成例を示すブロック図である。
【図６】本発明の第２実施形態に係る振幅検出回路を用
いて構成されたピーク抑圧回路を示すブロック図であ
る。
いて構成されたピーク抑圧回路を示すブロック図であ
る。
【図７】図６のピーク抑圧回路におけるディジタルフィ
ルタ、ピーク抑圧制御回路および振幅検出回路の具体的
な構成を示すブロック図である。
ルタ、ピーク抑圧制御回路および振幅検出回路の具体的
な構成を示すブロック図である。
【図８】図６のピーク抑圧回路における振幅検出回路の
他の構成例を示すブロック図である。
他の構成例を示すブロック図である。
【図９】従来の自動利得制御回路の一例を示すブロック
図である。
図である。
【図１０】図９の自動利得制御回路におけるディジタル
フィルタおよび振幅検出回路の具体的な構成を示すブロ
ック図である。
フィルタおよび振幅検出回路の具体的な構成を示すブロ
ック図である。
【図１１】図９の自動利得制御回路におけるディジタル
フィルタのインパルス応答特性の一例を示す図である。
フィルタのインパルス応答特性の一例を示す図である。
【図１２】従来のピーク抑圧回路の一例を示すブロック
図である。
図である。
１，１４，１１１ 振幅検出回路 ３，１２，１１４ 信号処理用ディジタルフィルタ ２，１２０ 簡易型ディジタルフィルタ ３０ 振幅記憶部 １３０ ピーク発生パターン記憶部
Claims (5)
- 【請求項１】 非巡回形の信号処理用ディジタルフィル
タの全インパルス応答のうちエネルギーの集中する部分
に対応する複数のタップを有する簡易型ディジタルフィ
ルタを備えてなり、 前記信号処理用ディジタルフィルタに供給される信号と
同一の信号を前記簡易型ディジタルフィルタに供給し、
前記信号処理用ディジタルフィルタの出力振幅を前記簡
易型ディジタルフィルタの出力として近似的に検出する
ことを特徴とする振幅検出回路。 - 【請求項２】 前記簡易型ディジタルフィルタの複数の
タップとして、前記信号処理用ディジタルフィルタに出
力振幅が最も大きくなる信号を供給した時、前記信号処
理用ディジタルフィルタの全タップのうち係数の絶対値
の最も大きなタップを中心とした複数のタップを選択
し、かつ、全タップの係数の絶対値の総和を基準とし
て、選択したタップの係数の絶対値の総和が該基準に対
して一定割合以上となるようにタップを選択することを
特徴とする請求項１記載の振幅検出回路。 - 【請求項３】 前記一定割合は、要求される出力振幅の
検出精度に応じて設定されることを特徴とする請求項２
記載の振幅検出回路。 - 【請求項４】 前記簡易型ディジタルフィルタは、供給
される信号のパターンに対応する出力振幅の情報が記憶
された振幅記憶部を有し、該振幅記憶部から読み出され
る出力振幅の情報を前記簡易型ディジタルフィルタの出
力とすることを特徴とする請求項１記載の振幅検出回
路。 - 【請求項５】 前記簡易型ディジタルフィルタは、所定
値以上の出力振幅を発生させる信号のパターンであるピ
ーク発生パターンが記憶されたピーク発生パターン記憶
部を有し、供給される信号のパターンが前記ピーク発生
パターンと一致した時、前記ピーク発生パターン記憶部
からピーク検出信号が出力されることを特徴とする請求
項１記載の振幅検出回路。
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| EP01115958A EP1168630A3 (en) | 2000-06-30 | 2001-06-29 | Amplitude detecting circuit |
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|---|---|---|---|
| JP2000198987A JP3434786B2 (ja) | 2000-06-30 | 2000-06-30 | 振幅検出回路 |
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