JP2002009636A

JP2002009636A - ビタビ復号回路

Info

Publication number: JP2002009636A
Application number: JP2000189994A
Authority: JP
Inventors: Shigeru Ono; 茂小野; Haruhiko Matsuzaki; 晴彦松崎
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2000-06-23
Filing date: 2000-06-23
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】回路のレイテンシを増加することなくパスメ
トリックの溢れを防止する。【解決手段】ＡＣＳ回路内に減算回路を設け、主の比
較回路で各パスメトリックが予め定めたしきい値以上で
あったら警告信号を出力し、各ＡＣＳ回路では警告信号
を基にパスメトリックから予め定めた減算値を減じるこ
とにより同じＡＣＳ処理のクロック内で減算処理を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報伝送や情報記
録において用いられる誤り訂正符号の１つである畳み込
み符号を最尤復号するビタビ復号回路に係り、特に回路
のレイテンシを増加することなくパスメトリックの溢れ
を防止できるビタビ復号回路に関するものである。

【０００２】

【従来の技術】従来のこの種のビタビ復号回路について
は、例えば、今井秀樹著、『符号理論』、電子情報通信
学会発行、２８０〜２８９ページに記載されている。

【０００３】図４は、従来のビタビ復号回路の構成例を
示すブロック図である。図４のビタビ復号回路は、入力
端子１１１、１１２、ブランチメトリック回路１２、Ａ
ＣＳ回路４１０１、４１０２、・・・、４１３２、パス
メトリックメモリ１４、比較減算回路４２、パスメモリ
１６、パストレース回路１７、出力端子１８を有する。
図４は、レート１／２、拘束長７の畳み込み符号をビタ
ビ復号するビタビ復号回路の例を示しており、それゆ
え、状態数は６４となり、１つのＡＣＳ回路で２状態の
処理を行うためＡＣＳ回路の個数は３２となっている。
また、図４において、ｂｍ０、ｂｍ１、ｂｍ２、ｂｍ３
はブランチメトリック、ｐｍ００、ｐｍ０１、・・・、
ｐｍ６３はパスメトリック、ｓｖｐ００、ｓｖｐ０１、
・・・、ｓｖｐ６３は生き残りパス情報を表している。

【０００４】入力端子１１１、１１２に信号ｕ，ｖが入
力されると、ブランチメトリック回路１２は、ブランチ
メトリックを計算する。図４の例の場合、レート１／２
であるので、符号パターン００、０１、１０、１１に対
応して４つのブランチメトリックｂｍ０、ｂｍ１、ｂｍ
２、ｂｍ３が計算される。信号ｕ，ｖが軟判定値の場
合、ブランチメトリックは、ｂｍ０＝ｕ＋ｖｂｍ１＝−ｕ＋ｖｂｍ２＝ｕ−ｖｂｍ３＝−ｕ−ｖで計算できる。

【０００５】ＡＣＳ回路４１０１、４１０２、・・・、
４１３２は、それぞれが対応する状態に応じて、４つの
ブランチメトリックの内の２つとパスメトリックメモリ
１４からの２つのパスメトリックを用いて、加算処理、
比較処理、及び選択処理を行い、生き残りパスを求め
る。そして、生き残りパスに対応するパスメトリックと
生き残りパス情報を出力する。各ＡＣＳ回路４１０１、
４１０２、・・・、４１３２で求められたパスメトリッ
クｐｍ００、ｐｍ０１、・・・、ｐｍ６３はパスメトリ
ックメモリ１４に記憶され、一方、生き残りパス情報ｓ
ｖｐ００、ｓｖｐ０１、・・・、ｓｖｐ６３はパスメモ
リ１６に記憶される。パストレース回路１７は、パスメ
モリ１６に記憶されている生き残りパス情報を逆順でト
レースし、ビタビ復号出力として出力端子１８へ出力す
る。

【０００６】パスメトリックは、通常、単調に増加する
ため、パスメトリックメモリ１４はオーバーフローして
しまう可能性がある。比較減算回路４２は、これを防止
するために、パスメトリックメモリ１４の各パスメトリ
ックｐｍ００、ｐｍ０１、・・・、ｐｍ６３の値を予め
定めたしきい値と比較し、この値以上のものがあった
ら、全てのパスメトリック値から予め定めた減算値を減
じる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来のビタビ復号回路においては、パスメトリックメ
モリ１４への書き込みの競合を避けるため、比較減算回
路４２でパスメトリックの減算処理を行った結果をパス
メトリックメモリ１４へ書き込む期間、ＡＣＳ回路４１
０１、４１０２、・・・、４１３２ではパスメトリック
メモリ１４からパスメトリックを読み出すことを休止し
なければならず、それゆえ、ビタビ復号回路を同期型回
路で構成する場合、ビタビ復号回路全体として、比較減
算回路４２の処理のためのクロック期間がＡＣＳ回路４
１０１、４１０２、・・・、４１３２の一連の処理のた
めのクロック期間と別に必要になり、レイテンシを増加
するという問題があった。

【０００８】本発明は、以上の点を考慮してなされたも
のであり、回路のレイテンシを増加することなくパスメ
トリックの溢れを防止できるビタビ復号回路を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、入力信号からブランチメトリックを
計算するブランチメトリック回路と、該ブランチメトリ
ックとパスメトリックを基に加算処理、比較処理、及び
選択処理を行う１つまたは複数のＡＣＳ回路と、パスメ
トリックを記憶するパスメトリックメモリと、前記ＡＣ
Ｓ回路の選択処理の結果としての生き残りパス情報を記
憶するパスメモリとを有するビタビ復号回路において、
前記パスメトリックメモリに記憶された各状態に対する
パスメトリックの内で１つでも予め定めたしきい値以上
であったらその旨を示す警告信号を出力する主の比較回
路を有し、前記ＡＣＳ回路は該警告信号を基に全てのパ
スメトリックから予め定めた減算値を減算するよう構成
した。

【００１０】第２の発明は、第１の発明において、前記
ＡＣＳ回路は、２つのブランチメトリックと２つのパス
メトリックと前記警告信号を入力とし、全ての組み合わ
せで前記ブランチメトリックの１つと前記パスメトリッ
クの１つを加算する第１，第２，第３、第４の加算回路
と、該第１と第２の該加算回路の出力を比較する第１の
比較回路と、前記第３と第４の加算回路の出力を比較す
る第２の比較回路と、前記第１の比較回路の比較結果に
基づき前記第１又は第２の加算回路の出力を選択して第
１の生き残りパス情報として出力する第１の選択回路
と、前記第２の比較回路の比較結果に基づき前記第３又
は第４の加算回路の出力を選択して第２の生き残りパス
情報として出力する第２の選択回路と、前記警告信号に
基づき前記第１の選択回路の選択結果より前記減算値を
減算し第１のパスメトリックとして出力する第１の減算
回路と、前記警告信号に基づき前記第２の選択回路の選
択結果より前記減算値を減算し第２のパスメトリックと
して出力する第２の減算回路とで構成されるようにし
た。

【００１１】第３の発明は、第１の発明において、前記
ＡＣＳ回路は、２つのブランチメトリックと２つのパス
メトリックと前記警告信号を入力とし、該警告信号に基
づき該各々のパスメトリックから前記減算値を各々減算
する第１，第２の減算回路と、全ての組み合わせで前記
ブランチメトリックの１つと前記第１，第２の減算回路
の出力の１つを加算する第１，第２，第３，第４の加算
回路と、前記第１と第２の加算回路の出力を比較する第
１の比較回路と、前記第３と第４の加算回路の出力を比
較する第２の比較回路と、前記第１の比較回路の比較結
果に基づき前記第１又は第２の加算回路の出力を選択し
て第１のパスメトリックとして出力しその選択情報を第
１の生き残りパス情報として出力する第１の選択回路
と、前記第２の比較回路の比較結果に基づき前記第３又
は第４の加算回路の出力を選択して第２のパスメトリッ
クとして出力しその選択情報を第２の生き残りパス情報
として出力する第２の選択回路とで構成されるようにし
た。

【００１２】第４の発明は、第１乃至第３の発明のいず
れか１つにおいて、前記減算値は、ブランチメトリック
の２倍とするようにした。

【００１３】第５の発明は、第１乃至第４の発明のいず
れか１つにおいて、前記主の比較回路で用いるしきい値
を２のべき乗とし、比較処理を対応する１ビットの比較
処理とした。

【００１４】

【発明の実施の形態】図１は、本発明のビタビ復号回路
の実施の形態のブロック図である。このビタビ復号回略
は、ＡＣＳ回路１３０１、１３０２、・・・、１３３
２、比較回路（主の比較回路）１５を有する。図４と同
じ構成要素には、同じ参照符号を付している。図１も図
４と同様にレート１／２、拘束長７の畳み込み符号をビ
タビ復号するビタビ復号回路の例を示しており、それゆ
え、状態数は６４となり、１つのＡＣＳ回路で２状態の
処理を行うためＡＣＳ回路の個数は３２となっている。

【００１５】図２は、ＡＣＳ回路１３０１、１３０２、
・・・、１３３２の各々の第１の構成例を示すブロック
図である。各ＡＣＳ回路は、ブランチメトリック入力端
子２１１、２１２、パスメトリック入力端子２２１、２
２２、警告信号入力端子２３、加算回路２４１、２４
２、２４３、２４４、比較回路２５１、２５２、選択回
路２６１、２６２、減算回路２７１、２７２、パスメト
リック出力端子２８１、２８２、生き残りパス情報出力
端子２９１、２９２を有する。

【００１６】入力端子１１１、１１２に信号ｕ，ｖが入
力されると、ブランチメトリック回路１２は、ブランチ
メトリックを計算する。図１も図４と同様にレート１／
２であるので、符号パターン００、０１、１０、１１に
対応して４つのブランチメトリックｂｍ０、ｂｍ１、ｂ
ｍ２、ｂｍ３が計算される。信号ｕ，ｖが軟判定値の場
合、ブランチメトリックは、ｂｍ０＝ｕ＋ｖｂｍ１＝−ｕ＋ｖｂｍ２＝ｕ−ｖｂｍ３＝−ｕ−ｖで計算できる。

【００１７】ＡＣＳ回路１３０１、１３０２、・・・、
１３３２は、それぞれが対応する状態に応じて、４つの
ブランチメトリックの内の２つとパスメトリックメモリ
１４からの２つのパスメトリックを用いて、加算処理、
比較処理、及び選択処理により生き残りパスを求め、生
き残りパスに対応するパスメトリックと生き残りパス情
報を出力する。また、比較回路１５からの警告信号がパ
スメトリックメモリ１４のオーバーフローが近いことを
警告していたら、パスメトリックの減算処理を行う。

【００１８】図２により、各ＡＣＳ回路の動作を、更に
詳しく説明する。４つの加算回路２４１、２４２、２４
３、２４４へは、ブランチメトリック入力端子２１１、
２１２の一方からのブランチメトリックとパスメトリッ
ク入力端子２２１、２２２の一方からのパスメトリック
が入力される。これらの組み合わせは４通りあり、図２
に示すように、それぞれ別の組み合わせで入力されてい
る。図２の組み合わせにおいて、上の２つの加算回路２
４１、２４２からの出力は比較回路２５１で比較され、
大きい方の値が選択回路２６１で選択されて減算回路２
７１に入力される。

【００１９】一方、加算回路２４１と２４２のどちらの
結果を選択したかという情報が生き残りパス情報とし
て、生き残りパス情報出力端子２９１へ出力される。図
２の場合、生き残りパス情報は、加算回路２４１の出力
を選択したら‘０’、そうでなかったら‘１’となる。
減算回路２７１では、警告信号入力端子２３からの警告
信号がパスメトリックメモリ１４のオーバーフローが近
いことを警告していたら、予め定めた減算値を減算し、
結果をパスメトリック出力端子２８１より出力する。加
算回路２４３、２４４からの信号についても同様であ
り、比較回路２５２で比較処理が行われ、選択回路２６
２での選択処理に基づいて、生き残りパス情報が生き残
りパス出力端子２９２へ出力されると共に、選択された
値が減算回路２７２で必要に応じて減算処理をされて、
パスメトリック出力端子２８２へ出力される。

【００２０】各ＡＣＳ回路１３０１、１３０２、・・
・、１３３２のパスメトリック出力端子２８１、２８２
からのパスメトリックｐｍ００、ｐｍ０１、・・・、ｐ
ｍ６３は、パスメトリックメモリ１４に記憶され、一
方、生き残りパス出力端子２９１、２９２からの生き残
りパス情報ｓｖｐ００、ｓｖｐ０１、・・・、ｓｖｐ６
３はパスメモリ１６に記憶される。パストレース回路１
７は、パスメモリ１６に記憶されている生き残りパス情
報を逆順でトレースし、ビタビ復号出力として出力端子
１８へ出力する。比較回路１５は、パスメトリックメモ
リ１４の各パスメトリック値ｐｍ００、ｐｍ０１、・・
・、ｐｍ６３を予め定めたしきい値と比較し、この値以
上のものがあったら、パスメトリックメモリ１４のオー
バーフローが近いことを示す警告信号を出力する。

【００２１】図３は、ＡＣＳ回路１３０１、１３０２、
・・・、１３３２の各々の第２の構成例を示すブロック
図である。図２と同じ構成要素には、同じ参照符号を付
している。図２では、減算回路２７１、２７２を、それ
ぞれ選択回路２６１、２６２の後ろに置き、選択処理後
のパスメトリックから減算値の減算を行っていた。これ
に対して、図３では、減算回路２７１、２７２に、それ
ぞれパスメトリック入力端子２２１、２２２を接続し、
警告信号入力端子２３からの警告信号に従ってまず減算
値の減算を行い、その結果を改めてパスメトリックとし
て加算回路２４１、２４２、２４３、２４４へ供給す
る。このような構成にすることで、小さいパスメトリッ
ク値は生き残りパスに影響を与えないので切り捨てるこ
とができるため、加算回路２４１、２４２、２４３、２
４４以降で扱う信号のダイナミックレンジを抑え、ビッ
ト数を削減できる可能性がある。

【００２２】ここで、比較回路１５で用いるしきい値と
ＡＣＳ回路１３０１、１３０２、・・・、１３３２内の
減算回路２７１、２７２で用いる減算値について考察す
る。あるクロックでＡＣＳ回路１３０１、１３０２、・
・・、１３３２から出力されたパスメトリックｐｍ０
０、ｐｍ０１、・・・、ｐｍ６３をパスメトリックメモ
リ１４に記憶すると、比較回路１５は次のクロックでこ
れを読み出してしきい値と比較し、警告信号を出力す
る。このとき、ＡＣＳ回路１３０１、１３０２、・・
・、１３３２は次のパスメトリックｐｍ００、ｐｍ０
１、・・・、ｐｍ６３を出力する。そして、比較回路１
５からの警告信号に従って、ＡＣＳ回路１３０１、１３
０２、・・・、１３３２で減算値の減算が行われるの
は、更に次のクロックとなり、このときにもＡＣＳ回路
１３０１、１３０２、・・・、１３３２内の加算回路２
４１、２４２、２４３、２４４でブランチメトリックと
の加算が行われていることを考慮すると、結局、パスメ
トリックのオーバーフローの可能性を検出してから実際
の減算処理が行われるまでに２クロックの遅れを生じて
いることが分る。

【００２３】したがって、警告信号は、ブランチメトリ
ック２回の加算余裕をもって発生されなければならな
い。例えば、入力端子１１１、１１２への入力信号が４
ビットの場合、ブランチメトリックの最大値は１４とな
り、この加算余裕は２８となる。また、減算値も、２８
以上にしなければならないことが分る。一方、しきい値
は２のべき乗にすれば、比較回路１５ではしきい値に対
応する１ビットの比較だけですむため都合が良い。この
例の場合、しきい値と減算値共に３２とすれば、パスメ
トリックメモリ１４のビット幅を６ビットにすることが
できる。

【００２４】以上、ビタビ復号回路の実施の形態につい
て説明したが、本発明は、上述したような実施の形態に
限定されるものではなく、他にも、本発明の主旨を逸脱
しない範囲で、様々な変形実施可能であることは勿論で
ある。

【００２５】

【発明の効果】以上詳細に説明したように、本発明に
よれば、ＡＣＳ回路内に減算回路を設け、主の比較回路
で各パスメトリックが予め定めたしきい値以上であった
ら警告信号を出力し、各ＡＣＳ回路では警告信号を基に
パスメトリックから予め定めた減算値を減じることによ
り同じＡＣＳ処理のクロック内で減算処理を行うため、
回路のレイテンシを増加することなくパスメトリックの
溢れを防止できるビタビ復号回路を実現することができ
る。

【図面の簡単な説明】

【図１】本発明のビタビ復号回路の実施の形態のブロ
ック図である。

【図２】各ＡＣＳ回路の第１の構成例を示すブロック
図である。

【図３】各ＡＣＳ回路の第２の構成例を示すブロック
図である。

【図４】従来のビタビ復号回路の構成例を示すブロッ
ク図である。

【符号の説明】

１１１、１１２：入力端子１２：ブランチメトリック回路１３０１、１３０２、・・・、１３３２：ＡＣＳ回路１４：パスメトリックメモリ１５：比較回路１６：パスメモリ１７：パストレース回路１８：出力端子２１１、２１２：ブランチメトリック入力端子２２１、２２２：パスメトリック入力端子２３：警告信号入力端子２４１、２４２、２４３、２４４：加算回路２５１、２５２：比較回路２６１、２６２：選択回路２７１、２７２：減算回路２８１、２８２：パスメトリック出力端子２９１、２９２：生き残りパス情報出力端子４１０１、４１０２、・・・、４１３２：ＡＣＳ回路４２：比較減算回路ｂｍ０、ｂｍ１、ｂｍ２、ｂｍ３：ブランチメトリックｐｍ００、ｐｍ０１、・・・、ｐｍ６３：パスメトリッ
クｓｖｐ００、ｓｖｐ０１、・・・、ｓｖｐ６３：生き残
りパス情報

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B001 AA10 AC01 AC04 AD04 AD06 AE02 5J065 AA01 AB01 AC02 AC03 AD10 AG05 AH02 AH06 AH09 AH15 AH23

Claims

【特許請求の範囲】

【請求項１】入力信号からブランチメトリックを計算す
るブランチメトリック回路と、該ブランチメトリックと
パスメトリックを基に加算処理、比較処理、及び選択処
理を行う１つまたは複数のＡＣＳ回路と、パスメトリッ
クを記憶するパスメトリックメモリと、前記ＡＣＳ回路
の選択処理の結果としての生き残りパス情報を記憶する
パスメモリとを有するビタビ復号回路において、前記パスメトリックメモリに記憶された各状態に対する
パスメトリックの内で１つでも予め定めたしきい値以上
であったらその旨を示す警告信号を出力する主の比較回
路を有し、前記ＡＣＳ回路は該警告信号を基に全てのパ
スメトリックから予め定めた減算値を減算することを特
徴とするビタビ復号回路。
【請求項２】請求項１において、前記ＡＣＳ回路は、２つのブランチメトリックと２つの
パスメトリックと前記警告信号を入力とし、全ての組み
合わせで前記ブランチメトリックの１つと前記パスメト
リックの１つを加算する第１，第２，第３、第４の加算
回路と、該第１と第２の該加算回路の出力を比較する第
１の比較回路と、前記第３と第４の加算回路の出力を比
較する第２の比較回路と、前記第１の比較回路の比較結
果に基づき前記第１又は第２の加算回路の出力を選択し
て第１の生き残りパス情報として出力する第１の選択回
路と、前記第２の比較回路の比較結果に基づき前記第３
又は第４の加算回路の出力を選択して第２の生き残りパ
ス情報として出力する第２の選択回路と、前記警告信号
に基づき前記第１の選択回路の選択結果より前記減算値
を減算し第１のパスメトリックとして出力する第１の減
算回路と、前記警告信号に基づき前記第２の選択回路の
選択結果より前記減算値を減算し第２のパスメトリック
として出力する第２の減算回路とで構成されることを特
徴とするビタビ復号回路。
【請求項３】請求項１において、前記ＡＣＳ回路は、２つのブランチメトリックと２つの
パスメトリックと前記警告信号を入力とし、該警告信号
に基づき該各々のパスメトリックから前記減算値を各々
減算する第１，第２の減算回路と、全ての組み合わせで
前記ブランチメトリックの１つと前記第１，第２の減算
回路の出力の１つを加算する第１，第２，第３，第４の
加算回路と、前記第１と第２の加算回路の出力を比較す
る第１の比較回路と、前記第３と第４の加算回路の出力
を比較する第２の比較回路と、前記第１の比較回路の比
較結果に基づき前記第１又は第２の加算回路の出力を選
択して第１のパスメトリックとして出力しその選択情報
を第１の生き残りパス情報として出力する第１の選択回
路と、前記第２の比較回路の比較結果に基づき前記第３
又は第４の加算回路の出力を選択して第２のパスメトリ
ックとして出力しその選択情報を第２の生き残りパス情
報として出力する第２の選択回路とで構成されることを
特徴とするビタビ復号回路。
【請求項４】請求項１乃至３のいずれか１つにおいて、前記減算値は、ブランチメトリックの２倍とすることを
特徴とするビタビ復号回路。
【請求項５】請求項１乃至４のいずれか１つにおいて、前記主の比較回路で用いるしきい値を２のべき乗とし、
比較処理を対応する１ビットの比較処理としたことを特
徴とするビタビ復号回路。