JP2000261327A - パスメトリック正規化方法及びビタビ復号器 - Google Patents

Abstract

(57)【要約】 【課題】 ビタビ復号にてパスメトリックのオーバーフ
ローを防止するために行うパスメトリックの正規化を、
簡易な構成にて実現できるようにする。 【解決手段】 内部状態毎にパスメトリックを格納する
ＰＭメモリ１０と、受信符号が入力される毎にＰＭメモ
リ１０に記憶された全てのパスメトリックを更新するＡ
ＣＳ回路２０とを備えたビタビ復号器２に、パスメトリ
ックの最上位ビットを判定ビットとし、ＡＣＳ回路２０
にて更新されたパスメトリックの判定ビットが、全て非
零（即ち‘１’）である場合に、フラグＦＬ＝１に設定
する判定回路３０と、ＦＬ＝１の時に、ＡＣＳ回路２０
に供給するためにＰＭメモリ１０から読み出されたパス
メトリックＰＭ１，ＰＭ２の判定ビットを零クリアする
ビット演算回路４０，５０を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、畳み込み符号を復
号するビタビ復号器、及びその復号の際に求められるパ
スメトリックのオーバーフローを防止するパスメトリッ
ク正規化方法に関する。

【０００２】

【従来の技術】従来より、映像信号や音声信号をデジタ
ル化し、このデジタル信号を処理，伝送する際に重要な
技術として誤り訂正が知られている。この誤り訂正は、
様々な方式が提案されているが、その一つとして、比較
的簡単な構成で高い誤り訂正能力が得られるビタビ復号
が注目されている。

【０００３】このビタビ復号を行う復号器（以下、ビタ
ビ復号器という）は、畳み込み符号の最尤復号法に使用
されるものであり、符号器が生成し得る既知の符号系列
の中から、実際に入力された受信符号系列に最も近い符
号距離（ハミング距離など）を有するもの最尤パスとし
て選択し、この最尤パス（既知の符号系列）から復号デ
ータを得るものである。

【０００４】なお、ビタビ復号においては、符号器の構
成に基づいた有限個の内部状態が定義されており、入力
される符号に応じて決められた状態遷移を繰り返す。但
し、全ての内部状態は、いずれか２つの内部状態の遷移
元となると共に、いずれか２つの内部状態の遷移先とな
っている。

【０００５】そして、ある状態から他の状態に遷移する
経路をブランチ、状態遷移に従ってブランチを連結した
ものをパスと呼ぶ。更に、あるブランチについて、その
ブランチに対応する状態遷移が行われた時に生成される
べき既知の符号と、実際に入力された受信符号との符号
距離をブランチメトリック、パスを構成する全てのブラ
ンチのブランチメトリックを積算したものをパスメトリ
ックと呼ぶ。

【０００６】ここで、図８に、特開平７−６６７３５号
公報に記載されたビタビ復号器の主要部の構成を示す。
図８に示すように、ビタビ復号器１０２は、内部状態毎
に該内部状態に到る選択された唯一のパスについてのパ
スメトリックを格納するＰＭメモリ１０と、ＰＭメモリ
１０から読み出された同一の内部状態に遷移する一対の
内部状態についての各パスメトリックＰＭ１，ＰＭ２、
及び実際の受信符号に従って予め算出され、前記一対の
内部状態を遷移元とし前記同一の内部状態を遷移先とす
る一対のブランチのブランチメトリックＢＭ１，ＢＭ２
に基づいて、ＡＣＳ（Add Compare Select）計算を実行
するＡＣＳ回路２０とを備えている。

【０００７】なお、ＡＣＳ回路２０は、加算器２２，２
４、比較器２６、セレクタ２８を備えた周知のものであ
り、前記一対の内部状態毎に、それぞれ対応するパスメ
トリックとブランチメトリックと（ＰＭ１とＢＭ１，Ｐ
Ｍ２とＢＭ２）を各加算器２２，２４にて加算し、これ
ら両加算器２２，２４の出力（新たなブランチが追加さ
れたパスのパスメトリック）を比較する比較器２６での
比較結果に基づき、いずれか小さい方をセレクタ２８が
選択し、これを遷移先の内部状態についての新たなパス
メトリックＰＭとして出力するよう構成されている。ま
た、比較器２６での比較結果は、図示しないパス選択部
へ供給され、この比較結果に基づいて選択される唯一の
パスを内部状態毎にパスメモリに記憶するようにされて
いる。

【０００８】そして、ＡＣＳ回路２０での処理（ＡＣＳ
計算）は、受信符号が入力される毎に、全ての内部状態
について繰り返し実行され、最終的に、ＰＭメモリ１０
に格納された全てのパスメトリックＰＭの中で最小のも
のを抽出し、更に、この抽出されたパスメトリックＰＭ
に対応するパスをパスメモリから抽出して、この抽出さ
れたパスを最尤パスとして選択することになる。

【０００９】このように、ＡＣＳ回路２０では、ブラン
チメトリックＢＭｉ（ｉ＝１，２）を累積加算すること
によりパスメトリックＰＭｉを求めており、一方、パス
メトリックＰＭを格納するＰＭメモリの記憶容量、ひい
てはパスメトリックＰＭを表すために割り当てられるデ
ータ幅は有限であるため、記憶容量を十分に確保できな
い場合には、この累積加算に伴うパスメトリックＰＭの
オーバーフローを防止するための処理が必要となる。

【００１０】そこで、上記公報に示されたビタビ復号器
１０２では、一定の時間間隔毎にパスメトリックＰＭの
最小値を検出する最小値検出回路１３０と、この最小値
検出回路１３０にて最小値が検出されると、ＡＣＳ回路
２０によるパスメトリックの更新が一通り行われる間だ
け、更新のためにＰＭメモリ１０から読み出されたパス
メトリックＰＭ１，ＰＭ２を、検出された最小値により
減算する減算器１４０，１５０とを備えている。これに
より、全てのパスメトリックＰＭが、周期的に、同じ値
（検出された最小値）だけ減少し、その結果、累積加算
によるオーバーフローが回避されることになる。以下で
は、このようにパスメトリックＰＭを一律に減少させる
ことをパスメトリックの正規化と呼ぶ。

【００１１】なお、ＡＣＳ計算において、パスメトリッ
クＰＭは大小比較されるに過ぎず、パスメトリック間の
差についての情報さえ保持されていれば、その絶対値は
必要ないため、パスメトリックから一律に同じ値を減じ
ても、ＡＣＳ計算に影響を与えることがないのである。

【００１２】

【発明が解決しようとする課題】しかし、上述したビタ
ビ復号器１０２では、パスメトリックＰＭの正規化を実
現するために、回路規模の大きい減算器１４０，１５０
が必要となるため、装置が大型化してしまうという問題
があった。

【００１３】また、減算器１４０，１５０は、通常、多
数の論理素子にて構成されており、これら多くの論理素
子を経由して演算結果が出力される。このため、ＡＣＳ
回路２０と直列に接続された減算器１４０，１５０は、
ＡＣＳ回路２０に入力されるデータを大きく遅延させ、
ひいては演算のクリティカルパスを長くしてしまうこと
になり、ビタビ復号器全体としての処理の高速化を妨げ
てしまうという問題もあった。

【００１４】本発明は、上記問題点を解決するために、
ビタビ復号にてパスメトリックのオーバーフロー防止す
るために行うパスメトリックの正規化を、簡易な構成に
て実現できるようにすることを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
になされた発明である請求項１に記載のパスメトリック
正規化方法では、パスメトリックを表すために用意され
た固定ビット幅のうち、最上位ビットからｎ（ｎ≧１）
ビットの範囲を判定ビットとし、該判定ビットにて表さ
れる判定値が、全てのパスメトリックについて非零とな
った場合に、全ての前記判定値を、該判定値の最小値で
減じた減算値にて置き換えている。

【００１６】つまり、パスメトリックを表すための固定
ビット幅がｍ（＞ｎ）とすると、パスメトリックが２
^m-n だけ累積される毎に、判定値が１ずつ増加すること
になる。そして、全ての判定値が非零になるとは、全て
のパスメトリックが、２^m-n 以上になることを意味し、
また、判定値の最小値がａ（ａ＝１〜２^n-1 ）であると
すると、判定値を減算値で置き換えるとは、全てのパス
メトリックから一律に、ａ×２^m-n だけ減算したことを
意味する。

【００１７】このように、本発明では、パスメトリック
の正規化（パスメトリックの一律な減算）処理を起動す
るための監視対象、及び正規化処理における減算対象
を、パスメトリック全体（ｍビット）ではなく、ｎ（＜
ｍ）ビットの判定ビットに限定しているため、これらの
処理を行う装置の構成を簡易かつ小型化できる。

【００１８】特に、判定ビットによる判定を繰り返す判
定周期の間に、どのパスメトリックについても、判定値
が２以上増大することのないように、固定ビット幅ｍ及
び判定ビットのビット幅ｎを設定しておけば、判定値の
最小値は必ず１となるため、この場合、判定値の最小値
を抽出する必要がなく、単に全ての判定値が非零である
か否かを判定するだけでよいため、より装置構成を簡易
なものとすることができる。具体的には、判定周期の間
にパスメトリックが最大ｐだけ増大する場合、２^m-n ≧
ｐとなるように、ｍ，ｎを設定すればよい。

【００１９】次に、請求項２記載のビタビ復号器では、
判定手段が、パスメトリックを表すために用意された固
定ビット幅のうち、最上位ビットからｎ（ｎ≧１）ビッ
トの範囲を判定ビットとし、該判定ビットにて表される
判定値が非零であるか否かを判定し、この判定手段にて
全てのパスメトリックについて判定値が非零であると判
定された場合に、正規化手段が、全ての前記判定値を該
判定値の最小値で減じた減算値にて置き換えることによ
りパスメトリックを正規化する。

【００２０】即ち、本発明のビタビ復号器は、請求項１
記載のパスメトリック正規化方法を具体的に実現するも
のであり、従って、請求項１記載の方法を実行した場合
と全く同様の効果を得ることができる。なお、正規化手
段は、請求項３記載のように、受信符号の入力毎に行わ
れるパスメトリックの更新時に、更新前のパスメトリッ
クに対して正規化を行うことが望ましい。

【００２１】即ち、パスメトリックは、一般にメモリに
記憶され、更新する際にメモリから読み出され、更新後
にメモリに書き込まれる。従って、この更新時など、パ
スメトリックがメモリから読み出されている間に、同時
に正規化を行ってしまえば、正規化だけのためにメモリ
へのアクセスをする必要がなくなるため、処理量を軽減
することができるのである。なお、更新後のパスメトリ
ックをメモリに書き込む前に正規化することも考えられ
るが、正規化を行う必要がありと判定された後に、パス
メトリックの更新が行われることになり、その際にオー
バーフローしてしまうおそれがあるため、更新前のパス
メトリックに対して正規化を行う方がより望ましいので
ある。

【００２２】ところで、本発明では、正規化手段にて、
減算値を求める際に、従来装置と同様に減算器を用いて
も、減算対象となる判定ビットのビット幅が小さいた
め、小型に構成できるのであるが、更に、請求項４記載
のように、判定値を表すビットパタンを入力すると、減
算値を表すビットパタンに変換して出力するパタン変換
器を用いて正規化手段を構成してもよい。

【００２３】このようなパタン変換器は、ビット数が少
なければわずかな論理素子の組合せで簡単に実現できる
ため、極めて小型に構成できると共に、通過する論理素
子の数も少なくなるため、当該パタン変換器での遅延も
大幅に減少し、クリティカルパスの増大を最小限に抑え
ることができる。

【００２４】また、請求項５記載のように、判定手段
は、判定ビットとして最上位ビットのみ（ｎ＝１）を用
いるようにすれば、正規化手段は、最上位ビットを０に
することで、前記パスメトリックの正規化を行うことが
でき、正規化手段の構成をより一層簡易化できる。

【００２５】

【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。 ［第１実施例］図１は、本発明が適用されたビタビ復号
器の主要部の構成を表すブロック図である。

【００２６】本実施例のビタビ復号器２は、上述した従
来のビタビ復号器１０２とは、一部構成が異なるだけで
あるため、同じ構成部分には同一符号を付して説明を省
略し、構成の相違する部分を中心に説明する。なお、本
実施例において、パスメトリックはｍビットの固定ビッ
ト長にて表され、パスメトリックの最下位ビット（ＬＳ
Ｂ）をＰＭ［０］、最上位ビット（ＭＳＢ）をＰＭ［ｍ
−１］、全ビットをＰＭ［ｍ−１：０］にて標記するも
のとする。また、ビタビ復号器２は、拘束長Ｋの畳み込
み符号を復号し、そのためにｒ（＝２^K-1 ）個の内部状
態（状態０〜状態ｒ−１）を有するものとする。

【００２７】本実施例のビタビ復号器２は、図１に示す
ように、従来装置と同様に、ＰＭメモリ１０，ＡＣＳ回
路２０を備えていると共に、最小値検出回路１３０の代
わりに判定回路３０を、減算器１４０，１５０の代わり
にビット演算回路４０，５０を備えている。

【００２８】このうち、判定回路３０は、ＡＣＳ回路２
０から供給されるパスメトリックの最上位ビットＰＭ
［ｍ−１］（以下、判定ビットとも呼ぶ）が、全て非零
（即ち‘１’）であるか否かを判定するものであり、図
２に示すように、ＡＣＳ回路２０から供給される判定ビ
ットＰＭ［ｍ−１］及び過去の判定結果を表す累積情報
ＰＪを入力とする論理積（ＡＮＤ）回路３３と、データ
クロックＤＣＫに従ってＡＮＤ回路３３の出力をラッチ
するフリップフロップ（ＦＦ）回路３５と、ＦＦ回路３
５の出力ＬＴ及びハイ（Ｈ）レベル（＝‘１’）に設定
された初期情報ＩＮＩのいずれか一方を選択信号ＳＥＬ
に従って選択し、これを累積情報ＰＪとしてＡＮＤ回路
３３に供給するセレクタ３１と、シンボルクロックＳＣ
Ｋに従ってＡＮＤ回路３３の出力をラッチし、これを当
該判定回路３０の判定結果を表すフラグＦＬとして出力
するＦＦ回路３７とを備えている。

【００２９】なお、データクロックＤＣＫ，シンボルク
ロックＳＣＫ，選択信号ＳＥＬは、ビタビ復号器２全体
の動作を制御するために別途設けられたタイミング生成
部にて生成される。このうち、データクロックＤＣＫ
は、ＡＣＳ回路２０がパスメトリック（判定ビット）を
出力するタイミング、即ちＡＣＳ回路２０が一つの内部
状態についてのＡＣＳ処理を行うために割り当てられた
期間（以下、データサイクルという）の開始／終了タイ
ミングを表す。また、シンボルクロックＳＣＫは、ビタ
ビ復号器２に入力された一つの受信符号に対し、全て
（ｒ個）の内部状態について一通りＡＣＳ処理を行うた
めに割り当てられた期間（以下、シンボルサイクルとい
う）の開始／終了タイミングを表す。更に、選択信号Ｓ
ＥＬは、シンボルサイクルの開始時にデータサイクル１
周期分の期間だけ初期情報ＩＮＩ側を選択（ＳＥＬ＝
１）し、それ以外の期間は、ＦＦ回路３５の出力ＬＴ側
を選択（ＳＥＬ＝０）するようにされている。（図４参
照） このように構成された判定回路３０では、シンボルサイ
クルの開始後、最初のデータサイクルでは、セレクタ３
１により、初期情報ＩＮＩが累積情報ＰＪとして供給さ
れるため、ＡＮＤ回路３３の出力ＬＴは、ＡＣＳ回路２
０から入力される判定値ＰＭ［ｍ−１］に応じて、ＰＭ
［ｍ−１］＝１の場合にハイ（Ｈ）レベル（ＬＴ＝
１）、ＰＭ［ｍ−１］＝０の場合にロウ（Ｌ）レベル
（ＬＴ＝０）となり、これがデータクロックＤＣＫのタ
イミングでＦＦ回路３５にラッチされる。

【００３０】そして、２回目のデータサイクル以降は、
セレクタ３１により、ＦＦ回路３５の出力ＬＴが累積情
報ＰＪとして供給されるため、ＡＮＤ回路３３の出力
は、この累積情報ＰＪに基づき、ＰＪ＝０（Ｌレベル）
であれば、判定値ＰＭ［ｍ−１］に関わらず常にＬレベ
ルとなり、一方、ＰＪ＝１（Ｈレベル）であれば、判定
値ＰＭ［ｍ−１］に応じて、ＰＭ［ｍ−１］＝１の場合
にＨレベル、ＰＭ［ｍ−１］＝０の場合にＬレベルとな
り、これが最初のデータサイクルと同様に、データクロ
ックＤＣＫのタイミングでＦＦ回路３５にラッチされ、
次のデータサイクルでの累積情報ＰＪとなる。

【００３１】以後同様の処理が繰り返され、最後のデー
タサイクルの終了時に、ＡＮＤ回路３３の出力が、シン
ボルクロックＳＣＫのタイミングでＦＦ回路３７にラッ
チされ、これがフラグＦＬとなる。つまり、ＡＣＳ回路
２０から供給される判定値ＰＭ［ｍ−１］が、最初のデ
ータサイクルから連続してＰＭ［ｍ−１］＝１である間
は、ＡＮＤ回路３３の出力、ひいては累積情報ＰＪがＨ
レベル（ＰＪ＝１）に保持され、１度でもＰＭ［ｍ−
１］＝０が現れると、ＡＮＤ回路３３の出力及び累積情
報ＰＪがＬレベル（ＰＪ＝０）となってしまうため、以
後、判定値ＰＭ［ｍ−１］に関わらず、ＡＮＤ回路３３
の出力及び累積情報ＰＪはＬレベルに保持される。

【００３２】従って、図４に示すシンボルサイクルＡの
ように判定値ＰＭ［ｍ−１］＝０となるデータサイクル
が一つでもあれば、次のシンボルサイクルＢの間、判定
結果を表すフラグＦＬはＬレベル（ＦＬ＝０）となり、
また、シンボルサイクルＢのように全てのデータサイク
ルで判定値ＰＭ［ｍ−１］＝１であれば、次のシンボル
サイクルＣの間、フラグＦＬはＨレベル（ＦＬ＝１）と
なる。

【００３３】次に、ビット演算回路４０，５０は、いず
れも全く同様に構成されているので、ここでは、一方の
ビット演算回路４０についてのみ説明する。図３に示す
ように、ビット演算回路４０は、ＰＭメモリ１０から読
み出したパスメトリックＰＭ１［ｍ−１：０］のうち最
上位ビット（即ち判定ビット）ＰＭ１［ｍ−１］及び判
定回路３０からのフラグＦＬを入力とし、ＰＭ１［ｍ−
１］＝１且つＦＬ＝０の場合のみＨレベルを出力する論
理回路４１を備えている。

【００３４】このように構成されたビット演算回路４０
では、最上位ビットＰＭ１［ｍ−１］以外の各ビットＰ
Ｍ１［０］〜ＰＭ１［ｍ−２］は、フラグＦＬの値に関
わらず素通りし、最上位ビット（判定ビット）ＰＭ１
［ｍ−１］は、フラグＦＬの値に応じて、ＦＬ＝０の場
合には、図４のシンボルサイクルＡ，Ｂに示すように素
通りし、ＦＬ＝１の場合には、シンボルサイクルＣに示
すようにＰＭ１［ｍ−１］＝０となる。

【００３５】つまり、ビット演算回路４０から出力され
る演算後のパスメトリックＰＭ１’［ｍ−１：０］は、
パスメトリックの全ビットＰＭ１［ｍ−１：０］がビッ
ト演算回路４０を素通りするフラグＦＬ＝０の場合には
（１ａ）式にて表され、一方、パスメトリックが正規化
（判定ビットＰＭ１［ｍ−１］がリセット）されるフラ
グＦＬ＝１の場合には（１ｂ）式にて表されることにな
る。

【００３６】 ＰＭ１’［ｍ−１：０］ ＝ＰＭ１［ｍ−１：０］ （ＦＬ＝０の場合） （１ａ） ＝ＰＭ１［ｍ−１：０］−２^m-1 （ＦＬ＝１の場合） （１ｂ） なお、ビタビ復号器２では、ＡＣＳ回路２０の比較器２
６の出力は、パス記憶部（図示せず）にも供給され、パ
ス記憶部では、パスメトリックに対応して、内部状態毎
に選択された唯一のパスをパスメモリに記憶すると共
に、シンボルサイクル毎にパスの更新を行う。

【００３７】以下、ビタビ復号器２は、シンボルサイク
ル毎に、上述した処理を繰り返し、予め決められた数だ
け受信符号を処理すると、ＰＭメモリ１０に最終的に記
憶された全てのパスメトリックの中から最小のものを選
択し、このパスメトリックに対応するパスをパスメモリ
から読み出して、この読み出されたパス（最尤パス）に
基づいて、復号データを生成する。

【００３８】以上説明したように、本実施例のビタビ復
号器２においては、ＡＣＳ回路２０から出力されるパス
メトリックの最上位ビットＰＭ［ｍ−１］を判定ビット
とし、全ての内部状態についてパスメトリックの判定ビ
ットがＰＭ［ｍ−１］＝１である場合、即ち全てのパス
メトリックＰＭが２^m-1 を越える値になっている場合
に、次のシンボルサイクルで、ＡＣＳ計算のためにＰＭ
メモリ１０から読み出されたパスメトリックＰＭ１，Ｐ
Ｍ２に対して正規化（全てのパスメトリックの値を一律
に２^m-1 だけ減算）を行っている。

【００３９】従って、本実施例のビタビ復号器２によれ
ば、ブランチメトリックＢＭが累積加算されることによ
るパスメトリックＰＭのオーバーフローを確実に防止す
ることができる。また、本実施例のビタビ復号器２によ
れば、パスメトリックの正規化を、ＡＣＳ計算を行う時
に同時に行っており、正規化のためだけにＰＭメモリ１
０へのアクセスを行うことがないため、処理量を軽減す
ることができる。

【００４０】更に、本実施例では、正規化を行うか否か
を判定するために、１ビットの判定ビットのみを監視
し、また、この判定ビットのみを正規化の処理対象とし
ているため、判定回路３０及びビット演算回路４０，５
０を極めて単純な構成とすることができ、装置の小型化
を図ることができる。これと共に、ＡＣＳ回路２０と直
列接続されたビット演算回路４０，５０による遅延は、
従来装置に設けられた減算器１４０，１５０と比較して
極めて小さなものとなるため、当該ビタビ復号器２の処
理におけるクリティカルパスの増大を最小限に抑えるこ
とができる。 ［第２実施例］次に、第２実施例について説明する。

【００４１】本実施例のビタビ復号器は、第１実施例の
ものとは、判定回路３０及びビット演算回路４０，５０
の構成が一部異なる以外は、全く同様に構成されている
ため、この相違する部分を中心に説明する。なお、本実
施例では、パスメトリックの上位２ビットＰＭ［ｍ−
１］，Ｐ［ｍ−２］が判定ビットとされている。

【００４２】そして、判定回路３０ａは、図５（ａ）に
示すように、ＡＮＤ回路３３の判定ビット入力用の端子
に、両判定ビットＰＭ［ｍ−１］，ＰＭ［ｍ−２］を入
力とする論理和（ＯＲ）回路３９が接続されている以外
は、第１実施例の判定回路３０と全く同様に構成されて
いる。

【００４３】このように構成された判定回路３０ａで
は、図５（ｂ）に示すように、判定ビットにて表される
判定値（ＰＭ［ｍ−１］，ＰＭ［ｍ−２］）が、いずれ
も非零、即ち（０１），（１０），（１１）のいずれか
であれば、ＡＮＤ回路３３の出力、ひいては累積情報Ｐ
ＪがＨレベル（ＰＪ＝１）となり、１度でも判定値が零
（００）となるものが現れると、ＡＮＤ回路３３の出力
及び累積情報ＰＪがＬレベル（ＰＪ＝０）となってしま
うため、以後、判定値（ＰＭ［ｍ−１］，ＰＭ［ｍ−
２］）に関わらず、ＡＮＤ回路３３の出力及び累積情報
ＰＪはＬレベルに保持される。

【００４４】従って、図７に示すシンボルサイクルＤの
ように判定値が（００）となるデータサイクルが一つで
もあれば、次のシンボルサイクルＥの間、判定結果を表
すフラグＦＬはＬレベル（ＦＬ＝０）となり、また、シ
ンボルサイクルＥのように全てのデータサイクルで判定
値が（０１），（１０），（１１）のいずれかであれ
ば、次のシンボルサイクルＦの間、フラグＦＬはＨレベ
ル（ＦＬ＝１）となる。即ち、全てのパスメトリック
が、２^m-2 以上になった場合に、フラグＦＬ＝１とな
る。

【００４５】一方、ビット演算回路４０ａは、図６
（ａ）に示すように、第１実施例と同様の論理回路４１
に加えて、下位判定ビットＰＭ１［ｍ−２］及びフラグ
ＦＬを入力とする排他的論理和（ＸＯＲ）回路４７と、
両判定ビットＰＭ１［ｍ−１］，ＰＭ１［ｍ−２］及び
フラグＦＬを入力とするＡＮＤ回路４３と、論理回路４
１及びＡＮＤ回路４３の出力を入力とするＯＲ回路４５
とを備えており、ＯＲ回路４５及びＸＯＲ回路４７の出
力を、それぞれビット演算後の判定ビットＰＭ１’［ｍ
−１］，ＰＭ１’［ｍ−２］として出力するように構成
されている。

【００４６】このように構成されたビット演算回路４０
ａは、図６（ｂ）に示すように、フラグＦＬ＝０であれ
ば素通りさせ（図７のシンボルサイクルＤ，Ｅ参照）、
フラグＦＬ＝１であれば、判定ビットにより示されるパ
タンを、（０１）→（００），（１０）→（０１），
（１１）→（１０）に変換したパタンを出力する（図７
のシンボルサイクルＦ参照）。但し、フラグＦＬ＝１且
つ判定値（００）は、あり得ないため未定義とする。

【００４７】つまり、ビット演算回路４０ａから出力さ
れる演算後のパスメトリックＰＭ１’［ｍ−１：０］
は、パスメトリックの全ビットＰＭ１［ｍ−１：０］が
ビット演算回路４０ａを素通りするフラグＦＬ＝０の場
合には（２ａ）式にて表され、一方、パスメトリックが
正規化（判定ビットがパタン変換）されるフラグＦＬ＝
１の場合には、パタン変換により、判定ビットにて表わ
される２進数の判定値が１（パスメトリックとして見れ
ば２^m-2 ）だけ減算されることに相当するため（２ｂ）
式にて表されることになる。

【００４８】 ＰＭ１’［ｍ−１：０］ ＝ＰＭ１［ｍ−１：０］ （ＦＬ＝０の場合） （２ａ） ＝ＰＭ１［ｍ−１：０］−２^m-2 （ＦＬ＝１の場合） （２ｂ） 以上説明したように、本実施例においては、ＡＣＳ回路
２０から出力されるパスメトリックの上位２ビットＰＭ
［ｍ−１］，ＰＭ［ｍ−２］を判定ビットとし、全ての
内部状態について、パスメトリックの判定ビットにて表
される判定値が、非零である場合、即ち全てのパスメト
リックＰＭが２^m-2 以上の値になっている場合に、次の
シンボルサイクルで、ＡＣＳ計算のためにＰＭメモリ１
０から読み出されたパスメトリックＰＭ１，ＰＭ２に対
して正規化（全てのパスメトリックの値を一律に２^m-2
だけ減算）を行っている。

【００４９】従って、本実施例によれば、第１実施例と
同様に、パスメトリックのオーバーフローを確実に防止
できると共に、正規化の際の処理量を軽減できる。ま
た、本実施例では、パスメトリックの上位２ビットを判
定ビットとしたことにより、ＡＣＳ計算により生じる各
パスメトリックＰＭ間のばらつきの許容範囲が、第１実
施例の場合（２^m-1 ）に比べて１．５倍となるため、内
部状態数が多かったりブランチメトリックＢＭの最大値
が大きい等の原因により、パスメトリックのばらつきが
大きくなるような場合に好適に用いることができる。

【００５０】更に、本実施例では、ビット演算回路４０
ａを、４個の論理素子を組み合わせて構成したパタン変
換器により実現しており、回路規模の大きい減算器をも
用いていないため小型に構成できるだけでなく、信号が
通過すべき論理素子の数が少ないためビット演算回路４
０ａでの遅延も小さく、従って、ビット演算回路４０ａ
を挿入したことによるビタビ復号の処理におけるクリテ
ィカルパスの増大を、最小限に抑えることができる。

【００５１】なお、本実施例では、ビット演算回路４０
ａをパタン変換器により実現しているが、減算器により
実現してもよい。この場合、本実施例では、減算の処理
対象となるのが２ビットの判定ビットだけであるため、
減算器の回路規模が大きいといっても、従来装置のよう
にパスメトリックの全ビットを処理対象とする場合と比
較すれば十分に小さく構成できる。

【図面の簡単な説明】

【図１】 本実施例のビタビ復号器の主要部の構成を表
すブロック図である。

【図２】 判定回路の詳細構成を表す回路図である。

【図３】 ビット演算回路の詳細構成を表す回路図であ
る。

【図４】 ビタビ復号器の主要部の動作を表すタイミン
グ図である。

【図５】 第２実施例における判定回路の詳細構成を表
す回路図である。

【図６】 第２実施例におけるビット演算回路の詳細構
成を表すブロック図である。

【図７】 第２実施例におけるビタビ復号器の主要部の
動作を表すタイミング図である。

【図８】 従来のビタビ復号器の主要部の構成を表すブ
ロック図である。

【符号の説明】

２…ビタビ復号器 １０…パスメトリック（ＰＭ）メ
モリ ２０…ＡＣＳ回路 ２２，２４…加算器 ２６…比
較器 ２８…セレクタ ３０，３０ａ…判定回路 ３１…
セレクタ ３３，４３…論理積（ＡＮＤ）回路 ３９，４５…論
理和（ＯＲ）回路 ３５，３７…フリップフロップ（ＦＦ）回路 ４１…
論理回路 ４０，５０，４０ａ…ビット演算回路 ４７…排他的
論理和（ＸＯＲ）回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ビタビ復号に用いられ、生起し得る既知
   の符号系列と実際に入力された受信符号系列との符号距
   離を表すパスメトリックのオーバーフローを防止するパ
   スメトリック正規化方法であって、 前記パスメトリックを表すために用意された固定ビット
   幅のうち、最上位ビットからｎ（ｎ≧１）ビットの範囲
   を判定ビットとし、該判定ビットにて表される判定値
   が、全てのパスメトリックについて非零となった場合
   に、全ての前記判定値を、該判定値の中の最小値で減じ
   た減算値にて置き換えることを特徴とするパスメトリッ
   ク正規化方法。
2. 【請求項２】 生起し得る既知の符号系列と実際に入力
   された受信符号系列との符号距離を表すパスメトリック
   を、前記受信符号が入力される毎に順次求め、該パスメ
   トリックが最小となる既知の符号系列から復号データを
   得るビタビ復号器において、 前記パスメトリックを表すために用意された固定ビット
   幅のうち、最上位ビットからｎ（ｎ≧１）ビットの範囲
   を判定ビットとし、該判定ビットにて表される判定値が
   非零であるか否かを判定する判定手段と、 該判定手段にて全てのパスメトリックについて前記判定
   値が非零であると判定された場合に、全ての前記判定値
   を該判定値の最小値で減じた減算値にて置き換えること
   により、前記パスメトリックを正規化する正規化手段
   と、 を備えることを特徴とするビタビ復号器。
3. 【請求項３】 前記正規化手段は、前記受信符号の入力
   毎に行われる前記パスメトリックの更新時に、更新前の
   パスメトリックに対して正規化を行うことを特徴とする
   請求項２記載のビタビ復号器。
4. 【請求項４】 前記正規化手段は、前記判定値を表すビ
   ットパタンを入力すると、前記減算値を表すビットパタ
   ンに変換して出力するパタン変換器にて、前記減算値を
   求めることを特徴とする請求項２又は請求項３記載のビ
   タビ復号器。
5. 【請求項５】 前記判定手段は、前記判定ビットとして
   最上位ビットのみ（ｎ＝１）を用い、前記正規化手段
   は、前記最上位ビットを０にすることで、前記パスメト
   リックの正規化を行うことを特徴とする請求項２又は請
   求項３記載のビタビ復号器。