JP2002009328A - 受光素子アレイ及びその製造方法 - Google Patents
受光素子アレイ及びその製造方法Info
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 隣接する受光素子間の短絡事故がない、優れ
た特性の受光素子アレイを提供し、その様な受光素子ア
レイを高歩留まりで製造する方法を提供する。 【解決手段】 透明基板３１に透明電極３２及びｐ型ア
モルファスシリコン層３３を形成する。この上に絶縁体
層４１を堆積して溝４２を形成する。この溝４２に、ｉ
型アモルファスシリコン層３４、ｎ型アモルファスシリ
コン層３５及びｎ側電極３６を順次埋め込んで、受光素
子アレイを形成する。
た特性の受光素子アレイを提供し、その様な受光素子ア
レイを高歩留まりで製造する方法を提供する。 【解決手段】 透明基板３１に透明電極３２及びｐ型ア
モルファスシリコン層３３を形成する。この上に絶縁体
層４１を堆積して溝４２を形成する。この溝４２に、ｉ
型アモルファスシリコン層３４、ｎ型アモルファスシリ
コン層３５及びｎ側電極３６を順次埋め込んで、受光素
子アレイを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、光学式エンコー
ダ等に適用される受光素子アレイとその製造方法に関す
る。
ダ等に適用される受光素子アレイとその製造方法に関す
る。
【０００２】
【従来の技術】小型の光学式エンコーダのセンサヘッド
に、インデックス格子を兼ねた受光素子アレイを用いる
方式がある。受光素子アレイは、スケール格子のピッチ
λに対して、（２ｎ−１）λ／４（但し、ｎは正の整
数）のピッチで４個を１セットとして配列することによ
り、４相の変位出力信号を得ることができる。
に、インデックス格子を兼ねた受光素子アレイを用いる
方式がある。受光素子アレイは、スケール格子のピッチ
λに対して、（２ｎ−１）λ／４（但し、ｎは正の整
数）のピッチで４個を１セットとして配列することによ
り、４相の変位出力信号を得ることができる。
【０００３】この様な受光素子アレイは、単結晶シリコ
ン基板にフォトダイオードを作り込むことで得ることが
できる。しかしこの場合、受光素子配列のピッチが小さ
くなると、基板を介して隣接する受光素子間のクロスト
ークが大きくなる。この様なクロストークのない受光素
子アレイを作るには、アモルファスシリコンを用いたフ
ォトダイオードを、絶縁基板上に互いに分離された状態
で形成することが望ましい。絶縁性基板上に、ｐ型、ｉ
型、ｎ型のアモルファスシリコンを積層した後を、これ
らをエッチングすることにより、ｐｉｎフォトダイオー
ド（ＰＤ）のアレイ（以下、ＰＤアレイ）を得ることが
できる。
ン基板にフォトダイオードを作り込むことで得ることが
できる。しかしこの場合、受光素子配列のピッチが小さ
くなると、基板を介して隣接する受光素子間のクロスト
ークが大きくなる。この様なクロストークのない受光素
子アレイを作るには、アモルファスシリコンを用いたフ
ォトダイオードを、絶縁基板上に互いに分離された状態
で形成することが望ましい。絶縁性基板上に、ｐ型、ｉ
型、ｎ型のアモルファスシリコンを積層した後を、これ
らをエッチングすることにより、ｐｉｎフォトダイオー
ド（ＰＤ）のアレイ（以下、ＰＤアレイ）を得ることが
できる。
【０００４】
【発明が解決しようとする課題】しかし、アモルファス
シリコン層をエッチングしてＰＤアレイを作る方法で
は、例えば各ＰＤの間隔が４μｍ或いはそれ以下の微細
なものになると、アスペクト比が大きくなってエッチン
グ残りが発生し易く、隣接するＰＤ間の短絡が生じる。
また、アモルファスシリコンの微細なエッチングにはプ
ラズマエッチング等のドライエッチングが用いられる
が、このエッチング工程でＰＤにダメージが入り、或い
は側壁から不純物が拡散する等の理由で、良好なＰＤ特
性が得られないことがあり、高歩留まりが得られない。
シリコン層をエッチングしてＰＤアレイを作る方法で
は、例えば各ＰＤの間隔が４μｍ或いはそれ以下の微細
なものになると、アスペクト比が大きくなってエッチン
グ残りが発生し易く、隣接するＰＤ間の短絡が生じる。
また、アモルファスシリコンの微細なエッチングにはプ
ラズマエッチング等のドライエッチングが用いられる
が、このエッチング工程でＰＤにダメージが入り、或い
は側壁から不純物が拡散する等の理由で、良好なＰＤ特
性が得られないことがあり、高歩留まりが得られない。
【０００５】この発明は、隣接する受光素子間の短絡事
故がない、優れた特性の受光素子アレイを提供すること
及び、その様な受光素子アレイを高歩留まりで製造する
方法を提供することを目的としている。
故がない、優れた特性の受光素子アレイを提供すること
及び、その様な受光素子アレイを高歩留まりで製造する
方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る受光素子
アレイは、基板と、この基板上に形成されて素子を埋め
込むための複数の溝が形成された絶縁体層と、この絶縁
体層の各溝に埋め込まれた半導体層により形成された複
数の受光素子と、この複数の受光素子上に層間絶縁膜を
介して形成された出力信号配線とを有することを特徴と
する。
アレイは、基板と、この基板上に形成されて素子を埋め
込むための複数の溝が形成された絶縁体層と、この絶縁
体層の各溝に埋め込まれた半導体層により形成された複
数の受光素子と、この複数の受光素子上に層間絶縁膜を
介して形成された出力信号配線とを有することを特徴と
する。
【０００７】この発明に係る受光素子アレイの製造方法
は、基板上に絶縁体層を形成する工程と、前記絶縁体層
に複数の溝を形成する工程と、前記絶縁体層の各溝に半
導体層を埋め込んで受光素子を形成する工程と、前記受
光素子上に層間絶縁膜を介して出力信号配線を形成する
工程とを有することを特徴とする。
は、基板上に絶縁体層を形成する工程と、前記絶縁体層
に複数の溝を形成する工程と、前記絶縁体層の各溝に半
導体層を埋め込んで受光素子を形成する工程と、前記受
光素子上に層間絶縁膜を介して出力信号配線を形成する
工程とを有することを特徴とする。
【０００８】この発明によると、受光素子アレイは、基
板上の絶縁体層に形成された溝に半導体層を埋め込んで
形成される。従って、受光素子アレイの隣接素子間は確
実に絶縁分離され、短絡が生じるおそれがなく、優れた
特性の微細ピッチの受光素子アレイが高歩留まりで得ら
れる。
板上の絶縁体層に形成された溝に半導体層を埋め込んで
形成される。従って、受光素子アレイの隣接素子間は確
実に絶縁分離され、短絡が生じるおそれがなく、優れた
特性の微細ピッチの受光素子アレイが高歩留まりで得ら
れる。
【０００９】この発明において、例えば基板は透明基板
であり、この透明基板とこの上に形成される絶縁体層の
間に、複数の受光素子に共通の下部電極となる透明電極
が形成されているものとする。これにより、基板側から
光入射させる受光素子アレイが得られる。また、上部電
極を透明電極とすれば、上部電極側から光入射させる受
光素子アレイが得られる。この場合、基板は透明基板で
ある必要はなく、また下部電極にも金属電極を用い得
る。この発明において、好ましくは、複数の受光素子の
各上部電極が溝に自己整合的に埋め込まれるものとす
る。これにより、上部電極をエッチングによりパターン
形成する場合と異なり、各受光素子間の短絡事故が防止
される。
であり、この透明基板とこの上に形成される絶縁体層の
間に、複数の受光素子に共通の下部電極となる透明電極
が形成されているものとする。これにより、基板側から
光入射させる受光素子アレイが得られる。また、上部電
極を透明電極とすれば、上部電極側から光入射させる受
光素子アレイが得られる。この場合、基板は透明基板で
ある必要はなく、また下部電極にも金属電極を用い得
る。この発明において、好ましくは、複数の受光素子の
各上部電極が溝に自己整合的に埋め込まれるものとす
る。これにより、上部電極をエッチングによりパターン
形成する場合と異なり、各受光素子間の短絡事故が防止
される。
【００１０】この発明において、受光素子は例えば、ｐ
ｉｎ又はｐｎフォトダイオード（ＰＤ）である。この場
合、複数のＰＤのｐ型層は、共通下部電極上に連続的に
共通のｐ型層として形成することができ、ｉ型層及びｎ
型層を各溝に埋め込み形成する。
ｉｎ又はｐｎフォトダイオード（ＰＤ）である。この場
合、複数のＰＤのｐ型層は、共通下部電極上に連続的に
共通のｐ型層として形成することができ、ｉ型層及びｎ
型層を各溝に埋め込み形成する。
【００１１】この発明はまた、測定軸に沿って光学格子
が形成されたスケールと、このスケールの変位を検出し
て位相の異なる複数の変位信号を出力するための受光素
子アレイを含むセンサヘッドとを有する光学式エンコー
ダにおいて、前記受光素子アレイは、基板と、この基板
上に形成された下部電極と、この下部電極上に形成され
て素子を埋め込むための複数の溝が形成された絶縁体層
と、この絶縁体層の各溝に埋め込まれた半導体層により
形成されてそれぞれに上部電極が形成された複数の受光
素子と、この複数の受光素子上に層間絶縁膜を介して形
成された出力信号配線とを有することを特徴とする。こ
の発明によれば、微細スケールピッチを持つ高性能の光
学式エンコーダが得られる。
が形成されたスケールと、このスケールの変位を検出し
て位相の異なる複数の変位信号を出力するための受光素
子アレイを含むセンサヘッドとを有する光学式エンコー
ダにおいて、前記受光素子アレイは、基板と、この基板
上に形成された下部電極と、この下部電極上に形成され
て素子を埋め込むための複数の溝が形成された絶縁体層
と、この絶縁体層の各溝に埋め込まれた半導体層により
形成されてそれぞれに上部電極が形成された複数の受光
素子と、この複数の受光素子上に層間絶縁膜を介して形
成された出力信号配線とを有することを特徴とする。こ
の発明によれば、微細スケールピッチを持つ高性能の光
学式エンコーダが得られる。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１及び図２は、この発明による
受光素子アレイが用いられる光学式エンコーダの構成を
示している。図１は反射型エンコーダであり、図２は透
過型エンコーダであるが、いずれも測定軸ｘ方向に所定
ピッチλの光学格子１１が形成されたスケール１と、こ
のスケール１に相対移動可能に対向して光学格子を読み
とるセンサヘッド２とから構成される。
の実施例を説明する。図１及び図２は、この発明による
受光素子アレイが用いられる光学式エンコーダの構成を
示している。図１は反射型エンコーダであり、図２は透
過型エンコーダであるが、いずれも測定軸ｘ方向に所定
ピッチλの光学格子１１が形成されたスケール１と、こ
のスケール１に相対移動可能に対向して光学格子を読み
とるセンサヘッド２とから構成される。
【００１３】センサヘッド２は、ＬＥＤ等の光源２１
と、その出力光を変調してスケール１を照射するための
インデックス格子２２、及びスケール１からの光を受光
する受光素子アレイ３を有する。受光素子アレイ３は、
透明基板３１にアモルファスシリコンによるｐｉｎ（又
はｐｎ）フォトダイオード（ＰＤ）を配列したＰＤアレ
イである。ＰＤは、透明基板３１のスケール１と対向す
る面とは反対側の面に形成されている。即ち、受光素子
アレイ３は透明基板３１を透過して入射する光を検出す
る。
と、その出力光を変調してスケール１を照射するための
インデックス格子２２、及びスケール１からの光を受光
する受光素子アレイ３を有する。受光素子アレイ３は、
透明基板３１にアモルファスシリコンによるｐｉｎ（又
はｐｎ）フォトダイオード（ＰＤ）を配列したＰＤアレ
イである。ＰＤは、透明基板３１のスケール１と対向す
る面とは反対側の面に形成されている。即ち、受光素子
アレイ３は透明基板３１を透過して入射する光を検出す
る。
【００１４】図３Ａ及び図３Ｂは、受光素子アレイ３の
具体的に構成を示す平面図とそのＡ−Ａ’断面図であ
る。透明基板３１は例えばガラス基板である。この透明
基板３１上には、受光素子アレイ３の共通の下部電極
（ｐ側電極）となる透明電極３２が形成され、この透明
電極３２上には受光素子アレイ３の共通のアノード層で
あるｐ型アモルファスシリコン層（以下、単にｐ型層と
いう）３３が形成されている。透明電極３２は、ＩＴ
Ｏ、ＳｎＯ２、ＺｎＯ等から選択される透明導電膜であ
る。
具体的に構成を示す平面図とそのＡ−Ａ’断面図であ
る。透明基板３１は例えばガラス基板である。この透明
基板３１上には、受光素子アレイ３の共通の下部電極
（ｐ側電極）となる透明電極３２が形成され、この透明
電極３２上には受光素子アレイ３の共通のアノード層で
あるｐ型アモルファスシリコン層（以下、単にｐ型層と
いう）３３が形成されている。透明電極３２は、ＩＴ
Ｏ、ＳｎＯ２、ＺｎＯ等から選択される透明導電膜であ
る。
【００１５】ｐ型層３３が形成された基板上には絶縁体
層４１が形成されている。この絶縁体層４１には、所定
ピッチ、例えばスケールピッチλに対して３λ／４のピ
ッチで細長い矩形の溝４２が形成され、この各溝４２に
ＰＤが埋め込まれている。実際に溝４２に埋め込まれて
いるのは、ＰＤのうち、ｉ型アモルファスシリコン層
（以下、単にｉ型層という）３４と、これに重なるカソ
ード層であるｎ型アモルファスシリコン層（以下、単に
ｎ型層という）３５及びこのｎ型層３５に接する上部電
極（ｎ側電極）３６である。即ち各ＰＤは、光電変換層
から上部電極までが溝４２に自己整合的に埋め込み形成
されている。
層４１が形成されている。この絶縁体層４１には、所定
ピッチ、例えばスケールピッチλに対して３λ／４のピ
ッチで細長い矩形の溝４２が形成され、この各溝４２に
ＰＤが埋め込まれている。実際に溝４２に埋め込まれて
いるのは、ＰＤのうち、ｉ型アモルファスシリコン層
（以下、単にｉ型層という）３４と、これに重なるカソ
ード層であるｎ型アモルファスシリコン層（以下、単に
ｎ型層という）３５及びこのｎ型層３５に接する上部電
極（ｎ側電極）３６である。即ち各ＰＤは、光電変換層
から上部電極までが溝４２に自己整合的に埋め込み形成
されている。
【００１６】ＰＤが埋め込まれた絶縁体層４１の上に
は、層間絶縁膜５１が形成され、この上に各ＰＤのｎ側
電極３６に接続される出力信号配線５２が形成されてい
る。信号配線５２は、図３Ａに示すように、Ａ，ＢＢ，
ＡＢ，Ｂ相の４相出力を得るための４本であり、それぞ
れ対応するＰＤのｎ側電極３６に対してコンタクト孔５
４を介してコンタクトする。
は、層間絶縁膜５１が形成され、この上に各ＰＤのｎ側
電極３６に接続される出力信号配線５２が形成されてい
る。信号配線５２は、図３Ａに示すように、Ａ，ＢＢ，
ＡＢ，Ｂ相の４相出力を得るための４本であり、それぞ
れ対応するＰＤのｎ側電極３６に対してコンタクト孔５
４を介してコンタクトする。
【００１７】この受光素子アレイ３の製造工程を、図３
Ｂの断面に対応する断面を用いて、図４〜図１４により
説明する。まず図４に示すように、透明基板３１の全面
に透明電極３２を形成し、その上にｐ型層３３を形成す
る。続いて、図５に示すように、絶縁体層４１を堆積す
る。絶縁体層４１は具体的には、ＣＶＤ法による厚いシ
リコン酸化膜（ＳｉＯ２）４１ａとプラズマＣＶＤ法に
よる薄いシリコン窒化膜（Ｓｉ３Ｎ４）４１ｂの積層構
造とする。
Ｂの断面に対応する断面を用いて、図４〜図１４により
説明する。まず図４に示すように、透明基板３１の全面
に透明電極３２を形成し、その上にｐ型層３３を形成す
る。続いて、図５に示すように、絶縁体層４１を堆積す
る。絶縁体層４１は具体的には、ＣＶＤ法による厚いシ
リコン酸化膜（ＳｉＯ２）４１ａとプラズマＣＶＤ法に
よる薄いシリコン窒化膜（Ｓｉ３Ｎ４）４１ｂの積層構
造とする。
【００１８】次に、図６に示すように、絶縁体層４１に
溝４２を形成する。具体的には、リソグラフィによるレ
ジストパターンを形成し、ＲＩＥによりシリコン窒化膜
４１ｂをエッチングし、更にガスを切り換えたＲＩＥに
よりシリコン酸化膜４１ａをエッチングする。このと
き、シリコン酸化膜４１ａのエッチング時に、シリコン
窒化膜に対するエッチング選択比の大きい条件を用いる
ことにより、シリコン窒化膜４１ｂがエッチングマスク
となり、厚いシリコン酸化膜４１ａを垂直側壁をもって
エッチングして溝４２を形成することができる。
溝４２を形成する。具体的には、リソグラフィによるレ
ジストパターンを形成し、ＲＩＥによりシリコン窒化膜
４１ｂをエッチングし、更にガスを切り換えたＲＩＥに
よりシリコン酸化膜４１ａをエッチングする。このと
き、シリコン酸化膜４１ａのエッチング時に、シリコン
窒化膜に対するエッチング選択比の大きい条件を用いる
ことにより、シリコン窒化膜４１ｂがエッチングマスク
となり、厚いシリコン酸化膜４１ａを垂直側壁をもって
エッチングして溝４２を形成することができる。
【００１９】この後、図７に示すように、ｉ層３４を堆
積する。そしてこのｉ層３４をＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によ
り平坦化して、図８に示すように溝４２に埋め込む。更
にｉ型層３４に対してドライエッチング或いはウェット
エッチングによりリセスエッチングを行って、図９に示
すように、溝４２内に所定の段差をもってｉ型層３４が
埋め込まれた状態とする。
積する。そしてこのｉ層３４をＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によ
り平坦化して、図８に示すように溝４２に埋め込む。更
にｉ型層３４に対してドライエッチング或いはウェット
エッチングによりリセスエッチングを行って、図９に示
すように、溝４２内に所定の段差をもってｉ型層３４が
埋め込まれた状態とする。
【００２０】次いで、図１０に示すように、ｎ型層３５
を堆積する。このｎ型層３５について、ｉ型層３４と同
様にＣＭＰによる平坦化処理とリセスエッチングを行っ
て、図１１に示すように、溝４２内に所定の段差をもっ
てｎ型層３５が埋め込まれた状態を得る。
を堆積する。このｎ型層３５について、ｉ型層３４と同
様にＣＭＰによる平坦化処理とリセスエッチングを行っ
て、図１１に示すように、溝４２内に所定の段差をもっ
てｎ型層３５が埋め込まれた状態を得る。
【００２１】この後、図１２に示すように、各ｎ型層３
５に接するｎ側電極（メタル電極）３６を各溝４２に埋
め込み形成する。このｎ側電極３６の埋め込み工程も、
メタル膜堆積と平坦化により行われる。
５に接するｎ側電極（メタル電極）３６を各溝４２に埋
め込み形成する。このｎ側電極３６の埋め込み工程も、
メタル膜堆積と平坦化により行われる。
【００２２】次に、図１３に示すように、ＣＶＤにより
層間絶縁膜５１を堆積する。この例では、ＰＤに対する
信号配線とコンタクトをダブルダマシーン法で形成する
ために、層間絶縁膜５１は、シリコン酸化膜５１ａ、シ
リコン窒化膜５１ｂ及びシリコン酸化膜５１ｃの積層構
造としている。
層間絶縁膜５１を堆積する。この例では、ＰＤに対する
信号配線とコンタクトをダブルダマシーン法で形成する
ために、層間絶縁膜５１は、シリコン酸化膜５１ａ、シ
リコン窒化膜５１ｂ及びシリコン酸化膜５１ｃの積層構
造としている。
【００２３】この積層構造の層間絶縁膜５１について、
図１４に示すように、配線埋め込み用溝５３とコンタク
ト孔５４を形成する。この配線溝５３とコンタクト孔５
４にメタルを埋め込むことにより、図３Ｂに示すように
出力信号配線５２を形成する。信号配線５２上は、必要
に応じてパシベーション膜で覆う。
図１４に示すように、配線埋め込み用溝５３とコンタク
ト孔５４を形成する。この配線溝５３とコンタクト孔５
４にメタルを埋め込むことにより、図３Ｂに示すように
出力信号配線５２を形成する。信号配線５２上は、必要
に応じてパシベーション膜で覆う。
【００２４】以上のようにこの実施の形態によれば、ア
モルファスシリコンによる受光素子アレイが確実に絶縁
分離されて形成される。しかも、アモルファスシリコン
に対するエッチングは、溝に埋め込んだ後にその表面を
僅かにリセスエッチングのみであり、特にこれらのエッ
チングにはウェットエッチングを用いることもでき、ダ
メージを少なくすることができる。従って、微細ピッチ
の受光素子アレイがクロストーク等のない優れた特性を
もって形成される。特にこの実施の形態において、光電
変換層から、各相の出力信号を取り出すためのｎ型層３
５及びｎ側電極３６までを溝４２に埋め込んで確実に分
離していることが重要である。これにより、受光素子ア
レイの各相出力信号のクロストークが防止される。
モルファスシリコンによる受光素子アレイが確実に絶縁
分離されて形成される。しかも、アモルファスシリコン
に対するエッチングは、溝に埋め込んだ後にその表面を
僅かにリセスエッチングのみであり、特にこれらのエッ
チングにはウェットエッチングを用いることもでき、ダ
メージを少なくすることができる。従って、微細ピッチ
の受光素子アレイがクロストーク等のない優れた特性を
もって形成される。特にこの実施の形態において、光電
変換層から、各相の出力信号を取り出すためのｎ型層３
５及びｎ側電極３６までを溝４２に埋め込んで確実に分
離していることが重要である。これにより、受光素子ア
レイの各相出力信号のクロストークが防止される。
【００２５】この様な受光素子アレイを用いて光学式エ
ンコーダを構成すれば、高性能のエンコーダが得られ
る。図１及び図２に示したように、センサヘッド２にお
ける受光素子アレイ３は、直接スケール１と対向しない
から、スケール１との接触による損傷や汚染のおそれも
ない。
ンコーダを構成すれば、高性能のエンコーダが得られ
る。図１及び図２に示したように、センサヘッド２にお
ける受光素子アレイ３は、直接スケール１と対向しない
から、スケール１との接触による損傷や汚染のおそれも
ない。
【００２６】上記実施の形態の場合、基板を透明基板と
して、基板側から光入射される受光素子アレイを構成し
たが、絶縁体層に形成した溝に受光素子を埋め込んで、
その上方から光入射させる受光素子アレイとすることも
できる。図１５は、その様な実施の形態の受光素子アレ
イ３ａの断面構造を図３Ｂに対応させて示している。図
３Ｂと異なり、基板３１ａが透明基板でなくてもよい。
また、各ＰＤに共通の下部電極３２ａとしては金属電極
を用い得る。一方各ＰＤの上部電極３６ａは透明電極と
する。製造工程は、先の実施の形態と同様である。
して、基板側から光入射される受光素子アレイを構成し
たが、絶縁体層に形成した溝に受光素子を埋め込んで、
その上方から光入射させる受光素子アレイとすることも
できる。図１５は、その様な実施の形態の受光素子アレ
イ３ａの断面構造を図３Ｂに対応させて示している。図
３Ｂと異なり、基板３１ａが透明基板でなくてもよい。
また、各ＰＤに共通の下部電極３２ａとしては金属電極
を用い得る。一方各ＰＤの上部電極３６ａは透明電極と
する。製造工程は、先の実施の形態と同様である。
【００２７】この場合、各上部電極３６ａに接続される
信号配線は、図１５では省略したが、各ＰＤの面をでき
るだけ覆わないように、上部電極３６ａの端部にコンタ
クトさせて引き出すようにする。この実施の形態の受光
素子アレイも光学式エンコーダに同様に適用することが
できるが、この場合図１或いは図２と異なり、ＰＤが形
成された面をスケールに対向させることになる。
信号配線は、図１５では省略したが、各ＰＤの面をでき
るだけ覆わないように、上部電極３６ａの端部にコンタ
クトさせて引き出すようにする。この実施の形態の受光
素子アレイも光学式エンコーダに同様に適用することが
できるが、この場合図１或いは図２と異なり、ＰＤが形
成された面をスケールに対向させることになる。
【００２８】この発明は、上記実施の形態に限られな
い。例えば上記実施の形態では、半導体層としてアモル
ファスシリコンを用いたが、ＺｎＳｅ，ＣｄＳｅ等の他
の光電変換できる半導体層を用いることができる。また
実施の形態では各ＰＤのｐ型層を共通にしたが、ｐ型層
を溝に埋め込んで各ＰＤ毎に独立にすることもできる。
また上記実施の形態では、基板側からｐ層，ｉ層，ｎ層
の順に積層されたＰＤとしたが、この順序を逆にしても
よい。この場合、出力信号配線が絶縁体層４１の下に形
成されることになる。
い。例えば上記実施の形態では、半導体層としてアモル
ファスシリコンを用いたが、ＺｎＳｅ，ＣｄＳｅ等の他
の光電変換できる半導体層を用いることができる。また
実施の形態では各ＰＤのｐ型層を共通にしたが、ｐ型層
を溝に埋め込んで各ＰＤ毎に独立にすることもできる。
また上記実施の形態では、基板側からｐ層，ｉ層，ｎ層
の順に積層されたＰＤとしたが、この順序を逆にしても
よい。この場合、出力信号配線が絶縁体層４１の下に形
成されることになる。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、受
光素子アレイは、基板上の絶縁体層に形成された溝に半
導体層を埋め込んで形成される。従って、受光素子アレ
イの隣接素子間は確実に絶縁分離され、短絡が生じるお
それがなく、優れた特性の微細ピッチの受光素子アレイ
が高歩留まりで得られる。
光素子アレイは、基板上の絶縁体層に形成された溝に半
導体層を埋め込んで形成される。従って、受光素子アレ
イの隣接素子間は確実に絶縁分離され、短絡が生じるお
それがなく、優れた特性の微細ピッチの受光素子アレイ
が高歩留まりで得られる。
【図１】 この発明の受光素子アレイが適用される反射
型の光学式エンコーダの構成を示す。
型の光学式エンコーダの構成を示す。
【図２】 この発明の受光素子アレイが適用される反射
型の光学式エンコーダの構成を示す。
型の光学式エンコーダの構成を示す。
【図３Ａ】 この発明の実施の形態による受光素子アレ
イの構成を示す平面図である。
イの構成を示す平面図である。
【図３Ｂ】 図３ＡのＡ−Ａ’断面図である。
【図４】 同受光素子アレイの製造工程を示す断面図で
ある。
ある。
【図５】 同受光素子アレイの製造工程を示す断面図で
ある。
ある。
【図６】 同受光素子アレイの製造工程を示す断面図で
ある。
ある。
【図７】 同受光素子アレイの製造工程を示す断面図で
ある。
ある。
【図８】 同受光素子アレイの製造工程を示す断面図で
ある。
ある。
【図９】 同受光素子アレイの製造工程を示す断面図で
ある。
ある。
【図１０】 同受光素子アレイの製造工程を示す断面図
である。
である。
【図１１】 同受光素子アレイの製造工程を示す断面図
である。
である。
【図１２】 同受光素子アレイの製造工程を示す断面図
である。
である。
【図１３】 同受光素子アレイの製造工程を示す断面図
である。
である。
【図１４】 同受光素子アレイの製造工程を示す断面図
である。
である。
【図１５】 他の受光素子アレイの断面図である。
１…スケール、１１…光学格子、２…センサヘッド、２
１…光源、２２…インデックス格子、３…受光素子アレ
イ、３１…基板、３２…透明電極、３３…ｐ型アモルフ
ァスシリコン層、３４…ｉ型アモルファスシリコン層、
３５…ｎ型アモルファスシリコン層、３６…ｎ側電極、
４１…絶縁体層、４２…溝、５１…層間絶縁膜、５２…
出力信号配線。
１…光源、２２…インデックス格子、３…受光素子アレ
イ、３１…基板、３２…透明電極、３３…ｐ型アモルフ
ァスシリコン層、３４…ｉ型アモルファスシリコン層、
３５…ｎ型アモルファスシリコン層、３６…ｎ側電極、
４１…絶縁体層、４２…溝、５１…層間絶縁膜、５２…
出力信号配線。
Claims (14)
- 【請求項１】 基板と、 この基板上に形成されて素子を埋め込むための複数の溝
が形成された絶縁体層と、 この絶縁体層の各溝に埋め込まれた半導体層により形成
された複数の受光素子と、 この複数の受光素子上に層間絶縁膜を介して形成された
出力信号配線とを有することを特徴とする受光素子アレ
イ。 - 【請求項２】 前記基板は透明基板であり、この透明基
板と前記絶縁体層の間に前記複数の受光素子に共通の下
部電極となる透明電極が形成されて、前記基板の裏面側
から光入射するようにしたことを特徴とする請求項１記
載の受光素子アレイ。 - 【請求項３】 前記複数の受光素子の各上部電極が透明
電極であり、上部電極の上方から光入射するようにした
ことを特徴とする請求項１記載の受光素子アレイ。 - 【請求項４】 前記複数の受光素子の各上部電極は前記
溝に自己整合的に埋め込まれていることを特徴とする請
求項２又は３記載の受光素子アレイ。 - 【請求項５】 前記受光素子はフォトダイオードである
ことを特徴とする請求項１乃至４いずれかに記載の受光
素子アレイ。 - 【請求項６】 複数のフォトダイオードのｐ型層は、前
記基板上に連続的に形成された下部電極上に連続的に形
成され、ｎ型層は各溝に埋め込み形成されていることを
特徴とする請求項５記載の受光素子アレイ。 - 【請求項７】 測定軸に沿って光学格子が形成されたス
ケールと、このスケールの変位を検出して位相の異なる
複数の変位信号を出力するための受光素子アレイを含む
センサヘッドとを有し、前記受光素子アレイは、 基板と、 この基板上に形成された下部電極と、 この下部電極上に形成されて素子を埋め込むための複数
の溝が形成された絶縁体層と、 この絶縁体層の各溝に埋め込まれた半導体層により形成
されてそれぞれに上部電極が形成された複数の受光素子
と、 この複数の受光素子上に層間絶縁膜を介して形成された
出力信号配線とを有することを特徴とする光学式エンコ
ーダ。 - 【請求項８】 前記基板は透明基板であり、前記下部電
極は透明電極であって、前記受光素子アレイは前記基板
の裏面側から光入射するようにしたことを特徴とする請
求項７記載の光学式エンコーダ。 - 【請求項９】 前記上部電極は透明電極であり、前記受
光素子アレイは前記上部電極側から光入射するようにし
たことを特徴とする請求項７記載の光学式エンコーダ。 - 【請求項１０】 基板上に絶縁体層を形成する工程と、 前記絶縁体層に複数の溝を形成する工程と、 前記絶縁体層の各溝に半導体層を埋め込んで受光素子を
形成する工程と、 前記受光素子上に層間絶縁膜を介して出力信号配線を形
成する工程とを有することを特徴とする受光素子アレイ
の製造方法。 - 【請求項１１】 前記基板に絶縁体層を形成する前に、
前記複数の受光素子に共通の下部電極を形成する工程を
有することを特徴とする請求項１０記載の受光素子アレ
イの製造方法。 - 【請求項１２】 前記基板に絶縁体層を形成する前に、
前記複数の受光素子に共通の下部電極を形成する工程、
及び前記下部電極上に前記複数の受光素子の共通のアノ
ード層となるｐ型半導体層を形成する工程を有すること
を特徴とする請求項１０記載の受光素子アレイの製造方
法。 - 【請求項１３】 前記受光素子を形成する工程は、ｉ型
半導体層及びｎ型半導体層を順次前記溝に埋め込む工程
を有することを特徴とする請求項１２記載の受光素子ア
レイの製造方法。 - 【請求項１４】 前記受光素子を形成する工程は、ｉ型
半導体層、ｎ型半導体層及び上部電極を順次前記溝に埋
め込む工程を有することを特徴とする請求項１２記載の
受光素子アレイの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186800A JP2002009328A (ja) | 2000-06-21 | 2000-06-21 | 受光素子アレイ及びその製造方法 |
| GB0114829A GB2368724B (en) | 2000-06-21 | 2001-06-18 | Light receiving array, method of manufacturing the array, and optical encoder using the array |
| US09/883,344 US20010054712A1 (en) | 2000-06-21 | 2001-06-19 | Light receiving array, method of manufacturing the array, and optical encoder using the array |
| DE10129334A DE10129334A1 (de) | 2000-06-21 | 2001-06-19 | Lichtempfangsanordnung, Verfahren zur Herstellung der Anordnung, und die Anordnung verwendender optischer Encoder |
| US10/370,593 US6759725B2 (en) | 2000-06-21 | 2003-02-24 | Light receiving array, method of manufacturing the array, and optical encoder using the array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186800A JP2002009328A (ja) | 2000-06-21 | 2000-06-21 | 受光素子アレイ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009328A true JP2002009328A (ja) | 2002-01-11 |
Family
ID=18686899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000186800A Pending JP2002009328A (ja) | 2000-06-21 | 2000-06-21 | 受光素子アレイ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20010054712A1 (ja) |
| JP (1) | JP2002009328A (ja) |
| DE (1) | DE10129334A1 (ja) |
| GB (1) | GB2368724B (ja) |
Families Citing this family (12)
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| DE10357654A1 (de) | 2003-12-10 | 2005-07-14 | Dr. Johannes Heidenhain Gmbh | Abtastkopf für optische Positionsmeßsysteme |
| KR101316415B1 (ko) * | 2005-10-17 | 2013-10-08 | 엘지이노텍 주식회사 | 질화물 반도체 발광소자 및 그 제조 방법 |
| DE102006038992A1 (de) * | 2006-08-21 | 2008-03-13 | Carl Zeiss Smt Ag | Anordnung aus zwei miteinander verbundenen Körpern |
| WO2008133016A1 (ja) * | 2007-04-13 | 2008-11-06 | Sharp Kabushiki Kaisha | 光センサ及び表示装置 |
| JP5059628B2 (ja) * | 2008-01-10 | 2012-10-24 | 株式会社日立製作所 | 半導体装置 |
| JP5562076B2 (ja) * | 2010-03-10 | 2014-07-30 | キヤノン株式会社 | 光学式エンコーダおよび変位計測装置 |
| DE102010002902A1 (de) * | 2010-03-16 | 2011-09-22 | Dr. Johannes Heidenhain Gmbh | Abtasteinheit für eine optische Positionsmesseinrichtung |
| KR101316330B1 (ko) * | 2010-08-13 | 2013-10-08 | 엘지이노텍 주식회사 | 질화물 반도체 발광소자 및 그 제조 방법 |
| CH703647A1 (de) * | 2010-08-19 | 2012-02-29 | Elesta Relays Gmbh | Positionsmessvorrichtung und Verfahren zu deren Herstellung. |
| WO2012022001A2 (de) * | 2010-08-19 | 2012-02-23 | Elesta Relays Gmbh | Positionsmessvorrichtung und verfahren zur ermittlung einer absoluten position |
| US9984917B2 (en) * | 2014-05-21 | 2018-05-29 | Infineon Technologies Ag | Semiconductor device with an interconnect and a method for manufacturing thereof |
| JP2022062644A (ja) * | 2020-10-08 | 2022-04-20 | 株式会社ジャパンディスプレイ | 検出装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696877A (en) * | 1979-12-30 | 1981-08-05 | Shunpei Yamazaki | Photoelectric converter |
| GB2094974B (en) * | 1981-03-12 | 1984-11-14 | Mitutoyo Mfg Co Ltd | Photoelectric encoder device |
| US5030828A (en) * | 1990-06-25 | 1991-07-09 | Grumman Aerospace Corporation | Recessed element photosensitive detector array with optical isolation |
| EP0515849A3 (en) | 1991-04-27 | 1993-05-19 | Kanegafuchi Chemical Industry Co., Ltd. | Image sensor |
| JP3203078B2 (ja) * | 1992-12-09 | 2001-08-27 | 三洋電機株式会社 | 光起電力素子 |
| GB9702991D0 (en) | 1997-02-13 | 1997-04-02 | Philips Electronics Nv | Array of photosensitive pixels |
| JP4350220B2 (ja) * | 1999-08-06 | 2009-10-21 | 株式会社ミツトヨ | 変位測定装置 |
| JP2002090114A (ja) | 2000-07-10 | 2002-03-27 | Mitsutoyo Corp | 光スポット位置センサ及び変位測定装置 |
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2000
- 2000-06-21 JP JP2000186800A patent/JP2002009328A/ja active Pending
-
2001
- 2001-06-18 GB GB0114829A patent/GB2368724B/en not_active Expired - Fee Related
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- 2001-06-19 US US09/883,344 patent/US20010054712A1/en not_active Abandoned
-
2003
- 2003-02-24 US US10/370,593 patent/US6759725B2/en not_active Expired - Fee Related
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|---|---|
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Legal Events
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