JP2001510951A - 電子アナログ・スイッチ - Google Patents

電子アナログ・スイッチ

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JP2001510951A JP2000503601A JP2000503601A JP2001510951A JP 2001510951 A JP2001510951 A JP 2001510951A JP 2000503601 A JP2000503601 A JP 2000503601A JP 2000503601 A JP2000503601 A JP 2000503601A JP 2001510951 A JP2001510951 A JP 2001510951A
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 半導体基板上に形成されたアナログ・スイッチであって、その構成は、入力および出力ポート（２０４、２０５）と、第１のエンハンスメント・モードＭＯＳトランジスタ（２０１）であって、基板材料内の絶縁されたウエル内に形成され、そのゲート（Ｇ）は制御信号（２０７）を受け、その導電チャンネルの一端（Ｓ）とそのウエル（Ｗ）とは入力ポート（２０４）に接続する第１のエンハンスメント・モードＭＯＳトランジスタとを含む。第２のエンハンスメント・モードＭＯＳトランジスタ（２０２）は基板内の絶縁ウエル内に形成され、その導電チャンネルの一端（Ｓ）とそのウエル（Ｗ）とは入力ポート（２０４）に接続し、そのゲート（Ｇ）は第１のトランジスタ（２０１）の導電チャンネルの他端（Ｄ）に接続する。第３のエンハンスメント・モードＭＯＳトランジスタ（２０３）は基板内の絶縁されたウエル内に形成され、そのゲート（Ｇ）は前記制御信号のコンプリメント（２０８）を受け、その導電チャンネル（Ｄ、Ｓ）は出力ポート（２０５）と第２のトランジスタ（２０２）の導電チャンネルの他端（Ｄ）との間に接続し、そのウエル（Ｗ）はスイッチの電源線の１つ（０ｖ）に接続する。制御手段（２１０）は第２のトランジスタ（２０２）のゲート（Ｇ）に接続して第２のトランジスタ（２０２）を第１のトランジスタ（２０１）と逆の状態に保持する。

Description

【発明の詳細な説明】
【０００１】 （発明の技術分野） 本発明は電子アナログ・スイッチに関するもので、特にＭＯＳトランジスタを
用いたアナログ・スイッチに関する。
【０００２】 （関連技術の説明） 金属酸化物半導体（ＭＯＳ）トランジスタを含む従来のアナログ・スイッチは
ｐチャンネルおよびｎチャンネルＭＯＳトランジスタを含む。通常、ｎチャンネ
ル・トランジスタの本体はデバイスの最も負の電源線に接続する。しかし、ＮＭ
ＯＳデバイスのソースが負電源より更に負の場合は、ＮＭＯＳデバイスのソース
と本体の間のＰＮ接合ダイオードは順方向にバイアスされる。したがって、負電
源からアナログ・スイッチが接続するノードに向かって電流が流れる。この電流
によりスイッチの望ましい高オフ抵抗は悪化する。
【０００３】 例えば代表的なＣＭＯＳトランジスタ・スイッチは、「電子工学の技術(The Art of Electronics)」, Horowitz and Hill, 2nd Ed. Cambridge University P
ress の図３．３６とページ１４２および１４３に図示され説明されている。Ｐ ＭＯＳトランジスタがＮＭＯＳトランジスタに並列に接続し、２つのトランジス
タは論理的に逆の制御信号を受ける。この配置によりスイッチのオン抵抗は十分
低くなる。しかし上に述べたように、入力電圧が０ｖより下がるとオフ抵抗は悪
くなる。なぜなら、この電圧が下がるためにＮＭＯＳトランジスタ内のｐｎ接合
は順方向にバイアスされるからである。
【０００４】 （本発明の概要） 本発明は、アナログ・スイッチがオフ位置にあるときのスイッチの最大許容動
作電圧を改善するものである。
【０００５】 本発明は半導体基板上に形成されたアナログ・スイッチを提供するもので、そ
の構成は、入力および出力ポートと、第１のエンハンスメント・モードＭＯＳト
ランジスタであって、基板材料内の抵抗絶縁されたウエル内に形成され、そのゲ
ートは制御信号を受け、その導電チャンネルの一端とそのウエルとは入力ポート
に接続する第１のエンハンスメント・モードＭＯＳトランジスタと、第２のエン
ハンスメント・モードＭＯＳトランジスタであって、基板材料内の絶縁されたウ
エル内に形成され、その導電チャンネルの一端とそのウエルとは入力ポートに接
続し、そのゲートは第１のトランジスタの導電チャンネルの他端に接続する第２
のエンハンスメント・モードＭＯＳトランジスタと、第３のエンハンスメント・
モードＭＯＳトランジスタであって、基板材料内の絶縁されたウエル内に形成さ
れ、そのゲートは前記制御信号のコンプリメントを受け、その導電チャンネルは
出力ポートと第２のトランジスタの導電チャンネルの他端との間に接続し、その
ウエルはスイッチの電源線の１つに接続する第３のエンハンスメント・モードＭ
ＯＳトランジスタと、第２のトランジスタのゲートに接続して第２のトランジス
タを第１のトランジスタと逆の状態に保持する制御手段とを含む。
【０００６】 １つの実施の形態では、各ＭＯＳトランジスタは基板と同じ型の半導体材料の
導電チャンネルを有し、基板と逆の型の半導体材料のウエル内に形成される。
【０００７】 基板材料はｎ型の半導体材料、ウエルはｐ型の半導体材料、トランジスタはＮ
ＭＯＳトランジスタで良い。この場合は第３のトランジスタのウエルはスイッチ
の最も負の電源線に接続する。この構成により、スイッチがオフ位置のときの最
大負動作電圧が改善される。
【０００８】 または、基板材料はｐ型の半導体材料、ウエルはｎ型の半導体材料、トランジ
スタはＰＭＯＳトランジスタで良い。この場合は第３のトランジスタのウエルは
デバイスの最も正の電源線に接続する。この構成により、スイッチがオフ位置の
ときの最大正動作電圧が改善される。
【０００９】 別の実施の形態では、電気的に絶縁された酸化物材料の溝の中に各トランジス
タを形成する。各ＭＯＳトランジスタはＮＭＯＳデバイスであり、第３のＭＯＳ
トランジスタのウエルはスイッチの最も負の電源線に接続する。または各ＭＯＳ
トランジスタはＰＭＯＳデバイスであり、第３のＭＯＳトランジスタのウエルは
スイッチの最も正の電源線に接続する。
【００１０】 制御手段は好ましくは第２のＭＯＳトランジスタをオンにするデバイスを含む
。この制御手段はエンハンスメント・モードＭＯＳトランジスタを含み、そのゲ
ートは制御信号を受け、その導電チャンネルは電源線と第２のトランジスタのゲ
ートとの間に接続する。
【００１１】 回路トランジスタがＮＭＯＳの場合はエンハンスメント・モード・トランジス
タはＰＭＯＳトランジスタであり、その導電チャンネルはデバイスの正の電源線
に接続する。 または、制御手段は切替え抵抗器を含んで良い。
【００１２】 （図面の詳細な説明） 図１は、ＮＭＯＳトランジスタ１０１とＰＭＯＳトランジスタ１０２を含む従
来のアナログＭＯＳトランジスタ・スイッチ１００を示す。このスイッチは入力
ポート１０４と出力ポート１０５を有する。切り替えられる信号は入力ポート１
０４に接続し、スイッチがオン状態のときに出力ポート１０５に送られる。ＮＭ
ＯＳトランジスタ１０１のゲートＧは制御信号入力１０７に接続し、ＰＭＯＳト
ランジスタ１０２のゲートＧは制御信号入力１０８に接続する。
【００１３】 ＮＭＯＳトランジスタの本体はデバイスの最も負の電源線に接続し、ＰＭＯＳ
トランジスタの本体は最も正の電源線に接続する。図１に示す例では、これらの
電源線はそれぞれ０ｖと５ｖである。
【００１４】 制御入力１０７がロー（すなわち、０ｖ）で制御入力１０８がハイ（すなわち
、５ｖ）のときはスイッチはオフ条件にあり、入力ポート１０４と出力ポート１
０５との間に電流が流れない。
【００１５】 しかし、入力ポート１０４の信号が、ＮＭＯＳトランジスタの本体に接続する
電圧（０ｖ）より低くなった場合は、ＮＭＯＳトランジスタ１０１の本体とソー
スとの間に形成されるＰＮ接合は順方向にバイアスされるので、電流が負の電源
から入力ノードに流れる。この電流によりスイッチの望ましい高いオフ抵抗は悪
化する。
【００１６】 図２は本発明の第１の実施の形態２００を示す図であって、第１、第２、第３
のＮＭＯＳトランジスタ２０１、２０２、２０３を含む。第１のＮＭＯＳトラン
ジスタ２０１のゲートＧは制御入力２０７に接続する。第１のＭＯＳトランジス
タ２０１のソースＳとウエルＷはデバイスの入力ポート２０４に接続する。この
ように、トランジスタ２０１はエンハンスメント・モードで動作する。
【００１７】 第２のＭＯＳトランジスタ２０２と第３のＭＯＳトランジスタ２０３の導電チ
ャンネルとはデバイスの入力ポート２０４と出力ポート２０５との間に直列に接
続する。すなわち、トランジスタ２０２のソースＳは入力ポートに接続し、トラ
ンジスタ２０２のドレインＤはトランジスタ２０３のソースＳに接続し、トラン
ジスタ２０３のドレインＤは出力ポート２０５に接続する。第２のＭＯＳトラン
ジスタ２０２のゲートＧは第１のＭＯＳトランジスタ２０１のドレインＤと制御
デバイス２１０とに接続する。
【００１８】 第３のトランジスタ２０３のゲートＧは第２の制御入力２０８に接続して第１
の制御入力２０７に与えられる信号のコンプリメントを受け、このデバイスのウ
エルＷはスイッチの最も負の電源線に接続する。
【００１９】 制御デバイス２１０は第２のトランジスタ２０２のゲートＧに接続して、第１
のＭＯＳトランジスタ２０１とは逆にトランジスタ２０２をオンの状態に切り替
えるように動作する。
【００２０】 スイッチをオフ条件にするには、ハイ（５ｖ）制御信号を制御入力２０７に与
え、ロー（０ｖ）制御信号を制御入力２０８に与える。制御信号がハイになると
トランジスタ２０１はオンになり、トランジスタ２０２のゲートＧは入力ポート
２０４の電圧レベルまでプルダウンされる。したがってトランジスタ２０２のゲ
ート・ソース電圧Ｖｇｓは０ｖに保持されて、トランジスタ２０２はオフ条件に
留まる。
【００２１】 このオフ条件では第３のトランジスタ２０３のゲートＧは０ｖなっているので
、第３のトランジスタ２０３もオフ条件に留まる。
【００２２】 制御デバイス２１０は、スイッチをオンにするときに第２のＭＯＳトランジス
タを確実にオンにするよう動作する。このデバイスはＰＭＯＳトランジスタ、切
替え抵抗器、非切替え抵抗器、またはＭＯＳまたはバイポーラ・デバイスの電流
源で実現することができる。
【００２３】 スイッチをオンにするには、ロー（０ｖ）信号を制御入力２０７に与え、ハイ
（５ｖ）信号を制御入力２０８に与える。これらの信号により第１のトランジス
タ２０１はオフになるので、デバイス２１０により第２のトランジスタをオンに
することができる。第３のトランジスタもオンになるので、スイッチはオン状態
になる。
【００２４】 図１の従来の回路とは異なり、制御入力２０４の電圧が負の電源電圧よりトラ
ンジスタ２０１のしきい値電圧だけ更に負になっても、トランジスタ２０１とト
ランジスタ２０２のソースと本体との間のＰＮ接合はオフ状態にバイアスされて
いないままである。その結果、スイッチの入力ポート２０４と出力ポート２０５
との間に漏れ電流が流れない。
【００２５】 このように、入力ポート２０４に与えられるオフ状態負電圧範囲は従来の回路
設計に比べて大幅に改善される。この場合、可能な最大負電圧は主として各トラ
ンジスタのウエルＷとドレインＤとの間の逆バイアスされたＰＮ接合の逆バイア
ス降伏電圧に基づき、その限度はトランジスタ２０１のしきい値である。
【００２６】 理解されるように、図２はＮＭＯＳデバイスだけを示しているが、本発明を実
現する回路のトランジスタはＰＭＯＳデバイスでも良い。
【００２７】 図３は図２の回路の修正を示すもので、デバイス２１０はＰＭＯＳトランジス
タ２１１で構成する。インバータ２１２を制御入力２０７と第３のトランジスタ
２０３のゲートとの間に接続して、入力２０７に入る制御信号のコンプリメント
をこのトランジスタに与える。
【００２８】 更に、第２のＰＭＯＳトランジスタ２１３を、第２のＮＭＯＳトランジスタ２
０２と第３のＮＭＯＳトランジスタ２０３とに並列に接続し、また制御信号２１
４を受けるように接続する。図１に示す従来の回路と同様に、ＰＭＯＳトランジ
スタ２１３はスイッチのオン抵抗を減らすためのものであって、入力制御信号が
ローのときオンになる。
【００２９】 図３の回路は図２の回路の全ての利点を有する。特に、スイッチがオフ位置に
あるときの入力ポート２０４の最大許容負電圧が従来のデバイスに比べて改善さ
れる。
【００３０】 ＰＭＯＳトランジスタ２１１は制御入力２０７から制御信号を受けるので、第
１のＮＭＯＳトランジスタ２０１がオンのときはＰＭＯＳトランジスタ２１１は
オフになる。またはその逆になる。このＰＭＯＳトランジスタ２１１は、スイッ
チをオンにするときに第２のＮＭＯＳトランジスタ２０２をオン状態にするため
のものである。ＰＭＯＳトランジスタ２１１または他のデバイスがないと、トラ
ンジスタ２０１がオフのとき第２のＮＭＯＳトランジスタ２０２のゲート電圧は
フロートになり、スイッチ全体の条件が不確定になる。
【００３１】 図４は図３を改善した設計を示すもので、第１のＮＭＯＳトランジスタ２０１
のソースＳおよびウエルＷと入力ポート２０４との間に追加のダイオード２１５
を挿入する。
【００３２】 ダイオード２１５は、スイッチがオンのときにポート２０４にかかる負電圧の
大きさをダイオードの順方向電圧降下の値だけ大きくするためのものである。特
定して述べると、スイッチがオンのときに、本来なら入力ポート２０４からデバ
イス２０１のチャンネルを通して流れる望ましくない電流を、ポート２０４にか
かる負電圧がトランジスタ２０１のしきい値電圧とダイオード２１５の順方向電
圧降下との和に等しい電圧になるまで流さない。
【００３３】 このような設計では、トランジスタ２０１がオンのときにトランジスタ２０２
をオフ条件に保持するため、第２のＭＯＳトランジスタ２０２のゲート・ソース
しきい値電圧Ｖｔはダイオードの順方向電圧降下より大きくなければならない。
【００３４】 理解されるように、本発明の実施の形態についてＭＯＳトランジスタの特定の
型を参照して説明したが、その代わりに逆の型のＭＯＳトランジスタを容易に用
いることもできる。
【００３５】 例えば、第３のＭＯＳトランジスタはＰＭＯＳトランジスタでも良い。この場
合は、そのウエルはデバイスの最も正の電源線に接続する。 また容易に理解されるように、上に述べた回路内の各トランジスタの代わりに
複数の並列または直列のデバイスを用いても良い。
【００３６】 または、第２および／または第３のトランジスタの代わりに、チャンネルを互
いに直列に接続しゲートを共通にした複数のデバイスを用いても良い。このよう
な直列デバイスのウエル接続は互いに共通である。
【００３７】 第１のＭＯＳトランジスタの代わりに、チャンネルを直列に接続しゲートを共
通にした複数のデバイスを用いても良い。ウエルを共通に入力ポートに接続する
か、または各ウエルを別個に、入力ポートに最も近いチャンネルの端に接続して
も良い。
【００３８】 図２、図３および図４で説明した本発明の実施の形態は溝絶縁の特性を利用す
ることができる。 この溝絶縁では、ＭＯＳデバイスを別個の抵抗絶縁された溝の中に置く。図５
はこのようなＭＯＳデバイスの一例の略図を示す。
【００３９】 このデバイスは基板５０の上に形成され、そのウエル５２は酸化物層５１によ
り基板材料から絶縁されている。基板材料はｐ型またはｎ型であり、またウエル
材料もどちらかの型の材料（ＰＭＯＳトランジスタではｎ型、ＮＭＯＳトランジ
スタではｐ型）で良い。導電チャンネル５３はデバイスのドレイン接続５４とソ
ース接続５５の間にできる。導電は従来の方法によりゲート端末５６で制御する
。
【００４０】 または、基板半導体材料とは逆の型の半導体材料のウエルを形成することによ
り、ＭＯＳトランジスタを基板材料から「接合絶縁」して良い。
【図面の簡単な説明】
【図１】 図１は従来のアナログ・スイッチの回路図を示す。
【図２】 図２は本発明の第１の実施の形態の一般的な回路図を示す。
【図３】 図３は図２の実施の形態の修正を示す。
【図４】 図４は図３の実施の形態の修正の回路図を示す。
【図５】 図５は本発明の実施の形態に用いられるＭＯＳトランジスタの製造の略図を示
す。
【手続補正書】
【提出日】平成１２年１月１８日（２０００．１．１８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 例えば代表的なＣＭＯＳトランジスタ・スイッチは、「電子工学の技術(The A
rt of Electronics)」, Horowitz and Hill, 2nd Ed. Cambridge University Pr
ess の図３．３６とページ１４２および１４３に図示され説明されている。ＰＭ
ＯＳトランジスタがＮＭＯＳトランジスタに並列に接続し、２つのトランジスタ
は論理的に逆の制御信号を受ける。この配置によりスイッチのオン抵抗は十分低
くなる。しかし上に述べたように、入力電圧が０ｖより下がるとオフ抵抗は小さ
くなる。なぜなら、この電圧が下がるためにＮＭＯＳトランジスタ内のｐｎ接合
は順方向にバイアスされるからである。 国際特許出願公開第ＷＯ９７／２４８０７号は、２つのＭＯＳトランジスタを
含み、第１のトランジスタを入力ポートと第２のトランジスタのゲートとの間に
接続するアナログ・スイッチを開示している。第１のトランジスタは比較器とし
て動作し、通常の範囲外の電圧を入力にかけるとオンになる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ 【要約の続き】 続し、そのウエル（Ｗ）はスイッチの電源線の１つ（０ ｖ）に接続する。制御手段（２１０）は第２のトランジ スタ（２０２）のゲート（Ｇ）に接続して第２のトラン ジスタ（２０２）を第１のトランジスタ（２０１）と逆 の状態に保持する。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたアナログ・スイッチであって、 入力および出力ポートと、 第１のエンハンスメント・モードＭＯＳトランジスタであって、前記基板材料
    内の絶縁されたウエル内に形成され、そのゲートは制御信号を受け、その導電チ
    ャンネルの一端とそのウエルとは前記入力ポートに接続する第１のエンハンスメ
    ント・モードＭＯＳトランジスタと、 第２のエンハンスメント・モードＭＯＳトランジスタであって、前記基板内の
    絶縁されたウエル内に形成され、その導電チャンネルの一端とそのウエルとは前
    記入力ポートに接続し、そのゲートは前記第１のトランジスタの導電チャンネル
    の他端に接続する第２のエンハンスメント・モードＭＯＳトランジスタと、 第３のエンハンスメント・モードＭＯＳトランジスタであって、前記基板内の
    絶縁されたウエル内に形成され、そのゲートは前記制御信号のコンプリメントを
    受け、その導電チャンネルは前記出力ポートと前記第２のトランジスタの導電チ
    ャンネルの他端との間に接続し、そのウエルは前記スイッチの電源線の１つに接
    続する第３のエンハンスメント・モードＭＯＳトランジスタと、 前記第２のトランジスタのゲートに接続して前記第２のトランジスタを前記第
    １のトランジスタと逆の状態に保持する制御手段と、 を含むアナログ・スイッチ。
  2. 【請求項２】 各ＭＯＳトランジスタは前記基板と同じ型の材料の導電チャ
    ンネルを有し、前記基板と逆の型の半導体材料のウエルの中に形成される、請求
    項１に記載のアナログ・スイッチ。
  3. 【請求項３】 前記基板材料はｎ型の半導体材料、前記ウエル材料はｐ型の
    半導体材料、前記トランジスタはＮＭＯＳトランジスタであり、前記第３のトラ
    ンジスタのウエルは前記スイッチの最も負の電源線に接続する、請求項２に記載
    のアナログ・スイッチ。
  4. 【請求項４】 前記基板材料はｐ型の半導体材料、前記ウエルはｎ型の半導
    体材料、前記トランジスタはＰＭＯＳトランジスタであり、前記第３のトランジ
    スタのウエルは前記デバイスの最も正の電源線に接続する、請求項２に記載のア
    ナログ・スイッチ。
  5. 【請求項５】 各トランジスタは電気的に絶縁された酸化物材料の溝内に形
    成される、請求項１に記載のアナログ・スイッチ。
  6. 【請求項６】 各ＭＯＳトランジスタはＮＭＯＳデバイスであり、前記第３
    のＭＯＳトランジスタのウエルは前記スイッチの最も負の電源線に接続する、 請求項５に記載のアナログ・スイッチ。
  7. 【請求項７】 各ＭＯＳトランジスタはＰＭＯＳデバイスであり、前記第３
    のＭＯＳトランジスタのウエルは前記スイッチの最も正の電源線に接続する、請
    求項５に記載のアナログ・スイッチ。
  8. 【請求項８】 前記制御手段は前記第２のＭＯＳトランジスタをオンにする
    デバイスを含む、請求項１から請求項７までのいずれかに記載のアナログ・スイ
    ッチ。
  9. 【請求項９】 前記制御手段はエンハンスメント・モードＭＯＳトランジス
    タを含み、そのゲートは制御信号を受け、その導電チャンネルは前記電源線と前
    記第２のトランジスタのゲートとの間に接続する、請求項８に記載のアナログ・
    スイッチ。
  10. 【請求項１０】 前記エンハンスメント・モード・トランジスタはＰＭＯＳ
    トランジスタであり、その導電チャンネルは前記デバイスの正の電源線に接続す
    る、請求項３に付随するときの請求項９に記載のアナログ・スイッチ。
  11. 【請求項１１】 前記エンハンスメント・モード・トランジスタはＮＭＯＳ
    トランジスタであり、その導電チャンネルは前記デバイスの負の電源線に接続す
    る、請求項４に付随するときの請求項９に記載のアナログ・スイッチ。
  12. 【請求項１２】 前記制御手段は切替え抵抗器を含む、請求項９に記載のア
    ナログ・スイッチ。
  13. 【請求項１３】 添付図面の図２から図５までを参照して説明されたアナロ
    グ・スイッチ。
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