JP2001351896A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 微細でアスペクト比の大きな接続孔のエッチ
ングを均一かつ再現性よく行う半導体装置の製造方法を
提供することを課題とする。 【解決手段】 下層配線層および層間絶縁膜をこの順で
有し、下層配線層上の層間絶縁膜に接続孔を有する半導
体装置において、接続孔を形成するに際して、層間絶縁
膜上にフォトレジスト層を形成する工程、フォトリソグ
ラフィー法により、フォトレジスト層に、底部に層間絶
縁膜が露出する接続孔形成用の開口部と底部に層間絶縁
膜が露出しないダミー接続孔形成用の開口部を形成する
工程とを含むことを特徴とする半導体装置の製造方法に
より上記の課題を解決する。
ングを均一かつ再現性よく行う半導体装置の製造方法を
提供することを課題とする。 【解決手段】 下層配線層および層間絶縁膜をこの順で
有し、下層配線層上の層間絶縁膜に接続孔を有する半導
体装置において、接続孔を形成するに際して、層間絶縁
膜上にフォトレジスト層を形成する工程、フォトリソグ
ラフィー法により、フォトレジスト層に、底部に層間絶
縁膜が露出する接続孔形成用の開口部と底部に層間絶縁
膜が露出しないダミー接続孔形成用の開口部を形成する
工程とを含むことを特徴とする半導体装置の製造方法に
より上記の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に下層配線層に到達する微細でアスペク
ト比の大きな接続孔を有する層間絶縁膜を含む半導体装
置の製造方法に関するものである。
方法に関し、特に下層配線層に到達する微細でアスペク
ト比の大きな接続孔を有する層間絶縁膜を含む半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置のデザインルールが微細化、
かつ配線が多層化されるに従い、ドライエッチングなど
の微細加工に対する要求は厳しくなってきている。例え
ば、コンタクトホールのような接続孔のエッチングで
は、層間絶縁膜に開口する接続孔の開口径が小さくアス
ペクト比が大きくなる。この結果、マイクロローディン
グ効果（開口径が小さくなるほど、エッチングレートが
低下またはエッチングが停止する効果）が顕著となり、
コンタクトホールの開口不良が生じる。
かつ配線が多層化されるに従い、ドライエッチングなど
の微細加工に対する要求は厳しくなってきている。例え
ば、コンタクトホールのような接続孔のエッチングで
は、層間絶縁膜に開口する接続孔の開口径が小さくアス
ペクト比が大きくなる。この結果、マイクロローディン
グ効果（開口径が小さくなるほど、エッチングレートが
低下またはエッチングが停止する効果）が顕著となり、
コンタクトホールの開口不良が生じる。
【０００３】また、フォトリソグラフィ工程の後、シリ
コンウェハ面内のレジスト面積に対する接続孔の開口面
積の割合が低くなっている。そのため、この条件下でも
十分にエッチングを行うには、エッチングプラズマ中の
ＣＦ系ガスの成分が比較的多くなる。これにより接続孔
底部に生じるＣＦ系堆積物が増加し、接続孔の抵抗が上
昇する現象が生じている。例えば、孔の面積比（１チッ
プの面積に対する孔の面積の占める割合）が約７％と高
いマスクを使用した方が、面積比が約３％と低いマスク
を使用した方よりも電気抵抗が低くなること、つまりＣ
Ｆ系堆積物が減少することが知られている。
コンウェハ面内のレジスト面積に対する接続孔の開口面
積の割合が低くなっている。そのため、この条件下でも
十分にエッチングを行うには、エッチングプラズマ中の
ＣＦ系ガスの成分が比較的多くなる。これにより接続孔
底部に生じるＣＦ系堆積物が増加し、接続孔の抵抗が上
昇する現象が生じている。例えば、孔の面積比（１チッ
プの面積に対する孔の面積の占める割合）が約７％と高
いマスクを使用した方が、面積比が約３％と低いマスク
を使用した方よりも電気抵抗が低くなること、つまりＣ
Ｆ系堆積物が減少することが知られている。
【０００４】余分なＣＦ系ガスを除去するため、少量の
Ｏ2やＣＯなどの酸素系ガスをプラズマ中に導入する方
法がある。ところが、この方法では酸素系ガスのＯとレ
ジスト中のＣとが反応してＣＯとなり揮発するので、レ
ジストの膜減りを早め、その結果、接続孔形成用の開口
部が大きく広がりトップボーダーレスのマージンを狭め
てしまう不具合を生じる。なお、トップボーダーレスと
は、次の内容を意味する。即ち、接続孔の上部はメタル
配線層と接続される。そのため孔上部の径が大きすぎる
と、メタル配線間にショートが生じる。デザインルール
が微細化されるにつれ、フォトリソグラフィー法におけ
るアライメント余裕がなくなり、ショートを抑制するこ
とが困難となる。そこで孔と配線層がある程度ずれても
大丈夫なように孔や配線層の配置が設計されている。ト
ップボーダーレスとは、この「ずれ」を意味している。
孔上部の開口径が大きいと「ずれ」のマージンが小さく
なる。
Ｏ2やＣＯなどの酸素系ガスをプラズマ中に導入する方
法がある。ところが、この方法では酸素系ガスのＯとレ
ジスト中のＣとが反応してＣＯとなり揮発するので、レ
ジストの膜減りを早め、その結果、接続孔形成用の開口
部が大きく広がりトップボーダーレスのマージンを狭め
てしまう不具合を生じる。なお、トップボーダーレスと
は、次の内容を意味する。即ち、接続孔の上部はメタル
配線層と接続される。そのため孔上部の径が大きすぎる
と、メタル配線間にショートが生じる。デザインルール
が微細化されるにつれ、フォトリソグラフィー法におけ
るアライメント余裕がなくなり、ショートを抑制するこ
とが困難となる。そこで孔と配線層がある程度ずれても
大丈夫なように孔や配線層の配置が設計されている。ト
ップボーダーレスとは、この「ずれ」を意味している。
孔上部の開口径が大きいと「ずれ」のマージンが小さく
なる。
【０００５】更に、特開平７−２０１９９号公報に開示
されているように、接続孔以外に層間絶縁膜中にエッチ
ングストッパ層をもつダミー接続孔を設ける方法があ
る。これはダミー接続孔のエッチングに伴い、エッチン
グ雰囲気中に酸素が放出され、過剰なＣＦ系ガスが除去
され、ＣＦ系堆積物の量を制御し、均一性、再現性の高
い接続孔を形成するというものである。
されているように、接続孔以外に層間絶縁膜中にエッチ
ングストッパ層をもつダミー接続孔を設ける方法があ
る。これはダミー接続孔のエッチングに伴い、エッチン
グ雰囲気中に酸素が放出され、過剰なＣＦ系ガスが除去
され、ＣＦ系堆積物の量を制御し、均一性、再現性の高
い接続孔を形成するというものである。
【０００６】
【発明が解決しようとする課題】上記のように、ＣＦ系
堆積物の量を制御し、再現性よく形状および電気特性に
優れた接続孔を形成するためには、Ｏを供給するための
ダミー接続孔を設ける方法が一般的である。しかし、特
開平７−２０１９９号公報の方法では、通常の酸素系ガ
スを導入するのに比べて、エッチングストッパ層を堆積
させる工程、接続孔形成部のストッパ層を除去する工
程、更に層間絶縁膜を堆積させる工程が追加される。ま
た、ダミー接続孔はエッチングストッパ層に到達した時
点でＳｉＯ2からなる絶縁膜表面が露出しないため、Ｃ
Ｆ系堆積物の量を制御する酸素の供給が停止される。こ
れにより、ＣＦ系堆積物が多くなり、接続孔底または側
壁に堆積してくるものと考えられる。接続孔底に過剰の
ＣＦ系堆積物が存在すると電気抵抗増加など半導体装置
に不具合を生じる。
堆積物の量を制御し、再現性よく形状および電気特性に
優れた接続孔を形成するためには、Ｏを供給するための
ダミー接続孔を設ける方法が一般的である。しかし、特
開平７−２０１９９号公報の方法では、通常の酸素系ガ
スを導入するのに比べて、エッチングストッパ層を堆積
させる工程、接続孔形成部のストッパ層を除去する工
程、更に層間絶縁膜を堆積させる工程が追加される。ま
た、ダミー接続孔はエッチングストッパ層に到達した時
点でＳｉＯ2からなる絶縁膜表面が露出しないため、Ｃ
Ｆ系堆積物の量を制御する酸素の供給が停止される。こ
れにより、ＣＦ系堆積物が多くなり、接続孔底または側
壁に堆積してくるものと考えられる。接続孔底に過剰の
ＣＦ系堆積物が存在すると電気抵抗増加など半導体装置
に不具合を生じる。
【０００７】
【課題を解決するための手段】かくして本発明によれ
ば、下層配線層および層間絶縁膜をこの順で有し、下層
配線層上の層間絶縁膜に接続孔を有する半導体装置にお
いて、接続孔を形成するに際して、層間絶縁膜上にフォ
トレジスト層を形成する工程、フォトリソグラフィー法
により、フォトレジスト層に、底部に層間絶縁膜が露出
する接続孔形成用の開口部と底部に層間絶縁膜が露出し
ないダミー接続孔形成用の開口部を形成する工程とを含
むことを特徴とする半導体装置の製造方法が提供され
る。
ば、下層配線層および層間絶縁膜をこの順で有し、下層
配線層上の層間絶縁膜に接続孔を有する半導体装置にお
いて、接続孔を形成するに際して、層間絶縁膜上にフォ
トレジスト層を形成する工程、フォトリソグラフィー法
により、フォトレジスト層に、底部に層間絶縁膜が露出
する接続孔形成用の開口部と底部に層間絶縁膜が露出し
ないダミー接続孔形成用の開口部を形成する工程とを含
むことを特徴とする半導体装置の製造方法が提供され
る。
【０００８】本発明では、図１（ａ）に示すレジストパ
ターンを形成することで、例えば特開平７−２０１９９
号公報に開示されている方法において、追加されたエッ
チングストッパ層を堆積させる工程、接続孔形成部のス
トッパ層を除去する工程、更に層間絶縁膜を堆積させる
工程、これら工程に付随する洗浄工程および検査工程を
削減することが可能となる。本発明では、接続孔形成の
ためのフォト工程およびその検査工程のみで、前記従来
例と同様の効果を奏することができる。また、ダミー接
続孔にはエッチングストッパ層がないため、接続孔のエ
ッチングが終了するまでＯを供給することができる。
ターンを形成することで、例えば特開平７−２０１９９
号公報に開示されている方法において、追加されたエッ
チングストッパ層を堆積させる工程、接続孔形成部のス
トッパ層を除去する工程、更に層間絶縁膜を堆積させる
工程、これら工程に付随する洗浄工程および検査工程を
削減することが可能となる。本発明では、接続孔形成の
ためのフォト工程およびその検査工程のみで、前記従来
例と同様の効果を奏することができる。また、ダミー接
続孔にはエッチングストッパ層がないため、接続孔のエ
ッチングが終了するまでＯを供給することができる。
【０００９】エッチング当初、ダミー接続孔形成用の開
口部の底部にはレジスト層が存在しており、層間絶縁膜
により供給されるＯの量が、特開平７−２０１９９号公
報による方法に比べ少ないと考えられる。しかし、エッ
チング当初は接続孔のアスペクト比は比較的小さくＣＦ
系堆積物によりエッチングがストップすることはないと
思われる。Ｏが実際必要となるのは接続孔のアスペクト
比が大きくなるエッチング終了時であり、本発明ではエ
ッチング終了時において、ＣＦ系堆積物を制御するＯを
十分供給できると考えられる。
口部の底部にはレジスト層が存在しており、層間絶縁膜
により供給されるＯの量が、特開平７−２０１９９号公
報による方法に比べ少ないと考えられる。しかし、エッ
チング当初は接続孔のアスペクト比は比較的小さくＣＦ
系堆積物によりエッチングがストップすることはないと
思われる。Ｏが実際必要となるのは接続孔のアスペクト
比が大きくなるエッチング終了時であり、本発明ではエ
ッチング終了時において、ＣＦ系堆積物を制御するＯを
十分供給できると考えられる。
【００１０】ところで、エッチング用のガスとして、Ｏ
2やＣＯのような酸素を供給しうるガスを使用すると、
通常の使用量ではＯによる効果が強すぎ、下層配線層や
レジスト層と層間絶縁膜との選択比が小さくなるという
不具合を生じる。つまり、ＣＦ系堆積物の量を制御する
Ｏの量は非常に微量であり、キャリアガスを大量に流し
てその量を調整することは非常に困難である。しかしな
がら、本発明の方法では極めて効率的に必要量のＯを供
給することができる。
2やＣＯのような酸素を供給しうるガスを使用すると、
通常の使用量ではＯによる効果が強すぎ、下層配線層や
レジスト層と層間絶縁膜との選択比が小さくなるという
不具合を生じる。つまり、ＣＦ系堆積物の量を制御する
Ｏの量は非常に微量であり、キャリアガスを大量に流し
てその量を調整することは非常に困難である。しかしな
がら、本発明の方法では極めて効率的に必要量のＯを供
給することができる。
【００１１】
【発明の実施の形態】本発明を図１（ａ）〜（ｃ）を用
いて説明する。本発明の半導体装置の製造方法は上述の
課題を解決するために提案するものであり、下層配線層
に到達する接続孔を有する層間絶縁膜を含む半導体装置
において、ダミー接続孔形成用開口部４の底部に以下に
示す計算方法により求める膜厚Ｙのレジスト層が残存す
るようにレジストパターン３を形成する。
いて説明する。本発明の半導体装置の製造方法は上述の
課題を解決するために提案するものであり、下層配線層
に到達する接続孔を有する層間絶縁膜を含む半導体装置
において、ダミー接続孔形成用開口部４の底部に以下に
示す計算方法により求める膜厚Ｙのレジスト層が残存す
るようにレジストパターン３を形成する。
【００１２】レジストパターン形成方法としては、公知
の方法を用い、ダミー接続孔形成用開口部４の深さを制
御したレジストパターン３を形成する（図１（ａ）参
照）。図１（ａ）中、１は下層配線層、２は層間絶縁
膜、５は接続孔形成用開口部を意味する。レジストパタ
ーン形成方法としては、例えば特開平９−３３０８７７
号公報に記載されている方法を使用することができる。
の方法を用い、ダミー接続孔形成用開口部４の深さを制
御したレジストパターン３を形成する（図１（ａ）参
照）。図１（ａ）中、１は下層配線層、２は層間絶縁
膜、５は接続孔形成用開口部を意味する。レジストパタ
ーン形成方法としては、例えば特開平９−３３０８７７
号公報に記載されている方法を使用することができる。
【００１３】ダミー接続孔形成用開口部では、エッチン
グの際、膜厚Ｙが減少し、層間絶縁膜が露出するまで絶
縁膜はエッチングされず、接続孔形成用開口部５との間
で、絶縁膜エッチングに遅延が生じる（図１（ｂ）参
照）。図１（ｂ）中、４ａは底部に層間絶縁膜が露出し
たダミー接続孔形成用開口部を意味する。これにより、
層間絶縁膜中にストッパ層を設けることなく下層配線層
１に到達しないダミー接続孔４ｂを形成することが可能
になる（図１（ｃ）参照）。なお、本発明において下層
配線層とは、下層配線パターンのみならず、半導体基板
に形成された能動層などを含む。よって、接続孔には、
コンタクトホールとビアホールの両方を含む。ダミー接
続孔形成用開口部の底部のレジストパターンの膜厚Ｙの
算出方法を以下に示す。
グの際、膜厚Ｙが減少し、層間絶縁膜が露出するまで絶
縁膜はエッチングされず、接続孔形成用開口部５との間
で、絶縁膜エッチングに遅延が生じる（図１（ｂ）参
照）。図１（ｂ）中、４ａは底部に層間絶縁膜が露出し
たダミー接続孔形成用開口部を意味する。これにより、
層間絶縁膜中にストッパ層を設けることなく下層配線層
１に到達しないダミー接続孔４ｂを形成することが可能
になる（図１（ｃ）参照）。なお、本発明において下層
配線層とは、下層配線パターンのみならず、半導体基板
に形成された能動層などを含む。よって、接続孔には、
コンタクトホールとビアホールの両方を含む。ダミー接
続孔形成用開口部の底部のレジストパターンの膜厚Ｙの
算出方法を以下に示す。
【００１４】まず、接続孔形成のためのエッチング条件
で、接続孔とダミー接続孔の形成部の層間絶縁膜とレジ
スト層のエッチングレートを見積もっておく。例えば、
接続孔における層間絶縁膜のエッチングレートをＡ、ダ
ミー接続孔における層間絶縁膜とレジスト層のエッチン
グレートをそれぞれＢとＣ、エッチング時間をｔ、ダミ
ー接続孔の形成部の層間絶縁膜のエッチング時間をｔ′
とする。Ｂはダミー接続孔の形成部において、最もレー
トの速いところで見積もる必要がある。これより、ダミ
ー接続孔形成用開口部の底部のレジスト層がなくなり、
層間絶縁膜が露出するまでの時間はｔ−ｔ′である。エ
ッチングにより層間絶縁膜に形成されるダミー接続孔の
深さをＤとすると、レジスト層の膜厚ＹはＹ＝Ｃ×（ｔ
−ｔ′）であるから、ｔ′＝Ｄ／Ｂを代入すると Ｙ＝Ｃ×（ｔ−Ｄ／Ｂ） 式（１） となる。Ｂ、Ｃおよびｔは既知の値であるから、Ｙ＜Ｚ
（Ｚはパターンのない部分のレジスト層の膜厚）の範囲
で、Ｄにあったダミー接続孔形成用開口部の底部のレジ
スト層の膜厚を上記式（１）により求めることができ
る。また、ダミー接続孔は、下層配線層に到らないこと
が条件であり、Ｂ×ｔ′＜Ｘ（Ｘは層間絶縁膜の厚さ）
となる。この条件から、Ｙ＞Ｃ×（ｔ−Ｘ／Ｂ）とな
り、ダミー接続孔形成用開口部の底部のレジスト層の膜
厚はＣ×（ｔ−Ｘ／Ｂ）をこえる厚さが必要である。
で、接続孔とダミー接続孔の形成部の層間絶縁膜とレジ
スト層のエッチングレートを見積もっておく。例えば、
接続孔における層間絶縁膜のエッチングレートをＡ、ダ
ミー接続孔における層間絶縁膜とレジスト層のエッチン
グレートをそれぞれＢとＣ、エッチング時間をｔ、ダミ
ー接続孔の形成部の層間絶縁膜のエッチング時間をｔ′
とする。Ｂはダミー接続孔の形成部において、最もレー
トの速いところで見積もる必要がある。これより、ダミ
ー接続孔形成用開口部の底部のレジスト層がなくなり、
層間絶縁膜が露出するまでの時間はｔ−ｔ′である。エ
ッチングにより層間絶縁膜に形成されるダミー接続孔の
深さをＤとすると、レジスト層の膜厚ＹはＹ＝Ｃ×（ｔ
−ｔ′）であるから、ｔ′＝Ｄ／Ｂを代入すると Ｙ＝Ｃ×（ｔ−Ｄ／Ｂ） 式（１） となる。Ｂ、Ｃおよびｔは既知の値であるから、Ｙ＜Ｚ
（Ｚはパターンのない部分のレジスト層の膜厚）の範囲
で、Ｄにあったダミー接続孔形成用開口部の底部のレジ
スト層の膜厚を上記式（１）により求めることができ
る。また、ダミー接続孔は、下層配線層に到らないこと
が条件であり、Ｂ×ｔ′＜Ｘ（Ｘは層間絶縁膜の厚さ）
となる。この条件から、Ｙ＞Ｃ×（ｔ−Ｘ／Ｂ）とな
り、ダミー接続孔形成用開口部の底部のレジスト層の膜
厚はＣ×（ｔ−Ｘ／Ｂ）をこえる厚さが必要である。
【００１５】
【実施例】以下、実施例により本発明を更に具体的に説
明するが、本発明はこれらに限定されるものではない。
以下の実施例は、層間絶縁膜にＯ3／ＴＥＯＳを用いた
減圧ＣＶＤ法によりＳｉＯ2からなる絶縁膜を適用した
場合のダミー接続孔形成用開口部の底部におけるレジス
ト層の膜厚の計算例を示している。なお、他の種類の絶
縁膜を使用した場合も同様である。
明するが、本発明はこれらに限定されるものではない。
以下の実施例は、層間絶縁膜にＯ3／ＴＥＯＳを用いた
減圧ＣＶＤ法によりＳｉＯ2からなる絶縁膜を適用した
場合のダミー接続孔形成用開口部の底部におけるレジス
ト層の膜厚の計算例を示している。なお、他の種類の絶
縁膜を使用した場合も同様である。
【００１６】Ｏ3／ＴＥＯＳを用いた減圧ＣＶＤ法によ
りＳｉＯ2からなる絶縁膜を以下に示す条件とし、この
条件でエッチングレートを見積もった。 Ｃ4Ｆ8／Ｃ2Ｆ6／Ａｒ＝５／１０／９５ｓｃｃｍ （ｓｃｃｍ：０℃、１ａｔｍ条件下での流量ｍｌ／ｍｉ
ｎ） ソース／バイアスパワー＝１．９／１．４ｋＷ （ソースパワーはＩＣＰエッチャーでプラズマを発生さ
せるためのパワーであり、エッチングガスの解離に影響
する。一方、バイアスパワーはウェハにかかるパワーで
あり、これが高いほどウェハに引き込まれるイオンの直
進性が上がり、エッチングがより異方性になる。） ガス圧力＝０．６７Ｐａ
りＳｉＯ2からなる絶縁膜を以下に示す条件とし、この
条件でエッチングレートを見積もった。 Ｃ4Ｆ8／Ｃ2Ｆ6／Ａｒ＝５／１０／９５ｓｃｃｍ （ｓｃｃｍ：０℃、１ａｔｍ条件下での流量ｍｌ／ｍｉ
ｎ） ソース／バイアスパワー＝１．９／１．４ｋＷ （ソースパワーはＩＣＰエッチャーでプラズマを発生さ
せるためのパワーであり、エッチングガスの解離に影響
する。一方、バイアスパワーはウェハにかかるパワーで
あり、これが高いほどウェハに引き込まれるイオンの直
進性が上がり、エッチングがより異方性になる。） ガス圧力＝０．６７Ｐａ
【００１７】接続孔形成用開口部の底部の絶縁膜のエッ
チングレートは７５０ｎｍ／ｍｉｎ（＝Ａ）である。ま
た、ダミー接続孔形成用開口部の底部の絶縁膜とレジス
ト層のエッチングレートは、それぞれ７２０ｎｍ／ｍｉ
ｎ（＝Ｂ）と２５０ｎｍ／ｍｉｎ（＝Ｃ）である。例え
ば下層配線層１としてメタル配線、層間絶縁膜として上
記ＳｉＯ2からなる絶縁膜を用いる。層間絶縁膜厚
（Ｘ）を９００ｎｍ、パターンのない部分のレジスト層
の膜厚（Ｙ）を７００ｎｍとする。
チングレートは７５０ｎｍ／ｍｉｎ（＝Ａ）である。ま
た、ダミー接続孔形成用開口部の底部の絶縁膜とレジス
ト層のエッチングレートは、それぞれ７２０ｎｍ／ｍｉ
ｎ（＝Ｂ）と２５０ｎｍ／ｍｉｎ（＝Ｃ）である。例え
ば下層配線層１としてメタル配線、層間絶縁膜として上
記ＳｉＯ2からなる絶縁膜を用いる。層間絶縁膜厚
（Ｘ）を９００ｎｍ、パターンのない部分のレジスト層
の膜厚（Ｙ）を７００ｎｍとする。
【００１８】エッチング時間をジャストエッチングに設
定したとすると、エッチング時間ｔは９００／７５０×
６０＝７２秒と見積もられる。エッチング終了後、ダミ
ー領域の絶縁膜エッチングの深さ（Ｄ）を、例えば５０
０ｎｍで止めたい場合、ダミー接続孔形成用開口部の底
部のレジスト層の膜厚は上記式（１）に代入すると、約
３００ｎｍとなる。
定したとすると、エッチング時間ｔは９００／７５０×
６０＝７２秒と見積もられる。エッチング終了後、ダミ
ー領域の絶縁膜エッチングの深さ（Ｄ）を、例えば５０
０ｎｍで止めたい場合、ダミー接続孔形成用開口部の底
部のレジスト層の膜厚は上記式（１）に代入すると、約
３００ｎｍとなる。
【００１９】なお、５００ｎｍの深さＤは一例であり、
ダミー接続孔が下層配線層に到達しなければ、この深さ
に限定されるものではなく、層間絶縁膜の厚さに応じて
適宜設定することができる。ただし、本発明の方法は、
接続孔のアスペクト比（深さ／開口径）が５以上の場合
に好適に使用することができる。更に、開口径が２６０
ｎｍ以下の場合（より好ましくは、１５０〜２６０ｎｍ
の場合）に好適に使用することができる。上記に示した
エッチング条件や、層間絶縁膜およびダミー接続孔形成
用開口部のパターン面積などは一例であり、本発明はこ
れに限定されるものではない。
ダミー接続孔が下層配線層に到達しなければ、この深さ
に限定されるものではなく、層間絶縁膜の厚さに応じて
適宜設定することができる。ただし、本発明の方法は、
接続孔のアスペクト比（深さ／開口径）が５以上の場合
に好適に使用することができる。更に、開口径が２６０
ｎｍ以下の場合（より好ましくは、１５０〜２６０ｎｍ
の場合）に好適に使用することができる。上記に示した
エッチング条件や、層間絶縁膜およびダミー接続孔形成
用開口部のパターン面積などは一例であり、本発明はこ
れに限定されるものではない。
【００２０】
【発明の効果】本発明では微細でアスペクト比の大きな
接続孔のエッチングにおいて、接続孔以外の領域にダミ
ー接続孔を同時にエッチングで形成することにより、過
剰のＣＦ系ガスを除去し、接続孔底および接続孔側壁の
ＣＦ系堆積物の量を制御でき、加工形状、電気特性に優
れた接続孔を形成できる。
接続孔のエッチングにおいて、接続孔以外の領域にダミ
ー接続孔を同時にエッチングで形成することにより、過
剰のＣＦ系ガスを除去し、接続孔底および接続孔側壁の
ＣＦ系堆積物の量を制御でき、加工形状、電気特性に優
れた接続孔を形成できる。
【００２１】本発明では、ダミー接続孔形成用開口部
を、フォト工程で、層間絶縁膜を露出させずに形成し、
接続孔とダミー接続孔の形成に際して、層間絶縁膜のエ
ッチング時間に遅延を設けることで、これにより層間絶
縁膜中にエッチングストッパ層を形成せずとも、下層配
線層に到達しないダミー接続孔を形成することが可能で
ある。接続孔の形成工程において、エッチングの初期は
ある程度接続孔底部の絶縁膜が除去されるが、エッチン
グが進み孔が深くなると、その孔の側壁と底部にＣＦ系
堆積物が付着しだす。ちょうどこのタイミングでダミー
接続孔形成用開口部の底部のレジスト層がなくなって、
層間絶縁膜のエッチングが始まり、ここからＯラジカル
が発生するので、上記の堆積物が除去され、接続孔のエ
ッチングが進行する。上記効果により、微細なデザイン
ルールに基づく、コンタクトホールやビアホールなどの
接続孔のエッチング工程を有する半導体装置の製造方法
に寄与するところが大きく、産業上の利用価値は高い。
を、フォト工程で、層間絶縁膜を露出させずに形成し、
接続孔とダミー接続孔の形成に際して、層間絶縁膜のエ
ッチング時間に遅延を設けることで、これにより層間絶
縁膜中にエッチングストッパ層を形成せずとも、下層配
線層に到達しないダミー接続孔を形成することが可能で
ある。接続孔の形成工程において、エッチングの初期は
ある程度接続孔底部の絶縁膜が除去されるが、エッチン
グが進み孔が深くなると、その孔の側壁と底部にＣＦ系
堆積物が付着しだす。ちょうどこのタイミングでダミー
接続孔形成用開口部の底部のレジスト層がなくなって、
層間絶縁膜のエッチングが始まり、ここからＯラジカル
が発生するので、上記の堆積物が除去され、接続孔のエ
ッチングが進行する。上記効果により、微細なデザイン
ルールに基づく、コンタクトホールやビアホールなどの
接続孔のエッチング工程を有する半導体装置の製造方法
に寄与するところが大きく、産業上の利用価値は高い。
【図1】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
１ 下層配線層 ２ 層間絶縁膜 ３ レジストパターン ４、４ａ ダミー接続孔形成用開口部 ４ｂ ダミー接続孔 ５ 接続孔形成用開口部
Claims (4)
- 【請求項１】 下層配線層および層間絶縁膜をこの順で
有し、下層配線層上の層間絶縁膜に接続孔を有する半導
体装置において、接続孔を形成するに際して、層間絶縁
膜上にフォトレジスト層を形成する工程、フォトリソグ
ラフィー法により、フォトレジスト層に、底部に層間絶
縁膜が露出する接続孔形成用の開口部と底部に層間絶縁
膜が露出しないダミー接続孔形成用の開口部を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 層間絶縁膜が、ＳｉＯ2系材料層からな
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 フォトレジスト層に接続孔およびダミー
接続孔形成用の開口部を形成した後、プラズマエッチン
グによって、下層配線層が露出するまで接続孔形成用の
開口部の底部をエッチングすることで層間絶縁膜に接続
孔を形成することを特徴とする請求項１または２に記載
の半導体装置の製造方法。 - 【請求項４】 ダミー接続孔形成用の開口部の底部のフ
ォトレジスト層の厚さが、ダミー接続孔形成用の開口部
の底部のフォトレジスト層をプラズマエッチングによっ
て除去する時間と接続孔形成用の開口部の底部の層間絶
縁膜をプラズマエッチングによって除去する時間とがほ
ぼ等しくなるように、フォトレジスト層と層間絶縁膜の
エッチングレートから計算により決定されることを特徴
とする請求項３に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167644A JP3818828B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体装置の製造方法 |
| US09/816,259 US6337270B2 (en) | 2000-06-05 | 2001-03-26 | Process for manufacturing semiconductor device |
| TW090107719A TW492109B (en) | 2000-06-05 | 2001-03-30 | Process for manufacturing semiconductor device |
| KR10-2001-0031146A KR100434887B1 (ko) | 2000-06-05 | 2001-06-04 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167644A JP3818828B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001351896A true JP2001351896A (ja) | 2001-12-21 |
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ID=18670772
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167644A Expired - Fee Related JP3818828B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP3818828B2 (ja) |
| KR (1) | KR100434887B1 (ja) |
| TW (1) | TW492109B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470125B1 (ko) * | 2002-09-09 | 2005-02-05 | 동부아남반도체 주식회사 | 복수레벨의 다마신 패턴 형성 방법 |
| TWI485808B (zh) * | 2012-07-02 | 2015-05-21 | Taiwan Semiconductor Mfg Co Ltd | 半導體裝置及其製造方法 |
| JP2021028968A (ja) * | 2019-08-13 | 2021-02-25 | 東京エレクトロン株式会社 | 基板および基板処理方法 |
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|---|---|---|---|---|
| JP2005064226A (ja) * | 2003-08-12 | 2005-03-10 | Renesas Technology Corp | 配線構造 |
| US20050045993A1 (en) * | 2003-08-28 | 2005-03-03 | Sanyo Electric Co., Ltd. | Semiconductor device with concave patterns in dielectric film and manufacturing method thereof |
| JP2006196545A (ja) * | 2005-01-11 | 2006-07-27 | Toshiba Corp | 半導体装置の製造方法 |
| JP5466102B2 (ja) * | 2010-07-08 | 2014-04-09 | セイコーインスツル株式会社 | 貫通電極付きガラス基板の製造方法及び電子部品の製造方法 |
| FR3003962B1 (fr) | 2013-03-29 | 2016-07-22 | St Microelectronics Rousset | Procede d'elaboration d'un masque de photolitographie destine a la formation de contacts, masque et circuit integre correspondants |
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| US5702982A (en) * | 1996-03-28 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits |
| US5753417A (en) | 1996-06-10 | 1998-05-19 | Sharp Microelectronics Technology, Inc. | Multiple exposure masking system for forming multi-level resist profiles |
| US6225207B1 (en) * | 1998-10-01 | 2001-05-01 | Applied Materials, Inc. | Techniques for triple and quadruple damascene fabrication |
-
2000
- 2000-06-05 JP JP2000167644A patent/JP3818828B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-26 US US09/816,259 patent/US6337270B2/en not_active Expired - Lifetime
- 2001-03-30 TW TW090107719A patent/TW492109B/zh not_active IP Right Cessation
- 2001-06-04 KR KR10-2001-0031146A patent/KR100434887B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100470125B1 (ko) * | 2002-09-09 | 2005-02-05 | 동부아남반도체 주식회사 | 복수레벨의 다마신 패턴 형성 방법 |
| TWI485808B (zh) * | 2012-07-02 | 2015-05-21 | Taiwan Semiconductor Mfg Co Ltd | 半導體裝置及其製造方法 |
| JP2021028968A (ja) * | 2019-08-13 | 2021-02-25 | 東京エレクトロン株式会社 | 基板および基板処理方法 |
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| TW492109B (en) | 2002-06-21 |
| US20010049188A1 (en) | 2001-12-06 |
| KR100434887B1 (ko) | 2004-06-07 |
| US6337270B2 (en) | 2002-01-08 |
| JP3818828B2 (ja) | 2006-09-06 |
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