KR0144428B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법

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KR0144428B1
KR0144428B1 KR1019940037180A KR19940037180A KR0144428B1 KR 0144428 B1 KR0144428 B1 KR 0144428B1 KR 1019940037180 A KR1019940037180 A KR 1019940037180A KR 19940037180 A KR19940037180 A KR 19940037180A KR 0144428 B1 KR0144428 B1 KR 0144428B1
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고이치 하시모토
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

본 발명의 반도체 장치 제조 방법은 CHF3와 CF4중에서 CHF3의 개스 흐름비가 30%이하인 CHF3및 CF4를 함유한 혼합 개스를 상기 에칭 분위기에 도입하고함께 에칭 분위기의 압력을 1.2Torr이하로 설정하며, 4W/㎠이상의 고주파 전력을 한쌍의 전극에 인가하여, 레지스트 패턴을 마스크로 사용하여 에칭함으로써 상기 절연막을 패터닝하는 단계를 포함한다.

Description

반도체 장치의 제조 방법
제1a도 내지 제1c도는 절연막의 패터닝 공정의 일예를 도시한 단면도.
제2도는 본 발명에 따른 에칭에 사용되는 플라즈마 에칭 장치의 일예를 도시한 구성도.
제3a도 및 제3b도는 본 발명의 실시예에 따른 CHF3의 함유율과 고주파 전력의 크기와의 차이에 의존하는 패턴 크기 변환 분포도인데, 제3a도는 패턴 간격이 0.5㎛일때의 패턴 크기 변환을 도시한 도면이고 제3b도는 패턴 간격이 5㎛일때의 패턴 크기 변환을 도시한 도면.
제4a도 및 제4b도는 본 발명의 실시예에 따른 에칭 분위기의 압력과 고주파 전력의 크기와의 차에 의존하는 패턴 크기 변환 분포도인데, 제4a도는 패턴 간격이 0.5㎛일때의 패턴 크기 변환을 도시한 도면이고 제4b도는 패턴 간격이 5㎛일때의 패턴 크기의 변환을 도시한 도면.
제5a도 및 제5b도는 본 발명의 실시예에 따른 에칭 분위기의 압력과 CHF3의 함유율과의 차에 의존하는 패턴 크기 변환 분포도인데, 제5a도는 패텬 간격이 0.5㎛일때의 패턴 크기 변환을 도시한 도면이고 제5b도는 패턴 간격이 5㎛일때의 패턴 크기 변환을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명
1:실리콘 기판 2:실리콘 산화막
3:실리콘 질화막 4,5:레지스트 패턴
10:챔버 11,12:전극
13:배기구 14:개스 도입구
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 절연막의 패터닝 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로 장치의 고집적화에 따라, 반도체 장치 제조의 패터닝 공정에서의 패턴 크기 변환을 감소시켜 에칭의 정확성을 향상시키는 것이 더욱 중요해지고 있다. 패턴 크기 변환이란 제1c도에 도시된 것처럼 에칭된 패턴 P의 크기와 마스크 M의 크기간의 차△L1또는 △L2를 의미한다.
다결정 실리콘과 고융점 금속 규화물의 에칭에 있어서, 이들 막이 MOS트랜지스터의 게이트 전극에 사용되고 게이트 전극의 크기가 아주 강력한 영향을 미친다는 사실로 인해 그 에칭 정확도의 향상이 추구되어 왔다.
상술한 점과 관련하여 실리콘 산화막 및 실리콘 질화막과 같은 절연막의 포토리쏘그래피법에 의한 가공에 있어서는 콘택트 홀 및 바이어(via)홀의 형성이 중요하였기 때문에 정확도에 대한 요구는 비교적 느슨하였다.
따라서, 종래의 절연막 에칭 기술은 배선 재료의 피복성을 개선하기 위해 배선 재료의 단면을 약간 데이터 형상으로 형성하는 것(이것은 패턴 크기 변환을 크게 하는 것을 의미한다)과 에칭시에 마스크 또는 하부막에 대한 선택비를 향상시키는 것이 추구되었다. 그 결과, 전형적인 절연막의 에칭 기술로는 대략 1:1의 비율로 CF4와 CHF3를 함유하고 있는 혼합 개스로부터 발생된 플라즈마가 사용되었다.
그러나 절연막의 에칭 공정중에 홀이 없는 패턴이 형성될 경우, 그 패턴 정확도를 홀 패턴의 헝성시 보다도 높게할 필요가 있고 그에 따라 패턴 크기 변환을 작게 할 필요가 있다.
절연막의 패턴에 있어서는 실리콘 기판이 국부적으로 산화될 때 마스크로서 사용되는 실리콘 질화막의 패턴과, 다결정 실리콘막을 처리하여 게이트 전극이 형성될 때 마스크로서 사용되는 실리콘 산화막의 패턴등이 잘 알려져 있다.
그러나 절연막에 패터닝시에 패턴 크기 변환차를 감소시키는 것 외에도 패터닝시에패턴 크기 변환차의 차이(△L1-△L2)를 감소시킬 필요가 있다. 예를들어, 마스크 패턴 즉 실리콘 질화막 캐턴이 국부 산화시에 불균일한 크기로 될 때, 국부 산화막으로 에워싸인 활성 영역의 패턴 크기의 정확도가 저하되고 복수의 활성 영역에 형성된 트랜지스터의 특성이 불균일해 진다는 문제가 있다.
특히, SRAM과 같이 고집적화가 요구되는 장치에 있어서는 활성 영역의 크기 또한 나노(nano) 단위가 요구되기 때문에 실리콘 질화막으로 구성된 마스크의 크기 정확도와 패턴 크기 변환차의 어긋남이 문제가 된다.
본 발명의 목적은 절연막을 패터닝할 때 패턴 크기 변환차이를 작게할 수 있는 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명에 따라서 마스크로서 레지스트 패턴을 사용하여 에칭함으로써 절연막을 패터닝하는 공정은 CHF3와 CHF4중에서 CHF3의 개스 흐름비가 30%이하인 CHF3및 CHF4를 함유한 혼합 개스를 에칭 분위기에 도입하는 단계와, 에칭 분위기의 압력을 1.2 Torr이하로 설정하는 단계와, 4W/㎠이상의 고주파 전력을 한쌍의 전극에 인가하는 단계에 의해 성취된다.
패턴 크기 변환차가 절연막의 패턴 간격의 상대적 크기에 상관없이 줄어들 수 있고 그 차이 또한 상술한 조건하에서 줄어든다는 것이 실험을 통해 증명되었다. 이는 중성 종(neutral species)으로부터 초래되는 에칭 저해물이 패턴의 측벽상에 잘 누적되지 않도록 하기 때문에 패턴의 간격이 비교적 넓은 경우의 패턴 크기 변환차가 감소하고 패턴 크기 변환차의 차이가 작게 되는 것으로부터 알 수 있다.
측벽상에 이러한 종의 누적으로 인한 패턴 밀도 의존 현상은 절연막의 에칭 작용에는 알려져 있지 않다. 패턴 크기 변환차의 오차를 줄이는 데에는 상술한 수단이 적당하다는 사실과 특히, 상기 수단이 실리콘 질화막의 에칭작용에 큰 영향을 미친다는 사실은 결코 자명하거나 추정할 수 있는 것이 아니라 엄격한 실험을 통해 밝혀진 것이다.
또한 에칭 분위기 압력이 0.7Torr이하로 설정되고 고주파 전력이 6W/㎠2이상으로 설정될 경우, 패턴 크기 변환차는 0.025㎛이하로 된다. 게다가, CHF3의 개스 흐름비가 20%이하로 설정되고 고주파 전력이 4W/㎠2이상으로 설정될 경우 패턴 크기 변환차는 0.05㎛이하로 된다.
고 정밀도로 패터닝된 실리콘 질화막은 예를들어 실리콘층의 국부 산화시에 산화 억제 마스크로서 이용된다.
이하 절연막의 패턴의 패턴 크기 변환차의 차이에 대해 설명하기로 한다.
포토리쏘그래피법에 의해 패터닝된 절연막 패턴의 패턴 크기 변환차는 절연막의 두께에 따라 증가하기 때문에, 이 패턴 크기 변환차를 작게 하기 위해서는 절연막을 얇게 하면 되지만 그 막 두께에는 최적치가 존재한다.
예를들어, 국부적으로 산화된 막의 가장자리에서 생성된 새의 부리(bird's beak)영역이 실리콘 기판의 국부 산화를 위한 산화 억제 마스크로서 사용되는 실리콘 질화물의 두께가 감소함에 따라 증가하고, 실리콘 기판에서의 결정결함 발생의 증가와 실리콘 질화막 두께에 따른 패턴 크기 변환차의 증가가 고려될 때 두께의 최적치가 존재한다는 사실이 본 발명자에 의해 실험을 통해 명확히 밝혀졌다.
또한, 실리콘 산화막을 마스크로하여 도전막을 패터닝함으로써 MOS트랜지스터의 게이트 전극을 형성할 경우, 실리콘 산화막의 막 두께에도 최적치가 존재하고 단지 실리콘 산화막을 얇게 하는 것만으로는 불충분하다.
패턴 밀도가 큰 영역과 작은 영역을 서로 비교하면 , 절연막의 패터닝시에 이들 영역에서 패턴 크기 변환차에 차이가 생기는 것이 실험에 의해 밝혀졌다.
따라서, 절연막 두께에 대한 의존성과 패턴 밀도에 대한 의존성을 작게하는 패터닝 조건이 요구된다.
이하 패터닝 공정시에 생성된 패턴 크기 변환차의 차이를 조사하여 그 차이를 가능한한 작게 하는 방법에 대해 설명하기로 한다.
먼저, 실험 내용과 그 결과를 설명한다.
제1a도에 도시된 것처럼 실리콘 기관(1)의 표면을 열적으로 산화시킴으로써 5㎚의 두께를 갖는 실리콘 산화막(2)이 형성되고, 감압 CVD법에 의해 그 위에 두께가 120㎚인 실리콘 질화막(3)이 형성된다.
다음에 제1b도에 도시된 것처럼, 실리콘 질화막(3)상에 포토레지스트를 도포한 것을 노광 및 현상하고, 패턴 밀도가 높은 제1영역에는 0.5㎛의 폭을 각각 갖는 복수개의 라인 레지스트 패턴(4)을 0.5㎛의 간격으로 형성하는 한편, 패턴 밀도가 낮은 제2영역에는 0.5㎛의 폭을 각각 갖는 복수개의 라인레지스트 패턴(5)을 5.0㎛의 간격으로 형성한다. 그 후에, 제2도에 도시된 것과 같은 플라즈마 에칭 장치의 챔버(10)내에 위치된 한쌍의 전극(11,12)중에서 전즉(11)의 접지측에 실리콘 기관(1)을 탑재한다. 이들 전극(11,12)은 9㎜의 좁은 간격으로 배치된다.
도시되지 않은 로드 록(load lock)을 통해 전극(11)상에 실리콘 기판(1)을 설치한 후에, 개스 도입구(14)를 통해 CF4개스, CHF3개스 및 Ar 개스를 각각 35sccm, 35sccm 및 500sccm의 유량으로 챔버(10)내에 도입한다. 이때, 입력이 1.8Torr에 이르도록 배기구(13)의 펌핑 속도를 조정한다. 또한, 4.5W/㎠의 고주파 전원 Rf의 전력을 한쌍의 전극(11,12)에 인가한다. 그러한 조건에서 제1c도에 도시된 것처럼 레지스트 패턴(4,5)으로 덮히지 않은 영역에 있는 실리콘 질화막(3)을 에칭한다.
이렇게 하여 얻어진 실리콘 질화막(3)의 패턴에서는 0.05㎛의 패턴 크기 변환차 △L1가 0.5㎛의 간격을 가진 레지스트 패턴(4)하에서 발생되었고, 0.15㎛의 패턴 크기 변환차 △L2가 5.0㎛의 간격을 가진 레지스트 패턴(5)에서 발생되었다.
실리콘 기판(1)의 표면이 국부적으로 산화될 경우, 실리콘 기판(1)의 표면은 실리콘 질화막(3)상의 레지스트(4,5)가 제거된 후 실리콘 질화막(3)을 산화 억제 마스크로서 이용하여 열적으로 산화된다.
이상 설명한 바에 의해, 패턴 간격의 차에 따라 패턴 크기 변환차에 차이가 발생된다는 것을 알았다.
즉, 제1영역과 제2영역에서의 패턴 크기 변환차의 차이(△L1-△L2)는 0.1㎛였다. 이 차이는 0.5㎛ 또는 그 이하의 폭을 각각 가진 복수의 패턴이 간격을 서로 다르게 함으로써 형성될 경우 결코 무시할 수 없는 값이다.
다음에는 패턴에 의존하는 패턴 크기 변환차의 차이의 허용량에 대해 설명한다.
120㎚의 막 두께를 가진 실리콘 질화막은 국부 산화를 위한 포토리쏘그래피에 의해 최소 0.25㎛간격으로 패터닝될 가능성이 있고, 그 경우의 패턴 크기 변환차의 어긋남을 0.25㎛의 10%인 0.02㎛ 이내로 조절할 수 있으면, 패턴 간격의 차이로 인한 패턴 크기 변환차의 차이가 무시될 수 있는 것으로 생각된다.
여기서, 최소 패턴 폭의 10%이하로 한 이유는 이 값이 일반적인 패턴 크기 정확도에 허용치로서 요구되는 값이기 때문이다. 이 허용치는 이하에 주어진 문헌과 기타의 수많은 문헌에 기재되어 있지만, 패턴 크기 변환차의 차이의 허용치에 대해서는 보고되지 않고 있다. SRAM의 경우에는 활성영역의 폭의 오차를 상긱단위 즉 10%이하로 억압하는 것이 바람직하다.
(1)S.Witteko다, P.Jekins:SEMI테크놀로지 심포지엄 93. 강연예고집 pp.170-180
(2)Hiroshi Nozue:SEMI 테크놀로지 심포지엄 92. 강연예고집 pp.25-33
(3)M.L. Schattenburg and H.I.Smith:Proc.1991 Int.Microprocess Cont. pp.63-70
상기한 실리콘 질화막을 패터닝하는 경우에, CF4에 대한 CH3의 비율, 압력 및 고주파 전력을 파라미터로서 실험을 행했을 때, 그 결과는 제3a도, 제3b도, 제4a도, 제4b도, 제5a도 및 제5b도에 도시된 것으로 나타났다. 제3a도, 제4a도 및 제5a도에서 절선의 교차점에 표시된 숫자는 패턴 간격이 0.5㎛일때의 패턴 크기 변환차를 나타내고, 제3b도, 제4b도 및 제5b도의 숫자는 패턴 간격이 5㎛일때의 패턴 크기 변환차를 나타낸다.
여기서, 패턴 폭을 0.5㎛로 규정한다. 이 경우, 패턴 폭 0.5㎛의 10%이하 즉, 0.05㎛이하의 패턴 크기 변환차의 차이가 요구된다.
제3a도, 제3b도는 에칭 분위기의 압력을 1.8Torr로 일정하게 유지하면서 고주파 전력의 크기(횡 좌표축), CHF3의 함유율(종좌표축) 및 패턴 크기 변환차간의 관계를 도시하고 있다. CH3의 함유율은 챔버내에 도입하는 CF4및 CHF3의 혼합 개스와 CHF3와의 비율을 나타낸다.
그 결과, 고주파 전력을 350W(대략 4W/㎠), CHF3의 함유율을 30%로 설정했을 때, 패턴 크기 변환차의 차이(L1-L2)는 단지 0.043㎛가 되었다. 이렇게 하면 CH3의 함유율을 30%이하로 조절함으로써 패턴 크기 변환차의 차이를 대략 0.05㎛이하로 조절하는 것이 실현된다.
CHF3의 함유율을 20%로 유지하면서 패튼 크기 변환차, 고주파 전력의 출력 및 에칭 분위기의 압력을 조사했을 때, 제4a도 및 제4b도에 도시된 결과가 나타났다. 제4a도 및 제4b도에서의 곡선은 패턴 크기 변환차의 등고선을 나타낸다.
이들 결과로부터, 고주파 전력의 출력(종좌표축)이 400W이상이고 에칭 분위기의 압력(횡좌표축)이 1.2Torr 이하인 범위내의 조건하에서 0.05㎛이하의 패턴 크기 변환차가 얻어지고, 그 범위에서는 패턴 크기 변환차의 차이가 패턴 폭 0.5㎛의 10%이하라고 하는 허용 조건을 만족한다.
고주파 전력의 출력을 500W로 유지하고 CHF3의 함유율과 에칭 분위기의 압력간의 관계를 이들 결과에 기초하여 실험을 통해 조사했을 때, 제5a도 및 제5b도에 도시된 값이 CHF3가 40%이하이고 압력이 0.9Torr이하인 범위내에서 얻어졌다. 제5a도 및 제5b도에서의 곡선은 패턴 크기 변환차의 등고선을 나타낸다.
이들 결과로부터 패턴 크기 변환차의 차이를 더욱 작게 하는 조건을 얻을 수 있다.
상술한 3개의 실험을 통해 명확히 알 수 있는 것은 패턴 크기 변환차의 패턴 간격에 대한 의존성은 CHF3의 함유율이 감소되고 에칭 분위기의 압력이 감소되며 고주파 전력의 크기가 증가할때보다 작게 감소한다는 것이다.
그러나 이들 피라미터를 상기 범위보다도 크게 변화시키면, 실리콘 기판(1)에 대한 에칭 선택비가 저하되거나 방전 안정도가 저하된다. 이러한 사실을 고려하면, 실시예에서의 최적의 에칭 조건으로는 CF4를 64sccm, CHF3를 16sccm, 아르곤 개스를 500sccm, 챔버내의 압력을 0.5Torr, 고주파 전력을 6W/㎠(500W)로 하는 것이 얻어진다. 이 경우, CF4와 CHF3의 혼합 개스에서 CHF3의 개스 비율은 20%이다.
또한, 허용치를 패턴 폭 0.5㎛의 10%이하로 설정하면, 실험적으로 알려져 있는 범위내에서 CF4와 CHF3의 혼합 개스중에서 CHF3의 함유율을 20%이하, 에칭 분위기의 압력을 1.2Torr이하, 고주파 전력을 5W/㎠이상으로 하는 조건이 얻어진다. 허용치를 패턴폭 0.25㎛의 10%이하로 엄격하게 설정할 경우에는 CH4와 CHF3의 혼합 개스중에서 CHF3개스 비율을 30%이하, 챔버내의 압력을 0.7Torr이하, 고주파 전력을 6W/㎠이상으로 설정하는 조건이 얻어진다.
또한, 최소 0.25㎛폭의 실리콘 질화막의 패턴이 실리콘의 국부 산화(LOCOS)의 마스크로서 이용될때에는 패턴 폭의 20%인 대략0.05㎛까지 허용될 수 있기 때문에 조건을 선택할 수 있는 범위가 넓어진다.
특정 조건하에서 생성되는 패턴 크기 변환차의 차이가 상술한 바와 같이 제어되는 이유로서는 다음과 같은 것을 생각할 수 있다.
우선 제1c도에서, 패턴 간격이 넓은 제2영역에서는 패터닝시에 비스듬하게 진행하는 수소 화합물과 같은 중성 종이 실리콘 질화막(3)의 패턴의 측벽에 부착하기 쉽고 그 부착물이 에칭 마스크로서 작용하기 때문에, 폭이 넓은 테이퍼 에칭이 발생된다. 이것에 대하여, 패턴 간격이 좁은 제1영역에서는 인접 패턴으로 인해 비스듬히 진행하는 중성 종이 측벽에 부착되기가 어렵고, 이로써 테이퍼 에칭이 발생되기가 어렵다. 이것에 의해 패터닝시에 패턴 크기 변환차의 차이(△L1-△L2)가 생기는 것으로 생각된다.
따라서, 상술한 파라미터를 상술한 조건으로 설정하는 것에 의해, 기관 주변의 분위기중에 존재하는 중성 종을 감소시키고, 패턴 측벽의 부착물을 통해 투과되기에 충분한 에너지르 에천트(etchant)에 제공하여 테이퍼 에칭으로 인한 패턴 크기 변환차를 감소시키고 또한 패턴 크기 변환차의 차이를 감소시킨다.
이화같은 패턴 크기 변환차는 예를들어 레니스트 패턴을 마스크로 하여 0.5㎛, 1.5㎛ 및 5.0㎛의 간격을 갖는 패턴을 영역을 구분하여 형성하면, 1.5㎛의 패턴과 5㎛의 패턴간의 차이와 비교할 때 0.5㎛의 패턴과 1.5㎛의 패턴간의 패턴 크기 변환차의 차이가 특히 크다는 것을 알 수 있었다.
이것은 중성종의 측벽으로 부착이 1.5㎛ 또는 5.0㎛하여금 패턴 간격의 경우와 비교해 볼 때 0.5㎛의 패턴 간격의 경우에 두드러지게 작다는 사실로 알 수 있다.
상술한 에칭 조건의 범위가 실험에 의해 밝혀진 것이기는 하지만, 이와같은 패턴 크기 변환차의 문제와 그에 대응하는 방법 자체가 본 발명의 범위내에 있고 실험으로 커버되지 않는 영역에 대해서도 이미 알려져 있는 파라미터 의존성으로부터 유추할 수 있음은 물론이다. 또한, 이 허용치에 따라서 에칭 조건의 범위가 변화하는 것도 이미 설명한 바 있다.
또한, 이상의 설명에서는 실리콘 질화막을 패터닝 대상으로서 채택했지만 실리콘 질화막의 패터닝의 경우에도 패턴 크기 변환차의 차이가 있으나 본 발명의 방법을 채용함으로써 그 차이와 패턴 크기 차이를 작게할 수 있다.
상술한 바와 같이 본 발명에 따라서, 반응 개스의 혼합비, 고주파 전력의 크기, 에칭분위기의 압력 및 패턴 크기 변환차이 차이간의 각 관계는 실험에 의해 그래프로 도시되어 있으며, 상기 조건의 최적 범위를 구할 수 있다. 따라서, 절연막을 마스크로하는 LOCOS의 패턴과 절연막을 마스크로 하여 패터닝하는 도전막의 패턴을 고 정밀도로 제어할 수 있다.

Claims (9)

  1. 절연막상에 레지스트 패턴을 형성하는 단계와; 에칭 분위기에서 한쌍의 전극 사이에 상기 절연막을 배치하는 단계와; CHF3와 CF4중에서 CHF3의 개스 흐름비가 30%이하인 CHF3및 CH4를 함유한 혼합 개스를 상기 에칭 분위기에 도입하고, 상기 에칭 분위기의 압력을 1.2Torr이하로 설정하며, 4W/㎠이상의 고주파 전력을 상기 한쌍의 전극에 인가하여, 마스크로서 레지스트 패턴을 사용하여 애칭함으로써 상기 절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 절연막은 실리콘 질화막이고, 상기 절연막은 CHF3와 CF4중에 20%이하로 설정된 CHF3의 개스 흐름비와 4W/㎠이상으로 설정된 고주파 전력을 가지고 선택적으로 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 실리콘층은 상기 실리콘 질화막 아래에 존재하고, 패터닝된 상기 실리콘 질화막은 상기 실리콘층을 국부적으로 산화시키기 위한 산화 억제 마스크로서 사용되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 절연막은 실리콘 질화막이고, 상기 절연막은 0.7Torr이하로 설정된 상기 압력과 6W/㎠이상으로 설정된 고주파 전력을 가지고 선택적으로 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 실리콘층은 상기 실리콘 질화막 아래에 존재하고 패터닝된 상기 실리콘 질화막은 상기 실리콘층을 국부적으로 산화시키기 위한 산화 억제 마스크로서 사용되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1영역에 형성된 복수의 제1레니스트 패턴과, 상기 제1영역보다 작은 패턴 밀도를 갖는 제2영역에 형성된 복수의 제2레지스트 패턴을 절연막상에 형성하는 단계와; 중성 종이 측벽에 부착되지 않게 하면서 상기 제1레지스트 패턴과 상기 제2레지스트 패턴을 마스크로서 이용하여 상기 절연막을 에칭함으로써 상기 절연막을 패터닝하는 단계와; 상기 제1레지스트 패턴 아래에 존재하는 상기 절연막의 패턴의 패턴 크기 변환차와 상기 제2레지스트 패턴 아래에 존재하는 상기 절연막의 패턴의 패턴 크기 변환차이간의 차이를 최소 패턴 폭의 10%이내로 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제7항에 있어서, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제7항에 있어서, 실리콘층은 상기 절연막 아래에 존재하고, 상기 절연막은 실리콘 질화막이며, 상기 실리콘 질화막의 패턴은 상기 실리콘층이 국부적으로 산화될 때 산화 억제 마스크로서 이용되는 것을 특징으로 하는 반도체 장치 제조 방법.
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