KR950021178A - 반도체 장치의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract 7
- 238000004519 manufacturing process Methods 0.000 title claims abstract 6
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 6
- 229910052710 silicon Inorganic materials 0.000 claims 6
- 239000010703 silicon Substances 0.000 claims 6
- 238000000034 method Methods 0.000 claims 5
- 230000002401 inhibitory effect Effects 0.000 claims 3
- 230000003647 oxidation Effects 0.000 claims 3
- 238000007254 oxidation reaction Methods 0.000 claims 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 230000007935 neutral effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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Abstract
본 발명의 반도체 장치 제조 방법은 CHF3와 CF4중에서 CHF3의 개스 흐름비가 30%이하인 CHF3및 CF4를 함유한 혼합 개스를 상기 에칭 분위기에 도입하고함께 에칭 분위기의 압력을 1.2Torr이하로 설정하며, 4W/㎠이상의 고주파 전력을 한쌍의 전극에 인가하여, 레지스트 패턴을 마스크로 사용하여 에칭함으로써 상기 절연막을 패터닝하는 단계를 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 에칭에 사용되는 플라즈마 에칭 장치의 일예를 도시한 구성도.
Claims (9)
- 절연막상에 레지스트 패턴을 형성하는 단계와; 에칭 분위기에서 한쌍의 전극 사이에 상기 절연막을 배치하는 단계와; CHF3와 CF4중에서 CHF3의 개스 흐름비가 30%이하인 CHF3및 CH4를 함유한 혼합 개스를 상기 에칭 분위기에 도입하고, 상기 에칭 분위기의 압력을 1.2Torr이하로 설정하며, 4W/㎠이상의 고주파 전력을 상기 한쌍의 전극에 인가하여, 마스크로서 레지스트 패턴을 사용하여 애칭함으로써 상기 절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 절연막은 실리콘 질화막이고, 상기 절연막은 CHF3와 CF4중에 20%이하로 설정된 CHF3의 개스 흐름비와 4W/㎠이상으로 설정된 고주파 전력을 가지고 선택적으로 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제3항에 있어서, 실리콘층은 상기 실리콘 질화막 아래에 존재하고, 패터닝된 상기 실리콘 질화막은 상기 실리콘층을 국부적으로 산화시키기 위한 산화 억제 마스크로서 사용되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 절연막은 실리콘 질화막이고, 상기 절연막은 0.7Torr이하로 설정된 상기 압력과 6W/㎠이상으로 설정된 고주파 전력을 가지고 선택적으로 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제5항에 있어서, 실리콘층은 상기 실리콘 질화막 아래에 존재하고 패터닝된 상기 실리콘 질화막은 상기 실리콘층을 국부적으로 산화시키기 위한 산화 억제 마스크로서 사용되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제1영역에 형성된 복수의 제1레니스트 패턴과, 상기 제1영역보다 작은 패턴 밀도를 갖는 제2영역에 형성된 복수의 제2레지스트 패턴을 절연막상에 형성하는 단계와; 중성 종이 측벽에 부착되지 않게 하면서 상기 제1레지스트 패턴과 상기 제2레지스트 패턴을 마스크로서 이용하여 상기 절연막을 에칭함으로써 상기 절연막을 패터닝하는 단계와; 상기 제1레지스트 패턴 아래에 존재하는 상기 절연막의 패턴의 패턴 크기 변환차와 상기 제2레지스트 패턴 아래에 존재하는 상기 절연막의 패턴의 패턴 크기 변환차이간의 차이를 최소 패턴 폭의 10%이내로 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제7항에 있어서, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제7항에 있어서, 실리콘층은 상기 절연막 아래에 존재하고, 상기 절연막은 실리콘 질화막이며, 상기 실리콘 질화막의 패턴은 상기 실리콘층이 국부적으로 산화될 때 산화 억제 마스크로서 이용되는 것을 특징으로 하는 반도체 장치 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP93-336965 | 1993-12-28 | ||
JP5336965A JPH07201809A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950021178A true KR950021178A (ko) | 1995-07-26 |
KR0144428B1 KR0144428B1 (ko) | 1998-08-17 |
Family
ID=18304249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940037180A KR0144428B1 (ko) | 1993-12-28 | 1994-12-27 | 반도체 장치의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5670017A (ko) |
JP (1) | JPH07201809A (ko) |
KR (1) | KR0144428B1 (ko) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5922622A (en) * | 1996-09-03 | 1999-07-13 | Vanguard International Semiconductor Corporation | Pattern formation of silicon nitride |
US6071793A (en) * | 1998-02-02 | 2000-06-06 | Chartered Semiconductor Manufacturing Ltd. | Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect |
US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
US20040087153A1 (en) * | 2002-10-31 | 2004-05-06 | Yan Du | Method of etching a silicon-containing dielectric material |
CN105590873B (zh) * | 2015-12-23 | 2018-07-03 | 苏州工业园区纳米产业技术研究院有限公司 | 一种干法刻蚀凸块形貌可控的制备方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5302240A (en) * | 1991-01-22 | 1994-04-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
-
1993
- 1993-12-28 JP JP5336965A patent/JPH07201809A/ja active Pending
-
1994
- 1994-12-07 US US08/350,841 patent/US5670017A/en not_active Expired - Fee Related
- 1994-12-27 KR KR1019940037180A patent/KR0144428B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0144428B1 (ko) | 1998-08-17 |
JPH07201809A (ja) | 1995-08-04 |
US5670017A (en) | 1997-09-23 |
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