JPH04137751A - バイア・ホールの形成方法 - Google Patents
バイア・ホールの形成方法Info
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- JPH04137751A JPH04137751A JP2416750A JP41675090A JPH04137751A JP H04137751 A JPH04137751 A JP H04137751A JP 2416750 A JP2416750 A JP 2416750A JP 41675090 A JP41675090 A JP 41675090A JP H04137751 A JPH04137751 A JP H04137751A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[0001]
本発明は、一般に集積回路組立工程における誘電体層の
エツチングに関しており、特に回路のメタライゼーショ
ンのための二重層誘電体のバイア・ホール(viaho
le )をエツチングする手法に関している。 [0002]
エツチングに関しており、特に回路のメタライゼーショ
ンのための二重層誘電体のバイア・ホール(viaho
le )をエツチングする手法に関している。 [0002]
従来の集積回路組立工程では、トランジスタなどの回路
デバイスを半導体基板に成形した。金属または他の導電
性接点および相互接続を、半導体基板上に蒸着したフィ
ールド酸化物層などの誘電体上およびその中に成形した
。大規模(LSI)および超大規模(VLSI)集積回
路技術では、集積回路の表面上に相互接続を成す多数の
メタライゼーション層を有することが一般的である。各
メタライゼーション層の間に絶縁性誘電体が蒸着されて
いる。誘電体層の予め定められた位置にバイア・ホール
を作ることにより、メタライゼーション層間に電気接点
バイアを形成して、次のメタライゼーション層の蒸着に
より、その前の接点用金属層の選ばれた部分と接続させ
ている。 [0003] 従来の集積回路メタライゼーション工程では、二酸化珪
素または窒化珪素を、中間層誘電体材料として使用して
いた。米国特許第4.545.852号に、二重層誘電
体工程が開示しである。この二重層誘電体は、多くの工
程上の利点をもたらすが2つの異なる層を通るバイア・
ホールをエツチングするために2つの異なるエツチング
を要求される点が1つの短所である。 [0004] 二重層誘電体膜の上層はプラズマ強化化学的蒸着(PE
CVD)窒化珪素であり、下層はPECVD二酸化珪素
である。窒化珪素層は一般に弗素分の強いプラズマ・エ
ッチングでエツチング処理され、二酸化珪素層は一般に
弗素分の欠けたフルオロカーボン・プラズマ・エッチン
グでエツチング処理される。窒化物層は大部分が化学反
応によりエツチングされ、酸化物エツチングでは一般に
イオン衝撃を必要とする。窒化珪素の化学エツチングは
、核層にエツチングされる等方性形状の開口部をもたら
す。二酸化珪素層のイオン衝撃は、いわゆる異方性、ス
トレート壁形状をもならす。これまでに実践されている
ように、これらの2つの異なるエツチング方法は、離散
的工程および別々のエツチング小室で行われている。こ
れらのエツチング手法を用いて二重層誘電体にバイア・
ホールを形成するためには、窒化物層を、第一段階で1
つの処理小室においてエツチングし、窒化物層にバイア
・ホールをエツチングしてから別の処理小室に移し、第
二処理段階でエツチングしてバイア・ホールを酸化物層
にまで伸ばして、酸化物層の下の金属層上面を露出させ
る必要がある。このように、別個の工程では、単一誘電
体層メタライゼーション層程よりも多くの時間、機器、
労力および処理複雑性が要求される。処理小室間の移送
中にウェファ−汚染の危険もある。 [0005] バイアを形成するときに一般に生じる別の問題は、スト
レート壁バイア・ホール(垂直異方性形状)への金属蒸
着/被覆が困難なことである。正しく金属被覆しなけれ
ば、集積回路は正しく機能しない。バイア・ホールに傾
斜側壁を有することが望ましいが、二酸化珪素層上に窒
化珪素層のある二重層誘電体ではそれを得ることは困難
である。窒化物の等方性化学的エツチングは二重の問題
を引き起こす。その1つは、特に多層メタライゼーショ
ンにおいて、窒化物層の厚さが一般に不均一になること
である。多層を作ると、相互接続および異なる層の相互
接続のクロスオーバにより、表面が不均一になる。この
不均一性は、PECVD酸化物および窒化物層で繰り返
される。不均一性を減少させて次のメタライゼーション
層をもっと確実に蒸着することのできるように、従来は
、平面化(planarization)ステップの介
入を必要とした。このステップでは、窒化物層の高い部
分が薄くされる。窒化物層を化学的にエツチングする場
合には、従来通り、窒化物層が薄い箇所では、化学的エ
ツチングにより、窒化物のレジスト層の下を横方向に継
続してエツチングする。したがって、窒化物膜の薄い箇
所に形成されたバイア・ホールは、窒化物膜の厚い箇所
に形成されたものよりも大きくなる。ウェファ−全体に
わたるバイア・ホールのサイズのこの分布は工程問題を
引き起こし、大きなホールの金属被覆がその問題の1つ
になる。1つの酸化物層誘電体バイア・エツチングでさ
え、異なるエツチング小室において2つの異なるエツチ
ング(等方性エツチングに続いて異方性エツチング)が
要求される。そうでなければ、金属被覆問題が引き起こ
る。 [0006] 二重層誘電体でのエツチング・バイア・ホールの従来手
法では、一般に、図2に示すように、窒化物層を通る垂
直側壁を伴うバイア・ホール、酸化物層上部の階段形状
、および酸化物層を通り伸びる直径が減縮するホール(
破線のとおり)が作り出される。 したがって、バイア形成のために二重層誘電体にバイア
・ホールを形成するもつと侵れた方法に対するニーズが
依然としである。米国マイクロン・テクノロジー社のR
,C,Langley他は、ポリシリコン上に金属珪化
物のある重合体(polycide)混成ゲート構造を
形成するための1小室重合体サンドイッチ・エツチング
方法を最近提示した(Semiconductor I
nternationl 1989年10月、95−
97頁)。二重層誘電体にバイア・ホールを形成するた
めに、有効かつ信頼性のある1つの小室工ッチング工程
を経ることは望ましい。 [0007]
デバイスを半導体基板に成形した。金属または他の導電
性接点および相互接続を、半導体基板上に蒸着したフィ
ールド酸化物層などの誘電体上およびその中に成形した
。大規模(LSI)および超大規模(VLSI)集積回
路技術では、集積回路の表面上に相互接続を成す多数の
メタライゼーション層を有することが一般的である。各
メタライゼーション層の間に絶縁性誘電体が蒸着されて
いる。誘電体層の予め定められた位置にバイア・ホール
を作ることにより、メタライゼーション層間に電気接点
バイアを形成して、次のメタライゼーション層の蒸着に
より、その前の接点用金属層の選ばれた部分と接続させ
ている。 [0003] 従来の集積回路メタライゼーション工程では、二酸化珪
素または窒化珪素を、中間層誘電体材料として使用して
いた。米国特許第4.545.852号に、二重層誘電
体工程が開示しである。この二重層誘電体は、多くの工
程上の利点をもたらすが2つの異なる層を通るバイア・
ホールをエツチングするために2つの異なるエツチング
を要求される点が1つの短所である。 [0004] 二重層誘電体膜の上層はプラズマ強化化学的蒸着(PE
CVD)窒化珪素であり、下層はPECVD二酸化珪素
である。窒化珪素層は一般に弗素分の強いプラズマ・エ
ッチングでエツチング処理され、二酸化珪素層は一般に
弗素分の欠けたフルオロカーボン・プラズマ・エッチン
グでエツチング処理される。窒化物層は大部分が化学反
応によりエツチングされ、酸化物エツチングでは一般に
イオン衝撃を必要とする。窒化珪素の化学エツチングは
、核層にエツチングされる等方性形状の開口部をもたら
す。二酸化珪素層のイオン衝撃は、いわゆる異方性、ス
トレート壁形状をもならす。これまでに実践されている
ように、これらの2つの異なるエツチング方法は、離散
的工程および別々のエツチング小室で行われている。こ
れらのエツチング手法を用いて二重層誘電体にバイア・
ホールを形成するためには、窒化物層を、第一段階で1
つの処理小室においてエツチングし、窒化物層にバイア
・ホールをエツチングしてから別の処理小室に移し、第
二処理段階でエツチングしてバイア・ホールを酸化物層
にまで伸ばして、酸化物層の下の金属層上面を露出させ
る必要がある。このように、別個の工程では、単一誘電
体層メタライゼーション層程よりも多くの時間、機器、
労力および処理複雑性が要求される。処理小室間の移送
中にウェファ−汚染の危険もある。 [0005] バイアを形成するときに一般に生じる別の問題は、スト
レート壁バイア・ホール(垂直異方性形状)への金属蒸
着/被覆が困難なことである。正しく金属被覆しなけれ
ば、集積回路は正しく機能しない。バイア・ホールに傾
斜側壁を有することが望ましいが、二酸化珪素層上に窒
化珪素層のある二重層誘電体ではそれを得ることは困難
である。窒化物の等方性化学的エツチングは二重の問題
を引き起こす。その1つは、特に多層メタライゼーショ
ンにおいて、窒化物層の厚さが一般に不均一になること
である。多層を作ると、相互接続および異なる層の相互
接続のクロスオーバにより、表面が不均一になる。この
不均一性は、PECVD酸化物および窒化物層で繰り返
される。不均一性を減少させて次のメタライゼーション
層をもっと確実に蒸着することのできるように、従来は
、平面化(planarization)ステップの介
入を必要とした。このステップでは、窒化物層の高い部
分が薄くされる。窒化物層を化学的にエツチングする場
合には、従来通り、窒化物層が薄い箇所では、化学的エ
ツチングにより、窒化物のレジスト層の下を横方向に継
続してエツチングする。したがって、窒化物膜の薄い箇
所に形成されたバイア・ホールは、窒化物膜の厚い箇所
に形成されたものよりも大きくなる。ウェファ−全体に
わたるバイア・ホールのサイズのこの分布は工程問題を
引き起こし、大きなホールの金属被覆がその問題の1つ
になる。1つの酸化物層誘電体バイア・エツチングでさ
え、異なるエツチング小室において2つの異なるエツチ
ング(等方性エツチングに続いて異方性エツチング)が
要求される。そうでなければ、金属被覆問題が引き起こ
る。 [0006] 二重層誘電体でのエツチング・バイア・ホールの従来手
法では、一般に、図2に示すように、窒化物層を通る垂
直側壁を伴うバイア・ホール、酸化物層上部の階段形状
、および酸化物層を通り伸びる直径が減縮するホール(
破線のとおり)が作り出される。 したがって、バイア形成のために二重層誘電体にバイア
・ホールを形成するもつと侵れた方法に対するニーズが
依然としである。米国マイクロン・テクノロジー社のR
,C,Langley他は、ポリシリコン上に金属珪化
物のある重合体(polycide)混成ゲート構造を
形成するための1小室重合体サンドイッチ・エツチング
方法を最近提示した(Semiconductor I
nternationl 1989年10月、95−
97頁)。二重層誘電体にバイア・ホールを形成するた
めに、有効かつ信頼性のある1つの小室工ッチング工程
を経ることは望ましい。 [0007]
本発明の1つの目的は、集積回路のメタライゼーション
に関して二重層誘電体のバイア・ホールの形成を改善す
ることである。 発明の別の目的は、二重層誘電体のバイア・ホールを形
成する工程を簡略化することである。 発明の他の目的は、次の二酸化珪素および窒化珪素層で
形成される二重層誘電体にエツチングされるバイア・ホ
ールの側壁形状を改善することである。 さらに別の目的は、金属上面をエツチングまたは酸化す
ることなく、実質的に下にある金属線上の二重層誘電体
のバイア・ホールをエツチングすることであるまたさら
に別の目的は、二重層誘電体の窒化物層厚さの変動によ
り生じるバイア・ホール径の変動を減らすことである。 本発明のもう1つの目的は、1つの処理小室において二
重層誘電体にバイア・ホールを完全に形成することであ
る。 [0008]
に関して二重層誘電体のバイア・ホールの形成を改善す
ることである。 発明の別の目的は、二重層誘電体のバイア・ホールを形
成する工程を簡略化することである。 発明の他の目的は、次の二酸化珪素および窒化珪素層で
形成される二重層誘電体にエツチングされるバイア・ホ
ールの側壁形状を改善することである。 さらに別の目的は、金属上面をエツチングまたは酸化す
ることなく、実質的に下にある金属線上の二重層誘電体
のバイア・ホールをエツチングすることであるまたさら
に別の目的は、二重層誘電体の窒化物層厚さの変動によ
り生じるバイア・ホール径の変動を減らすことである。 本発明のもう1つの目的は、1つの処理小室において二
重層誘電体にバイア・ホールを完全に形成することであ
る。 [0008]
本発明は、集積回路基板上に形成される二酸化珪素(S
iO)層および酸化物層上に形成される窒化珪素(Si
Ni )層を含んだ、二重層誘電体にバイアを形成する
ための改善された方法である。該方法には、窒化物層上
にフォトレジスト層を形成すること、およびバイア・ホ
ールを定めるためにフォトレジストをパターン化するこ
とを含む。窒化物および酸化物層は、フォトレジスト層
に定められたバイア・ホールを通して連続的にエツチン
グされ、二重層誘電体に1つ以上のバイア・ホールが形
成される。窒化物層のエツチングには、酸化物層よりも
選択的に窒化物をエツチングするプラズマを含む。窒化
物層をエツチングした後に、金属に対して選択的なプラ
ズマ・エッチングにより、バイア・ホールを、酸化物層
を通して下の金属線の上面にまで伸ばすことができる。 次に、下の金属線と接触させるためのバイア・ホール内
を含めて、メタライゼーション層を誘電体上に蒸着する
ことができる。エツチング手順は、エツチングの選択性
をコントロールするために、プラズマの化学的性質を変
化できるサブステップで行うことが望ましい。特に、窒
化物層エツチングのサブステップには酸素を加え、酸化
物層エツチングのサブステップには酸素を減らしたり除
去することができる。この両方のエツチング・サブステ
ップには、1つの処理小室を使用することができる。 [0009] 該工程は、所望のバイア・ホール側壁形状を作るために
コントロールすることもできる。バイア・ホールは、金
属の蒸着を促進させるために、窒化物および酸化物層の
中を連続的に伸びるテーパ側壁により形成することが望
ましい。該コントロールには、フォトレジストで定めら
れるバイア・ホールの異方性エツチングがある。 ″基板″は、一般にその上に形成される中間集積回路構
造を有するウェファ−またはダイを指し、一般に、その
中に形成されるトランジスタまたは他の半導体デバイス
を有する珪素または他の半導体層と、半導体層上の不動
態化電界酸化物層と、酸化物層から半導体層まで下方に
伸びる金属または他の導電性接点と、不動態化層の表面
上を横方向に伸びる相互接続とを含む。 ″よりも選択的に(selectively to)”
という言葉は、″よりも優先的に(preferen
tially over) ” と置き代えることがで
きる。言い換えれば、第二材料よりも第一材料を選択的
にエツチングするということは、第一材料を、第二材料
よりも優先的にエツチングするということを意味する。 [0010]
iO)層および酸化物層上に形成される窒化珪素(Si
Ni )層を含んだ、二重層誘電体にバイアを形成する
ための改善された方法である。該方法には、窒化物層上
にフォトレジスト層を形成すること、およびバイア・ホ
ールを定めるためにフォトレジストをパターン化するこ
とを含む。窒化物および酸化物層は、フォトレジスト層
に定められたバイア・ホールを通して連続的にエツチン
グされ、二重層誘電体に1つ以上のバイア・ホールが形
成される。窒化物層のエツチングには、酸化物層よりも
選択的に窒化物をエツチングするプラズマを含む。窒化
物層をエツチングした後に、金属に対して選択的なプラ
ズマ・エッチングにより、バイア・ホールを、酸化物層
を通して下の金属線の上面にまで伸ばすことができる。 次に、下の金属線と接触させるためのバイア・ホール内
を含めて、メタライゼーション層を誘電体上に蒸着する
ことができる。エツチング手順は、エツチングの選択性
をコントロールするために、プラズマの化学的性質を変
化できるサブステップで行うことが望ましい。特に、窒
化物層エツチングのサブステップには酸素を加え、酸化
物層エツチングのサブステップには酸素を減らしたり除
去することができる。この両方のエツチング・サブステ
ップには、1つの処理小室を使用することができる。 [0009] 該工程は、所望のバイア・ホール側壁形状を作るために
コントロールすることもできる。バイア・ホールは、金
属の蒸着を促進させるために、窒化物および酸化物層の
中を連続的に伸びるテーパ側壁により形成することが望
ましい。該コントロールには、フォトレジストで定めら
れるバイア・ホールの異方性エツチングがある。 ″基板″は、一般にその上に形成される中間集積回路構
造を有するウェファ−またはダイを指し、一般に、その
中に形成されるトランジスタまたは他の半導体デバイス
を有する珪素または他の半導体層と、半導体層上の不動
態化電界酸化物層と、酸化物層から半導体層まで下方に
伸びる金属または他の導電性接点と、不動態化層の表面
上を横方向に伸びる相互接続とを含む。 ″よりも選択的に(selectively to)”
という言葉は、″よりも優先的に(preferen
tially over) ” と置き代えることがで
きる。言い換えれば、第二材料よりも第一材料を選択的
にエツチングするということは、第一材料を、第二材料
よりも優先的にエツチングするということを意味する。 [0010]
図1に示すように組み立てられる集積回路の中に、本発
明に従ってバイア・ホール10が形成される。回路デバ
イス構造(図示していない)は珪素ウェファ−12に形
成され、珪素表面の介在する部分は二酸化珪素(SiO
)層14(例、5500オングストローム厚)の形成ま
たは蒸着により不動態化される。金属線の第−層は、酸
化物層上の回路デバイスを相互接続する。望ましい実施
例では、金属線は、アルミニウム(Al/lX5i)層
16(例、5000オングストローム)と上にあるタン
グステン(W)層17(例、500オングストローム)
とから成る。本発明の説明の目的のために、該構造を基
板と呼ぶ。 [001月 二重層誘電体は、第−層金属線上に形成され、米国特許
第4.545.852号に開示されたものが望ましい。 この誘電体は、基板上の第一二酸化珪素(SiO)層1
8(例、5000オングストローム)(すなわち、フィ
ールド酸化物14および金属線16および17)」およ
び酸化物層18上の窒化珪素(SiN )層20(例、
4500オングストローム)」のプラズマ強化化学的蒸
着(PECVD)により形成される。次に、窒化層が平
面化(例、プラズマ・エッチングにより)される。平面
化は、下にある金属線上の、領域21などの窒化物層の
高くなった部分の厚さを減らす。 [0012] 次に、破線24で示すように、バイア・ホールを定義す
るために、フォトレジスト層(例、14000オングス
トローム)が、露出ウェファ−表面上に蒸着され、パタ
ーン化される。フォトレジスト定義バイア・ホールは、
初期上部開口部径1.85μmおよび窒化物層21表面
のベース直径1.2μmを有することが望ましい。 発明に従う一連のサブステップまたは工程により、二重
層誘電体を通り金属層17までのバイア・ホール10を
エツチングするために、ウェファ−は米国カリフォルニ
ア州のLam Re5earch社製LRC4500R
ainbow酸化物エツチャーなどの処理小室に入れら
れる。 [0013] 第一サブステップまたは工程では、窒化層は、フォトレ
ジスト定義バイア・ホール24を通してエツチングされ
、破線26により示すような部分的誘電体または窒化物
定義バイア・ホールを作る。このサブステップまたは工
程は主として異方性である。フォトレジストも、窒化物
とほぼ同じ割合でエツチングされるので、フォトレジス
ト定義および窒化物定義バイア・ホールの側壁は徐々に
広がり、下方および内側にテーパの付けられた形状が仮
定される。窒化物層を酸化物層までエツチングするとき
までに、部分的バイア・ホールの基部は、酸化物上面で
約1.45μmの幅になる。この第一エツチング工程は
酸化物に対して選択的である。すなわち、窒化物および
フォトレジストは、ともに約2.5:1の選択度で、酸
化物よりも優先的にエツチングされる。 窒化物エツチング・ステップの終点を検出すると、酸化
物エツチング工程のための酸素流量が減少されるカミ停
止されるのが望ましい。酸化物エツチング・ステップの
酸素流量を停止させることにより、フォトレジスト・エ
ツチング速度が減速する。 [0014] 第二サブステップまたは工程では、窒化物およびフォト
レジストに対して選択的に、破線28で示すように酸化
物層が金属表面30にまでエツチングされる。すなわち
、酸化物は、窒化物よりも優先的に(選択度は約1.2
:1)およびフォトレジストよりも優先的に(選択度は
約2:1)エツチングされる。酸化物のエツチングも、
タングステン(W)層17に対して非常に選択的である
(約18:1)。 第三サブステップまたは工程では、酸化物はオーバーエ
ツチング(overetched)される。このステッ
プは、バイア・ホールのすべてが酸化物層を除去するこ
とを確実にするために用いられる。酸化物オーバーエツ
チング・ステップは、窒化物(約1.3:1)およびフ
ォトレジスト(約3.3:1)に対してずっと選択的で
あり、タングステン(約12:1)にはほんのわずかだ
け低い選択性である。 [0015] 各プラズマ・エッチング工程は、内側および下方テーパ
連続表面を定める形状を有する側壁32を伴う二重層誘
電体にバイア・ホール10を形成するようにコントロー
ルされる。このコントロールには、エツチング工程が、
各エツチング工程の選択度を変えるように行われるとこ
ろの、プラズマ大気の化学的組成および他の条件のコン
トロールを含む。特に、プラズマ・エッチングは、酸化
物層よりも優先的にフォトレジストおよび窒化物層をエ
ツチングするために最初はコントロールされ、酸化物層
はそれによってバイア・ホール内で露出される。次に、
プラズマ・エッチングは、フォトレジストおよび窒化物
層および下の金属層よりも優先的に酸化物をエツチング
するようにコントロールされる。 [0016] 窒化物エツチング工程中のプラズマ・リアクターへの供
給原料には、弗素化合物(CFが望ましい、代りにはS
F i流および酸素流がある。酸素をCF4またはSF
6プラズマの化学的性質に追加すると、弗素原子密度が
増加し、窒化物エッチング速度が速くなる。さらに、酸
素流量の増加は低い酸化物エツチング速度をもたらす。 窒化物層のエツチングと同時に、だいたい同じエツチン
グ速度で、はとんど酸化によりフォトレジスト層をエツ
チングするために、窒化物エツチング工程中に、化学的
組成もコントロールされる。窒化物エツチング工程中の
酸素の流れは、フォトレジスト定義バイア・ホールを内
側および下方テーパ形状に輪郭をつける際の一助になる
。この形状は、次の異方性酸化物エツチング・ステップ
において保たれる。 [0017] コントロールの別の要素は、プラズマを形成するために
使用する不活性ガス(アルゴンが望ましい)の流量であ
る。不活性ガスはエツチング剤を希釈し、その希釈物は
エツチング工程中に変化する。最初、下記の表1に示す
例では、CF4の流量10105e (標準立方センナ
メートル)および0の30secmと比べて、アルゴン
の流量は1200secmである。窒化物に対して優先
的に酸化物をエツチングするためにガスの化学的性質を
変化させるのと同時に、希釈物は、CF4が70sec
m、 CHFが30SCCmおよび酸素なしで、半分だ
け減ってアルゴンが600secmになる。オーバエツ
チング工程では、希釈物は再び約半分だけ減り250s
ecmになり、CF4が25secm、CHFが25s
ecmおよび再び酸素なしである。 [0018] 酸化物および窒化物に対する、各エツチング工程の選択
度を変動させる際の一助とするために、プラズマに供給
される電力にもコントロールが行われる。この電力は、
325−350ワツトの範囲の第一電力レベルで、窒化
物エツチング工程において設定される。フォトレジスト
および窒化物層は、酸化物層のエツチング速度よりも大
きな、だいたい等しいエツチング速度でエツチングされ
る。電力は、約375ワツトの大きな電力レベルで酸化
物エツチング工程中に設定される。酸化物層のエツチン
グ速度は増大し、窒化物エツチング速度は一定のままで
ある。その結果、窒化物に対する酸化物エツチングの選
択度が増大した。 集積回路基板には、二重層誘電体の下にある第一金属層
を含む。この金属のエツチングを最小にするために、エ
ツチングもコントロールされる。それには、金属層に対
して選択的になるように、酸化物層のエツチングをコン
トロールすることを含む。該金属には、酸化物エツチン
グに対して非常に耐性がありオーバーエツチングに対す
る耐性は多少劣るところの、タングステンの上層17を
含むことが望ましい。 各エツチング・サブステップまたは工程におけるエツチ
ング・ガスの化学的性質およびプラズマ条件の運用例を
、表1の3つの欄に一覧する。対応する実験結果を、表
2の3つの欄に示す。 [0019]
明に従ってバイア・ホール10が形成される。回路デバ
イス構造(図示していない)は珪素ウェファ−12に形
成され、珪素表面の介在する部分は二酸化珪素(SiO
)層14(例、5500オングストローム厚)の形成ま
たは蒸着により不動態化される。金属線の第−層は、酸
化物層上の回路デバイスを相互接続する。望ましい実施
例では、金属線は、アルミニウム(Al/lX5i)層
16(例、5000オングストローム)と上にあるタン
グステン(W)層17(例、500オングストローム)
とから成る。本発明の説明の目的のために、該構造を基
板と呼ぶ。 [001月 二重層誘電体は、第−層金属線上に形成され、米国特許
第4.545.852号に開示されたものが望ましい。 この誘電体は、基板上の第一二酸化珪素(SiO)層1
8(例、5000オングストローム)(すなわち、フィ
ールド酸化物14および金属線16および17)」およ
び酸化物層18上の窒化珪素(SiN )層20(例、
4500オングストローム)」のプラズマ強化化学的蒸
着(PECVD)により形成される。次に、窒化層が平
面化(例、プラズマ・エッチングにより)される。平面
化は、下にある金属線上の、領域21などの窒化物層の
高くなった部分の厚さを減らす。 [0012] 次に、破線24で示すように、バイア・ホールを定義す
るために、フォトレジスト層(例、14000オングス
トローム)が、露出ウェファ−表面上に蒸着され、パタ
ーン化される。フォトレジスト定義バイア・ホールは、
初期上部開口部径1.85μmおよび窒化物層21表面
のベース直径1.2μmを有することが望ましい。 発明に従う一連のサブステップまたは工程により、二重
層誘電体を通り金属層17までのバイア・ホール10を
エツチングするために、ウェファ−は米国カリフォルニ
ア州のLam Re5earch社製LRC4500R
ainbow酸化物エツチャーなどの処理小室に入れら
れる。 [0013] 第一サブステップまたは工程では、窒化層は、フォトレ
ジスト定義バイア・ホール24を通してエツチングされ
、破線26により示すような部分的誘電体または窒化物
定義バイア・ホールを作る。このサブステップまたは工
程は主として異方性である。フォトレジストも、窒化物
とほぼ同じ割合でエツチングされるので、フォトレジス
ト定義および窒化物定義バイア・ホールの側壁は徐々に
広がり、下方および内側にテーパの付けられた形状が仮
定される。窒化物層を酸化物層までエツチングするとき
までに、部分的バイア・ホールの基部は、酸化物上面で
約1.45μmの幅になる。この第一エツチング工程は
酸化物に対して選択的である。すなわち、窒化物および
フォトレジストは、ともに約2.5:1の選択度で、酸
化物よりも優先的にエツチングされる。 窒化物エツチング・ステップの終点を検出すると、酸化
物エツチング工程のための酸素流量が減少されるカミ停
止されるのが望ましい。酸化物エツチング・ステップの
酸素流量を停止させることにより、フォトレジスト・エ
ツチング速度が減速する。 [0014] 第二サブステップまたは工程では、窒化物およびフォト
レジストに対して選択的に、破線28で示すように酸化
物層が金属表面30にまでエツチングされる。すなわち
、酸化物は、窒化物よりも優先的に(選択度は約1.2
:1)およびフォトレジストよりも優先的に(選択度は
約2:1)エツチングされる。酸化物のエツチングも、
タングステン(W)層17に対して非常に選択的である
(約18:1)。 第三サブステップまたは工程では、酸化物はオーバーエ
ツチング(overetched)される。このステッ
プは、バイア・ホールのすべてが酸化物層を除去するこ
とを確実にするために用いられる。酸化物オーバーエツ
チング・ステップは、窒化物(約1.3:1)およびフ
ォトレジスト(約3.3:1)に対してずっと選択的で
あり、タングステン(約12:1)にはほんのわずかだ
け低い選択性である。 [0015] 各プラズマ・エッチング工程は、内側および下方テーパ
連続表面を定める形状を有する側壁32を伴う二重層誘
電体にバイア・ホール10を形成するようにコントロー
ルされる。このコントロールには、エツチング工程が、
各エツチング工程の選択度を変えるように行われるとこ
ろの、プラズマ大気の化学的組成および他の条件のコン
トロールを含む。特に、プラズマ・エッチングは、酸化
物層よりも優先的にフォトレジストおよび窒化物層をエ
ツチングするために最初はコントロールされ、酸化物層
はそれによってバイア・ホール内で露出される。次に、
プラズマ・エッチングは、フォトレジストおよび窒化物
層および下の金属層よりも優先的に酸化物をエツチング
するようにコントロールされる。 [0016] 窒化物エツチング工程中のプラズマ・リアクターへの供
給原料には、弗素化合物(CFが望ましい、代りにはS
F i流および酸素流がある。酸素をCF4またはSF
6プラズマの化学的性質に追加すると、弗素原子密度が
増加し、窒化物エッチング速度が速くなる。さらに、酸
素流量の増加は低い酸化物エツチング速度をもたらす。 窒化物層のエツチングと同時に、だいたい同じエツチン
グ速度で、はとんど酸化によりフォトレジスト層をエツ
チングするために、窒化物エツチング工程中に、化学的
組成もコントロールされる。窒化物エツチング工程中の
酸素の流れは、フォトレジスト定義バイア・ホールを内
側および下方テーパ形状に輪郭をつける際の一助になる
。この形状は、次の異方性酸化物エツチング・ステップ
において保たれる。 [0017] コントロールの別の要素は、プラズマを形成するために
使用する不活性ガス(アルゴンが望ましい)の流量であ
る。不活性ガスはエツチング剤を希釈し、その希釈物は
エツチング工程中に変化する。最初、下記の表1に示す
例では、CF4の流量10105e (標準立方センナ
メートル)および0の30secmと比べて、アルゴン
の流量は1200secmである。窒化物に対して優先
的に酸化物をエツチングするためにガスの化学的性質を
変化させるのと同時に、希釈物は、CF4が70sec
m、 CHFが30SCCmおよび酸素なしで、半分だ
け減ってアルゴンが600secmになる。オーバエツ
チング工程では、希釈物は再び約半分だけ減り250s
ecmになり、CF4が25secm、CHFが25s
ecmおよび再び酸素なしである。 [0018] 酸化物および窒化物に対する、各エツチング工程の選択
度を変動させる際の一助とするために、プラズマに供給
される電力にもコントロールが行われる。この電力は、
325−350ワツトの範囲の第一電力レベルで、窒化
物エツチング工程において設定される。フォトレジスト
および窒化物層は、酸化物層のエツチング速度よりも大
きな、だいたい等しいエツチング速度でエツチングされ
る。電力は、約375ワツトの大きな電力レベルで酸化
物エツチング工程中に設定される。酸化物層のエツチン
グ速度は増大し、窒化物エツチング速度は一定のままで
ある。その結果、窒化物に対する酸化物エツチングの選
択度が増大した。 集積回路基板には、二重層誘電体の下にある第一金属層
を含む。この金属のエツチングを最小にするために、エ
ツチングもコントロールされる。それには、金属層に対
して選択的になるように、酸化物層のエツチングをコン
トロールすることを含む。該金属には、酸化物エツチン
グに対して非常に耐性がありオーバーエツチングに対す
る耐性は多少劣るところの、タングステンの上層17を
含むことが望ましい。 各エツチング・サブステップまたは工程におけるエツチ
ング・ガスの化学的性質およびプラズマ条件の運用例を
、表1の3つの欄に一覧する。対応する実験結果を、表
2の3つの欄に示す。 [0019]
【表1】
RF 77チング: Load=6Tune=4窒化
層エッチ 酸化層エッチ オーバーエンチ1
000 mT 1200 FIIT ’
500 mT350 &Jatts
375 Watts 350 Watjs
400 KHz 400 Kl(z
400 KH,z圧力 電力 RF 周波数 RF 負荷 RF Fwd ガス流: アルゴン 12005ccrnCF 4
10 sccmCHF3 0 02 30 secm600
secm 70 secm 30 secm 250SCC,11 25sccm 25 sccm Backside He 13 Tor
rEndpoint Chn、 A
Monochrometer 388 nmT
rigger (ベースラインの%)70% Etch Lime 11m1ts 65 sec
。 13 Torr 13 Torr Chn、 C 83nm 50% 60 sec。 酸化層に同じ [0020] 本発明で最も有効性を有するエツチングの化学的性質お
よび条件の特徴についてはすでに記述した。エツチング
装置には、各エツチング・サブステップまたは工程の終
点を検出するための既知の化学的検出手段がある。LR
C4500で使用する終点検出セツティングおよびチャ
ンネルを表1に示す。窒化物層のエツチングの終点を検
出すると、ガスの化学的性質を変えることにより、第二
エツチング・サブステップまたは工程が開始される。同
様に、酸化物エツチングの終点が検出され、オーバエツ
チング工程を始動するために用いられる。酸化物エツチ
ング時間は、オーバエツチング工程を計時するために用
いる。したがって、各工程は自動的にコントロールされ
るが、表1の最後の行に一覧されるように、エツチング
時間の限界も用心のためにプログラムされる。一般的な
窒化物エツチング時間は45秒であり、一般的な酸化物
エツチングおよびオーバエツチング時間は30秒である
。圧力および圧力変化は、エツチング・ステップの均一
性を高めるために用いられ、異なる素材の関連するエツ
チングにはほとんど影響を及ぼさない。表1の残りの条
件は、技術熟練者には自明である。 [0021]
層エッチ 酸化層エッチ オーバーエンチ1
000 mT 1200 FIIT ’
500 mT350 &Jatts
375 Watts 350 Watjs
400 KHz 400 Kl(z
400 KH,z圧力 電力 RF 周波数 RF 負荷 RF Fwd ガス流: アルゴン 12005ccrnCF 4
10 sccmCHF3 0 02 30 secm600
secm 70 secm 30 secm 250SCC,11 25sccm 25 sccm Backside He 13 Tor
rEndpoint Chn、 A
Monochrometer 388 nmT
rigger (ベースラインの%)70% Etch Lime 11m1ts 65 sec
。 13 Torr 13 Torr Chn、 C 83nm 50% 60 sec。 酸化層に同じ [0020] 本発明で最も有効性を有するエツチングの化学的性質お
よび条件の特徴についてはすでに記述した。エツチング
装置には、各エツチング・サブステップまたは工程の終
点を検出するための既知の化学的検出手段がある。LR
C4500で使用する終点検出セツティングおよびチャ
ンネルを表1に示す。窒化物層のエツチングの終点を検
出すると、ガスの化学的性質を変えることにより、第二
エツチング・サブステップまたは工程が開始される。同
様に、酸化物エツチングの終点が検出され、オーバエツ
チング工程を始動するために用いられる。酸化物エツチ
ング時間は、オーバエツチング工程を計時するために用
いる。したがって、各工程は自動的にコントロールされ
るが、表1の最後の行に一覧されるように、エツチング
時間の限界も用心のためにプログラムされる。一般的な
窒化物エツチング時間は45秒であり、一般的な酸化物
エツチングおよびオーバエツチング時間は30秒である
。圧力および圧力変化は、エツチング・ステップの均一
性を高めるために用いられ、異なる素材の関連するエツ
チングにはほとんど影響を及ぼさない。表1の残りの条
件は、技術熟練者には自明である。 [0021]
【表2】
窒化層エッチ
エッチ速度
窒化層(Nit)
酸化層(OX)
レジスト(PR)
タングステン(す
酸化層エッチ
オーバーエッチ
3584 A、/分
4741 A、/分
1429 A、/分
%均一性
窒化ji(Nlt)
酸化層(0×)
選択度
Ns t:Ox 2.4’?
、81 .75Nit:PR1,
152,51 1,78 0x:PR,42,13,32 0x:ItJ 18
.4 11.8[0022] 表2は、表1の第−欄の条件下で窒化物およびレジスト
層が酸化物層よりもたくさんエツチングされること、表
1の第二および第三欄の条件下で酸化物が窒化物および
フォトレジストよりもたくさんエツチングされることを
示す。窒化物エツチングに影響を及ぼす主要なパラメー
タは、電力と、程度は多少劣るが、CF (またはSF
)などの適切なエツチング剤を含むプラズマ大気の酸
素流量である。フォトレジスト・エツチングは、主とし
て酸素流量の有無により決まるが、電力も程度は多少劣
るが該エツチングに影響を及ぼす。1010−50se
の範囲のCF が存在する酸化物エツチングは、酸素
流量およびプラズマ電力により最も影響を受ける。下の
金属層には、表1の酸化物およびオーバエツチング工程
に耐性のあるタングステンの上面を有する。 バイア・ホール10が形成されたならば、層17と接触
するバイア・ホールに含めて、金属の第二層が二重層誘
電体上に蒸着される。この層は、もう1つの相互接続メ
タライゼーション層を形成するためにパターン化するこ
とができる。二重層誘電体を蒸着し、平面化し、バイア
・ホールを形成し、金属層を蒸着およびパターン化する
手順を繰り返して、第三の相互接続メタライゼーション
層を形成することができる。 [0023]
、81 .75Nit:PR1,
152,51 1,78 0x:PR,42,13,32 0x:ItJ 18
.4 11.8[0022] 表2は、表1の第−欄の条件下で窒化物およびレジスト
層が酸化物層よりもたくさんエツチングされること、表
1の第二および第三欄の条件下で酸化物が窒化物および
フォトレジストよりもたくさんエツチングされることを
示す。窒化物エツチングに影響を及ぼす主要なパラメー
タは、電力と、程度は多少劣るが、CF (またはSF
)などの適切なエツチング剤を含むプラズマ大気の酸
素流量である。フォトレジスト・エツチングは、主とし
て酸素流量の有無により決まるが、電力も程度は多少劣
るが該エツチングに影響を及ぼす。1010−50se
の範囲のCF が存在する酸化物エツチングは、酸素
流量およびプラズマ電力により最も影響を受ける。下の
金属層には、表1の酸化物およびオーバエツチング工程
に耐性のあるタングステンの上面を有する。 バイア・ホール10が形成されたならば、層17と接触
するバイア・ホールに含めて、金属の第二層が二重層誘
電体上に蒸着される。この層は、もう1つの相互接続メ
タライゼーション層を形成するためにパターン化するこ
とができる。二重層誘電体を蒸着し、平面化し、バイア
・ホールを形成し、金属層を蒸着およびパターン化する
手順を繰り返して、第三の相互接続メタライゼーション
層を形成することができる。 [0023]
従って、本発明の実施により、1つの処理小室において
、寸法の良好な(テーパつき)バイア・ホールを作成す
ることが可能となるから、実用に供して有益である。 [0024、
、寸法の良好な(テーパつき)バイア・ホールを作成す
ることが可能となるから、実用に供して有益である。 [0024、
【図1】本発明の一実施例の各エツチング・ステップを
示すための集積回路基板の1部の断面図である。
示すための集積回路基板の1部の断面図である。
【図2】本発明の一実施例により形成したバイア・ホー
ルを有する図1と同様の断面図である。 破線は従来技術により形成した階段形の側壁で、本発明
によるテーパ付側壁と比較される。
ルを有する図1と同様の断面図である。 破線は従来技術により形成した階段形の側壁で、本発明
によるテーパ付側壁と比較される。
10:バイア・ホール
12:珪素ウェファ−
14:二酸化珪素層
16:アルミニウム層
17:タングステン層
18:第一二酸化珪素層
20:窒化珪素
図面
Claims (1)
- 【請求項1】集積回路基板(12、14)上に形成され
た酸化珪素層(18)と該酸化珪素層上に形成した窒化
珪素層(20)を有する二重層誘電体にバイア・ホール
(10)を形成するための後記(イ)及至(ニ)のステ
ップから成るバイア・ホールの形成方法。 (イ)前記窒化珪素層上にフォトレジスト層(22)を
形成するステップ。 (ロ)バイア・ホール(22)をその中に定義するため
、前記フォトレジストをパターン化するステップ。 (ハ)前記二重層誘電体を貫通して前記バイア・ホール
(10)を形成するため、前記フォトレジスト層(24
)に定義された前記バイア・ホールを通して前記窒化珪
素層と前記酸化珪素層のそれぞれを順次エッチングする
ステップ。 (ニ)前記酸化珪素層に対して選択的に前記窒化珪素層
をプラズマ・エッチングして前記窒化珪素層をエッチン
グするステップ。
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---|---|
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---|---|---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006523428A (ja) * | 2003-04-02 | 2006-10-12 | サン・マイクロシステムズ・インコーポレイテッド | 対面した半導体チップ間の光通信 |
JP2010238988A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5315147A (en) * | 1989-09-25 | 1994-05-24 | Grumman Aerospace Corporation | Monolithic focal plane array |
US5381035A (en) * | 1992-09-23 | 1995-01-10 | Chen; Wenn-Jei | Metal-to-metal antifuse including etch stop layer |
US5614756A (en) | 1990-04-12 | 1997-03-25 | Actel Corporation | Metal-to-metal antifuse with conductive |
US5780323A (en) | 1990-04-12 | 1998-07-14 | Actel Corporation | Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug |
US5022958A (en) * | 1990-06-27 | 1991-06-11 | At&T Bell Laboratories | Method of etching for integrated circuits with planarized dielectric |
EP0509631A1 (en) * | 1991-04-18 | 1992-10-21 | Actel Corporation | Antifuses having minimum areas |
EP0516334A3 (en) * | 1991-05-30 | 1992-12-09 | American Telephone And Telegraph Company | Method of etching a window in a dielectric layer on an integrated circuit and planarization thereof |
US5658425A (en) * | 1991-10-16 | 1997-08-19 | Lam Research Corporation | Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer |
US5269879A (en) * | 1991-10-16 | 1993-12-14 | Lam Research Corporation | Method of etching vias without sputtering of underlying electrically conductive layer |
US5294295A (en) * | 1991-10-31 | 1994-03-15 | Vlsi Technology, Inc. | Method for moisture sealing integrated circuits using silicon nitride spacer protection of oxide passivation edges |
US5269880A (en) * | 1992-04-03 | 1993-12-14 | Northern Telecom Limited | Tapering sidewalls of via holes |
JP2988122B2 (ja) * | 1992-05-14 | 1999-12-06 | 日本電気株式会社 | ドライエッチング装置および半導体装置の製造方法 |
US5880036A (en) | 1992-06-15 | 1999-03-09 | Micron Technology, Inc. | Method for enhancing oxide to nitride selectivity through the use of independent heat control |
US5286344A (en) * | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
EP0592078A1 (en) * | 1992-09-23 | 1994-04-13 | Actel Corporation | Antifuse element and fabrication method |
US5468339A (en) * | 1992-10-09 | 1995-11-21 | Advanced Micro Devices, Inc. | Plasma etch process |
US5468340A (en) * | 1992-10-09 | 1995-11-21 | Gupta; Subhash | Highly selective high aspect ratio oxide etch method and products made by the process |
US5391513A (en) * | 1993-12-22 | 1995-02-21 | Vlsi Technology, Inc. | Wet/dry anti-fuse via etch |
KR100366910B1 (ko) * | 1994-04-05 | 2003-03-04 | 소니 가부시끼 가이샤 | 반도체장치의제조방법 |
US5493096A (en) * | 1994-05-10 | 1996-02-20 | Grumman Aerospace Corporation | Thin substrate micro-via interconnect |
TW295695B (ja) * | 1994-09-19 | 1997-01-11 | Motorola Inc | |
US5789764A (en) * | 1995-04-14 | 1998-08-04 | Actel Corporation | Antifuse with improved antifuse material |
US5621193A (en) * | 1995-05-23 | 1997-04-15 | Northrop Grumman Corporation | Ceramic edge connect process |
JP3027195B2 (ja) | 1995-06-02 | 2000-03-27 | アクテル・コーポレイション | 隆起タングステンプラグ アンチヒューズ及びその製造方法 |
US5672242A (en) * | 1996-01-31 | 1997-09-30 | Integrated Device Technology, Inc. | High selectivity nitride to oxide etch process |
US5795833A (en) * | 1996-08-01 | 1998-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for fabricating passivation layers over metal lines |
US5746884A (en) * | 1996-08-13 | 1998-05-05 | Advanced Micro Devices, Inc. | Fluted via formation for superior metal step coverage |
US5922622A (en) * | 1996-09-03 | 1999-07-13 | Vanguard International Semiconductor Corporation | Pattern formation of silicon nitride |
JP3323889B2 (ja) * | 1996-10-28 | 2002-09-09 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
US5972796A (en) * | 1996-12-12 | 1999-10-26 | Texas Instruments Incorporated | In-situ barc and nitride etch process |
DE19710401C1 (de) * | 1997-03-13 | 1998-11-19 | Bosch Gmbh Robert | Verfahren zur Herstellung von Flüssigkristallzellen |
US5952156A (en) * | 1997-07-11 | 1999-09-14 | Vanguard International Semiconductor Corporation | Enhanced reflectivity coating (ERC) for narrow aperture width contact and interconnection lithography |
US6051504A (en) * | 1997-08-15 | 2000-04-18 | International Business Machines Corporation | Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma |
US6165375A (en) * | 1997-09-23 | 2000-12-26 | Cypress Semiconductor Corporation | Plasma etching method |
KR100258875B1 (ko) * | 1998-01-15 | 2000-06-15 | 김영환 | 다층배선용 비아형성방법 |
US6183940B1 (en) * | 1998-03-17 | 2001-02-06 | Integrated Device Technology, Inc. | Method of retaining the integrity of a photoresist pattern |
US6080676A (en) * | 1998-09-17 | 2000-06-27 | Advanced Micro Devices, Inc. | Device and method for etching spacers formed upon an integrated circuit gate conductor |
US6175087B1 (en) | 1998-12-02 | 2001-01-16 | International Business Machines Corporation | Composite laminate circuit structure and method of forming the same |
US6184119B1 (en) * | 1999-03-15 | 2001-02-06 | Vlsi Technology, Inc. | Methods for reducing semiconductor contact resistance |
US6461529B1 (en) | 1999-04-26 | 2002-10-08 | International Business Machines Corporation | Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme |
JP2001007468A (ja) * | 1999-06-24 | 2001-01-12 | Nec Kansai Ltd | 配線基板,多層配線基板およびその製造方法 |
JP3387478B2 (ja) * | 1999-06-30 | 2003-03-17 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
US6258729B1 (en) * | 1999-09-02 | 2001-07-10 | Micron Technology, Inc. | Oxide etching method and structures resulting from same |
US6395639B1 (en) * | 1999-09-16 | 2002-05-28 | Agere Systems Guardian Corporation | Process for improving line width variations between tightly spaced and isolated features in integrated circuits |
US6649517B2 (en) * | 2001-05-18 | 2003-11-18 | Chartered Semiconductor Manufacturing Ltd. | Copper metal structure for the reduction of intra-metal capacitance |
US6653214B1 (en) | 2002-01-03 | 2003-11-25 | The United States Of America As Represented By The Secretary Of The Air Force | Measured via-hole etching |
JP4668522B2 (ja) * | 2003-03-31 | 2011-04-13 | 東京エレクトロン株式会社 | プラズマ処理方法 |
US7132352B1 (en) * | 2004-08-06 | 2006-11-07 | Advanced Micro Devices, Inc. | Method of eliminating source/drain junction spiking, and device produced thereby |
CN101794712A (zh) * | 2010-01-28 | 2010-08-04 | 中国科学院上海微系统与信息技术研究所 | 大角度离子注入抑制soi mos器件浮体效应的方法 |
EP2819162B1 (en) | 2013-06-24 | 2020-06-17 | IMEC vzw | Method for producing contact areas on a semiconductor substrate |
US9257399B2 (en) * | 2013-10-17 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D integrated circuit and methods of forming the same |
US11127825B2 (en) | 2019-03-22 | 2021-09-21 | International Business Machines Corporation | Middle-of-line contacts with varying contact area providing reduced contact resistance |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3474021A (en) * | 1966-01-12 | 1969-10-21 | Ibm | Method of forming openings using sequential sputtering and chemical etching |
NL7607298A (nl) * | 1976-07-02 | 1978-01-04 | Philips Nv | Werkwijze voor het vervaardigen van een inrichting en inrichting vervaardigd volgens de werkwijze. |
JPS5775429A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
US4420504A (en) * | 1980-12-22 | 1983-12-13 | Raytheon Company | Programmable read only memory |
US4376672A (en) * | 1981-10-26 | 1983-03-15 | Applied Materials, Inc. | Materials and methods for plasma etching of oxides and nitrides of silicon |
DE3420347A1 (de) * | 1983-06-01 | 1984-12-06 | Hitachi, Ltd., Tokio/Tokyo | Gas und verfahren zum selektiven aetzen von siliciumnitrid |
US4484979A (en) * | 1984-04-16 | 1984-11-27 | At&T Bell Laboratories | Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer |
US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
US4568410A (en) * | 1984-12-20 | 1986-02-04 | Motorola, Inc. | Selective plasma etching of silicon nitride in the presence of silicon oxide |
EP0263220B1 (en) * | 1986-10-08 | 1992-09-09 | International Business Machines Corporation | Method of forming a via-having a desired slope in a photoresist masked composite insulating layer |
US4793897A (en) * | 1987-03-20 | 1988-12-27 | Applied Materials, Inc. | Selective thin film etch process |
EP0326293A1 (en) * | 1988-01-27 | 1989-08-02 | Advanced Micro Devices, Inc. | Method for forming interconnects |
-
1990
- 1990-01-03 US US07/460,421 patent/US4978420A/en not_active Expired - Fee Related
- 1990-12-27 DE DE69033615T patent/DE69033615T2/de not_active Expired - Fee Related
- 1990-12-27 EP EP90314321A patent/EP0436387B1/en not_active Expired - Lifetime
- 1990-12-28 JP JP2416750A patent/JPH04137751A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006523428A (ja) * | 2003-04-02 | 2006-10-12 | サン・マイクロシステムズ・インコーポレイテッド | 対面した半導体チップ間の光通信 |
JP2010238988A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US4978420A (en) | 1990-12-18 |
EP0436387A2 (en) | 1991-07-10 |
DE69033615T2 (de) | 2000-12-28 |
DE69033615D1 (de) | 2000-09-28 |
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EP0436387B1 (en) | 2000-08-23 |
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