JP2001344992A - 半導体集積回路および半導体集積回路の検査方法 - Google Patents
半導体集積回路および半導体集積回路の検査方法Info
- Publication number
- JP2001344992A JP2001344992A JP2000161343A JP2000161343A JP2001344992A JP 2001344992 A JP2001344992 A JP 2001344992A JP 2000161343 A JP2000161343 A JP 2000161343A JP 2000161343 A JP2000161343 A JP 2000161343A JP 2001344992 A JP2001344992 A JP 2001344992A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- data
- semiconductor integrated
- integrated circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭを内蔵した半導体集積回路について、
ＲＯＭに実装したデータの機密性を保ちつつ、ＲＯＭの
テストを実行可能にする。 【解決手段】 機密情報データを格納するＲＯＭ１０
に、データチェック用の機密ＣＲＣデータが格納されて
いる。チェック演算回路２５は、ＲＯＭ１０から読み出
された機密情報データに対し、機密ＣＲＣデータ生成の
ための演算に相当する演算を実行する。比較回路２６
は、チェック演算回路２５の演算結果と、ＲＯＭ１０か
ら読み出された機密ＣＲＣデータとの比較を行う。
ＲＯＭに実装したデータの機密性を保ちつつ、ＲＯＭの
テストを実行可能にする。 【解決手段】 機密情報データを格納するＲＯＭ１０
に、データチェック用の機密ＣＲＣデータが格納されて
いる。チェック演算回路２５は、ＲＯＭ１０から読み出
された機密情報データに対し、機密ＣＲＣデータ生成の
ための演算に相当する演算を実行する。比較回路２６
は、チェック演算回路２５の演算結果と、ＲＯＭ１０か
ら読み出された機密ＣＲＣデータとの比較を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭを内蔵した
半導体集積回路について、このＲＯＭをテストするため
の技術に属する。
半導体集積回路について、このＲＯＭをテストするため
の技術に属する。
【０００２】
【従来の技術】図４はＲＯＭを内蔵した半導体集積回路
のテスト回路の従来の構成を示す図である。図４の構成
では、テスト回路として、ＲＯＭ５１の入力側と出力側
にセレクタ６１，６２，６３が設けられている。各セレ
クタ６１，６２，６３は入力Ｓが“Ｈ”のとき、端子Ａ
の入力を選択出力する。
のテスト回路の従来の構成を示す図である。図４の構成
では、テスト回路として、ＲＯＭ５１の入力側と出力側
にセレクタ６１，６２，６３が設けられている。各セレ
クタ６１，６２，６３は入力Ｓが“Ｈ”のとき、端子Ａ
の入力を選択出力する。
【０００３】ＲＯＭ５１のテストを行うときは、テスト
信号ＴＥＳＴとして“Ｈ”を与える。これによって、外
部端子ＩＮ１，ＩＮ２への入力データがＲＯＭ５１のア
ドレス入力ＡＤＤおよびリード入力ＲＥＡＤに供給され
る。そして、ＲＯＭ５１の出力ＤＯが外部端子ＯＵＴか
ら出力される。このように、従来は、ＲＯＭ５１の入出
力を外部から直接的に制御可能にすることによって、Ｒ
ＯＭ５１のテストを実行していた。
信号ＴＥＳＴとして“Ｈ”を与える。これによって、外
部端子ＩＮ１，ＩＮ２への入力データがＲＯＭ５１のア
ドレス入力ＡＤＤおよびリード入力ＲＥＡＤに供給され
る。そして、ＲＯＭ５１の出力ＤＯが外部端子ＯＵＴか
ら出力される。このように、従来は、ＲＯＭ５１の入出
力を外部から直接的に制御可能にすることによって、Ｒ
ＯＭ５１のテストを実行していた。
【０００４】
【発明が解決しようとする課題】ところが、従来のよう
に、ＲＯＭの入出力を外部から直接的に制御可能にする
と、マイクロコード、秘密鍵やパスワードなどのような
機密情報データをＲＯＭに実装した場合に、その実装し
た機密情報データが外部から容易に解読されてしまう、
という問題が生じる。
に、ＲＯＭの入出力を外部から直接的に制御可能にする
と、マイクロコード、秘密鍵やパスワードなどのような
機密情報データをＲＯＭに実装した場合に、その実装し
た機密情報データが外部から容易に解読されてしまう、
という問題が生じる。
【０００５】また、従来のＢＩＳＴ（Built In Self Te
st）方式を利用した場合は、データの機密性は上述の例
よりも高まるものの、機密情報データの内容を変更した
場合に、半導体集積回路内に実装するＢＩＳＴ回路自体
の構成も変更する必要がある。このため、開発工数やマ
スク設計費などが大幅に増大してしまう。
st）方式を利用した場合は、データの機密性は上述の例
よりも高まるものの、機密情報データの内容を変更した
場合に、半導体集積回路内に実装するＢＩＳＴ回路自体
の構成も変更する必要がある。このため、開発工数やマ
スク設計費などが大幅に増大してしまう。
【０００６】前記の問題に鑑み、本発明は、ＲＯＭを内
蔵した半導体集積回路として、ＲＯＭに実装したデータ
の機密性を保ちつつ、ＲＯＭのテストを実行可能にする
ことを課題とする。
蔵した半導体集積回路として、ＲＯＭに実装したデータ
の機密性を保ちつつ、ＲＯＭのテストを実行可能にする
ことを課題とする。
【０００７】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、機密情報デ
ータを格納するＲＯＭと、このＲＯＭのテストを行うた
めのテスト回路とを内蔵した半導体集積回路として、前
記機密情報データに所定の演算を施して得たチェック用
冗長データを記憶する冗長データ記憶手段を備え、前記
テスト回路は、前記ＲＯＭから読み出された機密情報デ
ータに対し、前記所定の演算に相当する演算を実行する
チェック演算回路を有し、このチェック演算回路の演算
結果と、前記冗長データ記憶手段に記憶されたチェック
用冗長データとの比較を行うものである。
めに、請求項１の発明が講じた解決手段は、機密情報デ
ータを格納するＲＯＭと、このＲＯＭのテストを行うた
めのテスト回路とを内蔵した半導体集積回路として、前
記機密情報データに所定の演算を施して得たチェック用
冗長データを記憶する冗長データ記憶手段を備え、前記
テスト回路は、前記ＲＯＭから読み出された機密情報デ
ータに対し、前記所定の演算に相当する演算を実行する
チェック演算回路を有し、このチェック演算回路の演算
結果と、前記冗長データ記憶手段に記憶されたチェック
用冗長データとの比較を行うものである。
【０００８】請求項１の発明によると、ＲＯＭから読み
出された機密情報データに対し、テスト回路が有するチ
ェック演算回路によって、チェック用冗長データ生成の
ための所定の演算に相当する演算が実行される。そし
て、冗長データ記憶手段に記憶されたチェック用冗長デ
ータと、チェック演算回路の演算結果とが比較される。
これにより、機密情報データが半導体集積回路外部に読
み出されることなく、データチェックが実現され、機密
情報データの機密性を損なうことなく、ＲＯＭのテスト
を実行することができる。
出された機密情報データに対し、テスト回路が有するチ
ェック演算回路によって、チェック用冗長データ生成の
ための所定の演算に相当する演算が実行される。そし
て、冗長データ記憶手段に記憶されたチェック用冗長デ
ータと、チェック演算回路の演算結果とが比較される。
これにより、機密情報データが半導体集積回路外部に読
み出されることなく、データチェックが実現され、機密
情報データの機密性を損なうことなく、ＲＯＭのテスト
を実行することができる。
【０００９】そして、請求項２の発明では、前記請求項
１の半導体集積回路における冗長データ記憶手段は、前
記ＲＯＭであるものとする。
１の半導体集積回路における冗長データ記憶手段は、前
記ＲＯＭであるものとする。
【００１０】さらに、請求項３の発明では、前記請求項
２の半導体集積回路におけるチェック用冗長データは、
前記ＲＯＭにおいて、前記機密情報データと異なるアド
レスに格納されているものとする。
２の半導体集積回路におけるチェック用冗長データは、
前記ＲＯＭにおいて、前記機密情報データと異なるアド
レスに格納されているものとする。
【００１１】また、請求項４の発明では、前記請求項２
の半導体集積回路におけるチェック用冗長データは、前
記ＲＯＭにおいて、前記機密情報データと同一アドレス
に格納されているものとする。
の半導体集積回路におけるチェック用冗長データは、前
記ＲＯＭにおいて、前記機密情報データと同一アドレス
に格納されているものとする。
【００１２】また、請求項５の発明が講じた解決手段
は、機密情報データを格納するＲＯＭを内蔵した半導体
集積回路を検査する方法として、前記機密情報データに
所定の演算を施して得たチェック用冗長データを予め当
該半導体集積回路の冗長データ記憶手段に記憶させてお
く前処理と、前記ＲＯＭから機密情報データを読み出
し、読み出した機密データに対し前記所定の演算に相当
する演算を実行する処理と、前記冗長データ記憶手段か
らチェック用冗長データを読み出し、前記演算処理の結
果と読み出したチェック用冗長データとを比較する処理
とを備えたものである。
は、機密情報データを格納するＲＯＭを内蔵した半導体
集積回路を検査する方法として、前記機密情報データに
所定の演算を施して得たチェック用冗長データを予め当
該半導体集積回路の冗長データ記憶手段に記憶させてお
く前処理と、前記ＲＯＭから機密情報データを読み出
し、読み出した機密データに対し前記所定の演算に相当
する演算を実行する処理と、前記冗長データ記憶手段か
らチェック用冗長データを読み出し、前記演算処理の結
果と読み出したチェック用冗長データとを比較する処理
とを備えたものである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１４】図１は本発明の一実施形態に係る半導体集
積回路の構成を示すブロック図である。図１に示す半導
体集積回路は、マイクロコード、秘密鍵やパスワードな
どの機密情報データの機密性を損なうことなく、ＲＯＭ
１０のテストが実現可能に構成されている。
積回路の構成を示すブロック図である。図１に示す半導
体集積回路は、マイクロコード、秘密鍵やパスワードな
どの機密情報データの機密性を損なうことなく、ＲＯＭ
１０のテストが実現可能に構成されている。
【００１５】図１において、（ｎ＋１）個の機密情報デ
ータすなわち機密情報データ（０）〜（ｎ）が、ＲＯＭ
１０の下位アドレスに実装されている。そして、各機密
情報データ（０）〜（ｎ）について、ＣＲＣ（Cyclic R
edundancy Check：巡回冗長検査）による冗長コードす
なわちチェック用冗長データとしての機密ＣＲＣデータ
（０）〜（ｎ）が生成されており、これらは、冗長デー
タ記憶手段としてのＲＯＭ１０の上位アドレスに実装さ
れている。
ータすなわち機密情報データ（０）〜（ｎ）が、ＲＯＭ
１０の下位アドレスに実装されている。そして、各機密
情報データ（０）〜（ｎ）について、ＣＲＣ（Cyclic R
edundancy Check：巡回冗長検査）による冗長コードす
なわちチェック用冗長データとしての機密ＣＲＣデータ
（０）〜（ｎ）が生成されており、これらは、冗長デー
タ記憶手段としてのＲＯＭ１０の上位アドレスに実装さ
れている。
【００１６】ＲＯＭ１０のアドレス空間において、機密
情報データ（０）〜（ｎ）は、最下位アドレスから順に
格納されており、機密ＣＲＣデータ（０）〜（ｎ）は、
最上位アドレスから順に格納されている。例えば、ＲＯ
Ｍ１０の最下位アドレスに格納された機密情報データ
（０）に対する機密ＣＲＣデータ（０）は、ＲＯＭ１０
の最上位アドレスに格納されている。このようなアドレ
ス配置は、ＲＯＭ１０のコンプリメンタリチェックに適
している。
情報データ（０）〜（ｎ）は、最下位アドレスから順に
格納されており、機密ＣＲＣデータ（０）〜（ｎ）は、
最上位アドレスから順に格納されている。例えば、ＲＯ
Ｍ１０の最下位アドレスに格納された機密情報データ
（０）に対する機密ＣＲＣデータ（０）は、ＲＯＭ１０
の最上位アドレスに格納されている。このようなアドレ
ス配置は、ＲＯＭ１０のコンプリメンタリチェックに適
している。
【００１７】また、図１において、セレクタ２１，２
２、アドレスデコーダ（ＡＤＥＣ）２３、フリップフロ
ップ（ＦＦ）２４、チェック演算回路（ＣＲＣ）２５お
よび比較回路（ＣＯＭＰ）２６によって、テスト回路が
構成されている。また、論理回路ブロック（ＬＯＧＩ
Ｃ）３０は通常モードで用いられる回路ブロックであ
る。
２、アドレスデコーダ（ＡＤＥＣ）２３、フリップフロ
ップ（ＦＦ）２４、チェック演算回路（ＣＲＣ）２５お
よび比較回路（ＣＯＭＰ）２６によって、テスト回路が
構成されている。また、論理回路ブロック（ＬＯＧＩ
Ｃ）３０は通常モードで用いられる回路ブロックであ
る。
【００１８】各セレクタ２１，２２は、入力Ｓが“Ｈ”
（ハイレベル）になると、入力端子Ａの入力を選択出力
する。アドレスデコーダ２３はテスト時に入力されるア
ドレス信号をデコードし、チェック演算回路２５や比較
回路２６を制御する。チェック演算回路２５はＲＯＭ１
０から読み出された機密情報データに対し、機密ＣＲＣ
データ生成の際の所定の演算に相当する演算を実行す
る。比較回路２６は、チェック演算回路２５の出力と、
ＲＯＭ１０から読み出された機密ＣＲＣデータとを比較
する。なお、ＣＬＫは、各回路ブロックの同期用クロッ
ク信号である。
（ハイレベル）になると、入力端子Ａの入力を選択出力
する。アドレスデコーダ２３はテスト時に入力されるア
ドレス信号をデコードし、チェック演算回路２５や比較
回路２６を制御する。チェック演算回路２５はＲＯＭ１
０から読み出された機密情報データに対し、機密ＣＲＣ
データ生成の際の所定の演算に相当する演算を実行す
る。比較回路２６は、チェック演算回路２５の出力と、
ＲＯＭ１０から読み出された機密ＣＲＣデータとを比較
する。なお、ＣＬＫは、各回路ブロックの同期用クロッ
ク信号である。
【００１９】通常動作時は、テスト信号ＴＥＳＴは
“Ｌ”（ロウレベル）になり、セレクタ２１，２２は入
力端子Ｂの入力を選択する。すなわち、外部端子ＩＮ
Ａ，ＩＮＢからの入力データがＲＯＭ１０に与えられ
る。これらの入力データは、半導体集積回路内の別のブ
ロックから供給される。また、ＲＯＭ１０の出力ＤＯ
は、論理回路ブロック３０に供給される。
“Ｌ”（ロウレベル）になり、セレクタ２１，２２は入
力端子Ｂの入力を選択する。すなわち、外部端子ＩＮ
Ａ，ＩＮＢからの入力データがＲＯＭ１０に与えられ
る。これらの入力データは、半導体集積回路内の別のブ
ロックから供給される。また、ＲＯＭ１０の出力ＤＯ
は、論理回路ブロック３０に供給される。
【００２０】一方、テスト時は、テスト信号ＴＥＳＴは
“Ｈ”になり、セレクタ２１，２２は入力端子Ａの入力
を選択する。すなわち、外部端子ＩＮ１，ＩＮ２からの
入力データが、ＲＯＭ１０のアドレス入力ＡＤＤおよび
リード入力ＲＥＡＤに供給される。
“Ｈ”になり、セレクタ２１，２２は入力端子Ａの入力
を選択する。すなわち、外部端子ＩＮ１，ＩＮ２からの
入力データが、ＲＯＭ１０のアドレス入力ＡＤＤおよび
リード入力ＲＥＡＤに供給される。
【００２１】また、外部端子ＩＮ１からの入力データ
は、アドレスデコーダ２３にも入力される。アドレスレ
コーダ２３は、外部端子ＩＮ１からの入力データが、機
密情報データが格納されているアドレス（address(0)〜
(n) ）を示すときは、出力ＡＯＵＴ１をイネーブル
（“Ｈ”）にする。出力ＡＯＵＴ１が“Ｈ”になると、
ＲＯＭ１０の出力ＤＯの先にあるチェック演算回路２５
が１クロック遅れて動作を開始する。また、外部端子Ｉ
Ｎ１からの入力データが、機密ＣＲＣデータが格納され
ているアドレス（address(n+1)〜(2n+1)）を示すとき
は、アドレスデコーダ２３は、出力ＡＯＵＴ２をイネー
ブル（“Ｈ”）にする。出力ＡＯＵＴ２が“Ｈ”になる
と、比較回路２６は、チェック演算回路２５の演算結果
（ＩＮ１）と、ＲＯＭ１０から読み出された機密ＣＲＣ
データ（ＩＮ２）との比較を実行する。そして、比較結
果が一致したとき、出力信号ＲＥＳＵＬＴをアサート
（“Ｈ”）する。
は、アドレスデコーダ２３にも入力される。アドレスレ
コーダ２３は、外部端子ＩＮ１からの入力データが、機
密情報データが格納されているアドレス（address(0)〜
(n) ）を示すときは、出力ＡＯＵＴ１をイネーブル
（“Ｈ”）にする。出力ＡＯＵＴ１が“Ｈ”になると、
ＲＯＭ１０の出力ＤＯの先にあるチェック演算回路２５
が１クロック遅れて動作を開始する。また、外部端子Ｉ
Ｎ１からの入力データが、機密ＣＲＣデータが格納され
ているアドレス（address(n+1)〜(2n+1)）を示すとき
は、アドレスデコーダ２３は、出力ＡＯＵＴ２をイネー
ブル（“Ｈ”）にする。出力ＡＯＵＴ２が“Ｈ”になる
と、比較回路２６は、チェック演算回路２５の演算結果
（ＩＮ１）と、ＲＯＭ１０から読み出された機密ＣＲＣ
データ（ＩＮ２）との比較を実行する。そして、比較結
果が一致したとき、出力信号ＲＥＳＵＬＴをアサート
（“Ｈ”）する。
【００２２】図２は図１に示す半導体集積回路のテスト
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【００２３】まず、ＲＯＭ１０のテストを行うモードに
するために、テスト信号ＴＥＳＴを“Ｈ”にする。次
に、外部端子ＩＮ１から、ＲＯＭ１０において機密情報
データ（０）が格納されたアドレスaddress(0)を示す信
号を入力するとともに、外部端子ＩＮ２から、ＲＯＭ１
０のリード入力ＲＥＡＤがイネーブルになるように
“Ｈ”を入力する。すると、次のクロック信号ＣＬＫの
立ち上がりで、ＲＯＭ１０の出力ＤＯとして機密情報デ
ータ（０）が読み出される。
するために、テスト信号ＴＥＳＴを“Ｈ”にする。次
に、外部端子ＩＮ１から、ＲＯＭ１０において機密情報
データ（０）が格納されたアドレスaddress(0)を示す信
号を入力するとともに、外部端子ＩＮ２から、ＲＯＭ１
０のリード入力ＲＥＡＤがイネーブルになるように
“Ｈ”を入力する。すると、次のクロック信号ＣＬＫの
立ち上がりで、ＲＯＭ１０の出力ＤＯとして機密情報デ
ータ（０）が読み出される。
【００２４】また、アドレスデコーダ２３は、アドレス
address(0)を示す信号が入力されたので、出力ＡＯＵＴ
１として“Ｈ”を出力する。この信号“Ｈ”は、フリッ
プフロップ２４で１クロックラッチされた後、チェック
演算回路２５にイネーブル入力ｅｎとして供給される。
これにより、チェック演算回路２５は、ＲＯＭ１０から
出力された機密情報データ（０）に対するＣＲＣ演算を
開始する。
address(0)を示す信号が入力されたので、出力ＡＯＵＴ
１として“Ｈ”を出力する。この信号“Ｈ”は、フリッ
プフロップ２４で１クロックラッチされた後、チェック
演算回路２５にイネーブル入力ｅｎとして供給される。
これにより、チェック演算回路２５は、ＲＯＭ１０から
出力された機密情報データ（０）に対するＣＲＣ演算を
開始する。
【００２５】チェック演算回路２５がＣＲＣ演算を完了
する１サイクル前に、外部端子ＩＮ１への入力データ
を、address(0)〜(n)以外の値に変更するとともに、外
部端子ＩＮ２への入力データをネゲート（“Ｌ”）にす
る。すると、アドレスデコーダ２３の出力ＡＯＵＴ１も
ネゲートされ、さらに１サイクル遅れてチェック演算回
路２５のイネーブル入力ｅｎもネゲートされる。これに
より、チェック演算回路２５の演算結果が出力ＯＵＴに
保持される。
する１サイクル前に、外部端子ＩＮ１への入力データ
を、address(0)〜(n)以外の値に変更するとともに、外
部端子ＩＮ２への入力データをネゲート（“Ｌ”）にす
る。すると、アドレスデコーダ２３の出力ＡＯＵＴ１も
ネゲートされ、さらに１サイクル遅れてチェック演算回
路２５のイネーブル入力ｅｎもネゲートされる。これに
より、チェック演算回路２５の演算結果が出力ＯＵＴに
保持される。
【００２６】次に、外部端子ＩＮ１から、機密情報デー
タ（０）に対応する機密ＣＲＣデータ（０）が格納され
たアドレスaddress(2n+1) を示す信号を入力するととも
に、外部端子ＩＮ２から、ＲＯＭ１０のリード信号ＲＥ
ＡＤがイネーブルになるように“Ｈ”を入力する。
タ（０）に対応する機密ＣＲＣデータ（０）が格納され
たアドレスaddress(2n+1) を示す信号を入力するととも
に、外部端子ＩＮ２から、ＲＯＭ１０のリード信号ＲＥ
ＡＤがイネーブルになるように“Ｈ”を入力する。
【００２７】アドレスデコーダ２３は、アドレスaddres
s(2n+1) を示す信号が入力されたので、出力ＡＯＵＴ１
として“Ｌ”を入力するとともに、出力ＡＯＵＴ２とし
て“Ｈ”を出力する。比較回路２６は、チェック演算回
路２５の出力ＯＵＴと、ＲＯＭ１０の出力ＤＯすなわち
機密ＣＲＣデータ（０）との比較を実行する。そして、
この比較の結果、両者が一致しているときは、信号ＲＥ
ＳＵＬＴをアサートし（“Ｈ”）、不一致のときは
“Ｌ”にする。
s(2n+1) を示す信号が入力されたので、出力ＡＯＵＴ１
として“Ｌ”を入力するとともに、出力ＡＯＵＴ２とし
て“Ｈ”を出力する。比較回路２６は、チェック演算回
路２５の出力ＯＵＴと、ＲＯＭ１０の出力ＤＯすなわち
機密ＣＲＣデータ（０）との比較を実行する。そして、
この比較の結果、両者が一致しているときは、信号ＲＥ
ＳＵＬＴをアサートし（“Ｈ”）、不一致のときは
“Ｌ”にする。
【００２８】また、出力ＡＯＵＴ２が“Ｈ”の間、１サ
イクル期間は信号ＣＯＭＰｅｎがアサートされ、ＲＥＳ
ＵＬＴ信号の出力とともにネゲートされる。また、信号
ＣＯＭＰｅｎの立ち下がりによって、チェック演算回路
２５は初期化される。
イクル期間は信号ＣＯＭＰｅｎがアサートされ、ＲＥＳ
ＵＬＴ信号の出力とともにネゲートされる。また、信号
ＣＯＭＰｅｎの立ち下がりによって、チェック演算回路
２５は初期化される。
【００２９】以上のような動作によって、機密情報デー
タ（０）のテストが完了する。
タ（０）のテストが完了する。
【００３０】同様の動作を、アドレスaddress(1)，addr
ess(2n)、アドレスaddress(2)，address(2n-1)、…、ア
ドレスaddress(n)，address(n+1) を指定しながら実行
し、信号ＲＥＳＵＬＴを外部からモニターする。この結
果から、ＲＯＭ１０に、製造上の問題などに起因して異
常が生じているか否かを判定することができる。
ess(2n)、アドレスaddress(2)，address(2n-1)、…、ア
ドレスaddress(n)，address(n+1) を指定しながら実行
し、信号ＲＥＳＵＬＴを外部からモニターする。この結
果から、ＲＯＭ１０に、製造上の問題などに起因して異
常が生じているか否かを判定することができる。
【００３１】なお、図１の構成では、機密ＣＲＣデータ
を、機密情報データとは別のアドレスに格納するものと
したが、機密情報データと同一アドレスに格納してもか
まわない。例えば図３に示すように、機密情報データの
上位側のビット位置に、対応する機密ＣＲＣデータをマ
ッピングするようにしてもよい。
を、機密情報データとは別のアドレスに格納するものと
したが、機密情報データと同一アドレスに格納してもか
まわない。例えば図３に示すように、機密情報データの
上位側のビット位置に、対応する機密ＣＲＣデータをマ
ッピングするようにしてもよい。
【００３２】また、ここでは、機密ＣＲＣデータを、機
密情報データが実装されたＲＯＭ自体に実装するものと
したが、機密情報データが実装されたＲＯＭとは別の，
半導体集積回路に内蔵されたＲＯＭなどの記憶手段に、
機密ＣＲＣデータを実装してもかまわない。
密情報データが実装されたＲＯＭ自体に実装するものと
したが、機密情報データが実装されたＲＯＭとは別の，
半導体集積回路に内蔵されたＲＯＭなどの記憶手段に、
機密ＣＲＣデータを実装してもかまわない。
【００３３】また、本発明によると、機密情報データの
内容を変更する場合には、その変更に応じて、機密ＣＲ
Ｃデータを変更するだけでよい。したがって、テスト回
路の構成の変更は不要であり、このため、開発工数やマ
スク設計費などを大幅に削減することができる。
内容を変更する場合には、その変更に応じて、機密ＣＲ
Ｃデータを変更するだけでよい。したがって、テスト回
路の構成の変更は不要であり、このため、開発工数やマ
スク設計費などを大幅に削減することができる。
【００３４】また、ＣＲＣによる冗長コード以外のデー
タを、機密情報データのチェックに利用してもかまわな
い。ただし、この場合は、そのチェック用データを生成
するための所定の演算に相当する演算を実行するチェッ
ク演算回路を、テスト回路内に設ける必要がある。
タを、機密情報データのチェックに利用してもかまわな
い。ただし、この場合は、そのチェック用データを生成
するための所定の演算に相当する演算を実行するチェッ
ク演算回路を、テスト回路内に設ける必要がある。
【００３５】なお、本実施形態では、同期ＲＯＭを例に
とって説明を行ったが、非同期ＲＯＭであっても、同様
の実施が容易に実現可能である。
とって説明を行ったが、非同期ＲＯＭであっても、同様
の実施が容易に実現可能である。
【００３６】
【発明の効果】以上のように本発明によると、機密情報
データを格納するＲＯＭを内蔵した半導体集積回路にお
いて、ＲＯＭのテストを、そのＲＯＭ内部の機密情報デ
ータの機密性を損なうことなく、実現することができ
る。
データを格納するＲＯＭを内蔵した半導体集積回路にお
いて、ＲＯＭのテストを、そのＲＯＭ内部の機密情報デ
ータの機密性を損なうことなく、実現することができ
る。
【図１】本発明の一実施形態に係る半導体集積回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示す半導体集積回路のテスト時の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】ＲＯＭにおけるデータ格納の他の例を示す図で
ある。
ある。
【図４】従来の構成の例を示す図である。
１０，１０Ａ ＲＯＭ ２５ チェック演算回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３９Ｚ
Claims (5)
- 【請求項１】 機密情報データを格納するＲＯＭと、こ
のＲＯＭのテストを行うためのテスト回路とを内蔵した
半導体集積回路であって、 前記機密情報データに所定の演算を施して得たチェック
用冗長データを、記憶する冗長データ記憶手段を備え、 前記テスト回路は、 前記ＲＯＭから読み出された機密情報データに対し、前
記所定の演算に相当する演算を実行するチェック演算回
路を有し、このチェック演算回路の演算結果と、前記冗
長データ記憶手段に記憶されたチェック用冗長データと
の比較を行うことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記冗長データ記憶手段は、前記ＲＯＭであることを特
徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記チェック用冗長データは、前記ＲＯＭにおいて、前
記機密情報データと異なるアドレスに格納されているこ
とを特徴とする半導体集積回路。 - 【請求項４】 請求項２記載の半導体集積回路におい
て、 前記チェック用冗長データは、前記ＲＯＭにおいて、前
記機密情報データと同一アドレスに格納されていること
を特徴とする半導体集積回路。 - 【請求項５】 機密情報データを格納するＲＯＭを内蔵
した半導体集積回路を検査する方法であって、 前記機密情報データに所定の演算を施して得たチェック
用冗長データを、予め、当該半導体集積回路の冗長デー
タ記憶手段に、記憶させておく前処理と、 前記ＲＯＭから機密情報データを読み出し、読み出した
機密データに対し、前記所定の演算に相当する演算を実
行する処理と、 前記冗長データ記憶手段からチェック用冗長データを読
み出し、前記演算処理の結果と、読み出したチェック用
冗長データとを比較する処理とを備えたことを特徴とす
る半導体集積回路の検査方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000161343A JP3606788B2 (ja) | 2000-05-31 | 2000-05-31 | 半導体集積回路および半導体集積回路の検査方法 |
| US09/867,766 US7184545B2 (en) | 2000-05-31 | 2001-05-31 | Semiconductor integrated circuit and method of testing semiconductor integrated circuit |
| DE60135063T DE60135063D1 (de) | 2000-05-31 | 2001-05-31 | Integrierte Halbleiterschaltung und Verfahren zur Prüfung einer integrierten Halbleiterschaltung |
| EP01113274A EP1160668B1 (en) | 2000-05-31 | 2001-05-31 | Semiconductor integrated circuit and method of testing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000161343A JP3606788B2 (ja) | 2000-05-31 | 2000-05-31 | 半導体集積回路および半導体集積回路の検査方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004230465A Division JP2004327036A (ja) | 2004-08-06 | 2004-08-06 | 半導体集積回路および半導体集積回路の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001344992A true JP2001344992A (ja) | 2001-12-14 |
| JP3606788B2 JP3606788B2 (ja) | 2005-01-05 |
Family
ID=18665379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000161343A Expired - Lifetime JP3606788B2 (ja) | 2000-05-31 | 2000-05-31 | 半導体集積回路および半導体集積回路の検査方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7184545B2 (ja) |
| EP (1) | EP1160668B1 (ja) |
| JP (1) | JP3606788B2 (ja) |
| DE (1) | DE60135063D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007213718A (ja) * | 2006-02-10 | 2007-08-23 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の検査方法 |
| KR101925237B1 (ko) * | 2016-07-12 | 2019-02-08 | 선전 구딕스 테크놀로지 컴퍼니, 리미티드 | 디지털 집적회로에 적용되는 esd 검출 장치, 방법 및 집적회로 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7774587B2 (en) * | 2006-07-12 | 2010-08-10 | Atmel Corporation | Dynamic redundancy checker against fault injection |
| KR20080019078A (ko) * | 2006-08-22 | 2008-03-03 | 삼성전자주식회사 | 순환 중복 검사를 이용한 테스트 방법 및 이를 이용하는디지털 장치 |
| ES2710226T3 (es) | 2013-10-30 | 2019-04-23 | United Technologies Corp | Reprocesamiento por soldadura por deposición láser de polvo para piezas fundidas de níquel soldables sin fusión del metal base pertenecientes a motores de turbina de gas |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576491A (en) | 1980-06-16 | 1982-01-13 | Mitsubishi Electric Corp | Semiconductor device |
| US4438512A (en) * | 1981-09-08 | 1984-03-20 | International Business Machines Corporation | Method and apparatus for verifying storage apparatus addressing |
| JPS6030000A (ja) | 1983-07-27 | 1985-02-15 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS6267800A (ja) | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| US4809279A (en) | 1986-09-08 | 1989-02-28 | Unisys Corporation | Enhanced parity detection for wide ROM/PROM memory structure |
| US4805173A (en) * | 1986-09-15 | 1989-02-14 | Thinking Machines Corporation | Error control method and apparatus |
| JPH0484348A (ja) * | 1990-07-27 | 1992-03-17 | Nec Corp | Ｒｏｍデータ保護方式 |
| US5860099A (en) * | 1993-05-12 | 1999-01-12 | Usar Systems, Inc. | Stored program system with protected memory and secure signature extraction |
| DE19534783A1 (de) | 1995-09-19 | 1996-11-14 | Siemens Ag | Verfahren zum Selbsttest eines Mikrocontrollers |
| US5802592A (en) | 1996-05-31 | 1998-09-01 | International Business Machines Corporation | System and method for protecting integrity of alterable ROM using digital signatures |
| US6006354A (en) | 1997-02-12 | 1999-12-21 | Stmicroelectronics, Inc. | Security device for a video digital to analog converter |
| US6185678B1 (en) * | 1997-10-02 | 2001-02-06 | Trustees Of The University Of Pennsylvania | Secure and reliable bootstrap architecture |
| JP3638770B2 (ja) | 1997-12-05 | 2005-04-13 | 東京エレクトロンデバイス株式会社 | テスト機能を備える記憶装置 |
-
2000
- 2000-05-31 JP JP2000161343A patent/JP3606788B2/ja not_active Expired - Lifetime
-
2001
- 2001-05-31 EP EP01113274A patent/EP1160668B1/en not_active Expired - Lifetime
- 2001-05-31 DE DE60135063T patent/DE60135063D1/de not_active Expired - Lifetime
- 2001-05-31 US US09/867,766 patent/US7184545B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007213718A (ja) * | 2006-02-10 | 2007-08-23 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の検査方法 |
| US7913316B2 (en) | 2006-02-10 | 2011-03-22 | Panasonic Corporation | Semiconductor integrated circuit and method for testing semiconductor integrated circuit |
| KR101925237B1 (ko) * | 2016-07-12 | 2019-02-08 | 선전 구딕스 테크놀로지 컴퍼니, 리미티드 | 디지털 집적회로에 적용되는 esd 검출 장치, 방법 및 집적회로 |
| US10359460B2 (en) | 2016-07-12 | 2019-07-23 | Shenzhen GOODIX Technology Co., Ltd. | ESD detection apparatus and method applied to digital integrated circuit, and integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1160668A2 (en) | 2001-12-05 |
| EP1160668B1 (en) | 2008-07-30 |
| JP3606788B2 (ja) | 2005-01-05 |
| DE60135063D1 (de) | 2008-09-11 |
| US20020010890A1 (en) | 2002-01-24 |
| EP1160668A3 (en) | 2006-03-22 |
| US7184545B2 (en) | 2007-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3708726B2 (ja) | 欠陥救済回路 | |
| JPS6273500A (ja) | 半導体記憶装置 | |
| US7913316B2 (en) | Semiconductor integrated circuit and method for testing semiconductor integrated circuit | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| US6516430B1 (en) | Test circuit for semiconductor device with multiple memory circuits | |
| JP4153882B2 (ja) | 半導体集積回路装置 | |
| JP2001344992A (ja) | 半導体集積回路および半導体集積回路の検査方法 | |
| JP5169597B2 (ja) | 集積回路および試験方法 | |
| JP2007272982A (ja) | 半導体記憶装置およびその検査方法 | |
| KR20020067415A (ko) | 반도체 장치 | |
| US7626876B2 (en) | Semiconductor memory device and its test method | |
| JP2004030829A (ja) | 半導体記憶装置 | |
| JPH10302499A (ja) | メモリ内蔵半導体集積回路のテスト方法 | |
| JP2004327036A (ja) | 半導体集積回路および半導体集積回路の検査方法 | |
| JP2004327036A5 (ja) | ||
| JPH0540836A (ja) | シングルチツプマイクロコンピユータ | |
| JP2516965B2 (ja) | メモリテスト方法 | |
| TWI553648B (zh) | 具自我驗證功能的積體電路、其驗證方法及產生自我測試特徵值調整碼的方法 | |
| JP3299176B2 (ja) | 半導体メモリ装置 | |
| JP2002090420A (ja) | 入力電圧テスト回路および集積回路装置 | |
| KR20040046477A (ko) | 시스템온칩 시험 회로 및 시험 방법 | |
| JP2522148B2 (ja) | メモリ周辺回路 | |
| JPH03202790A (ja) | テストパターン生成方法 | |
| JP2003007085A (ja) | エラー訂正機能付きメモリ | |
| JPH05173779A (ja) | デジタル演算集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040806 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3606788 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071015 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111015 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121015 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |