JP2003007085A

JP2003007085A - エラー訂正機能付きメモリ

Info

Publication number: JP2003007085A
Application number: JP2001184897A
Authority: JP
Inventors: Kenji Nishimura; 憲治西村
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-06-19
Filing date: 2001-06-19
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】エラー訂正機能付きメモリの回路規模およびチ
ップ面積を縮小する。【解決手段】初期化されクロック信号に同期してエラー
検出訂正回路３のデータ出力を保持するデータ保持回路
４と、テストモード動作時にデータ保持回路４の出力を
エラー訂正コード発生回路１のデータ入力として選択す
る選択回路５と、エラー訂正コード発生回路１からエラ
ー訂正コードを入力し順次変化の組み合わせビットでそ
れぞれ反転してコード変更するコード変更回路６と、テ
ストモード動作時にデータ保持回路４およびコード変更
回路６の出力をエラー検出訂正回路３のデータ入力およ
びエラー訂正コード入力として選択する選択回路７とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エラー訂正機能付
きメモリに関し、特に、テストモードで動作可能なエラ
ー訂正機能付きメモリに関する。

【０００２】

【従来の技術】従来、この種のエラー訂正機能付きメモ
リは、メモリに格納されたデータのエラーを検出および
訂正してデータ出力し、エラー発生によるシステム全体
の誤動作を防止しシステムの信頼性を向上するために用
いられている。また、このエラー訂正機能付きメモリ
は、エラー訂正機能を持たないメモリに比較して、テス
トが難しくなるため、テスト容易化のためテストモード
で動作するものも提案されている。

【０００３】たとえば、図９は、従来のエラー訂正機能
付きメモリの例を示すブロック図であり、特開平９−２
０４３１７号公報の図１と同等である。ただし、本書で
従来技術として参照説明する便宜上、一部の同義用語お
よび符号を変換して統一した。

【０００４】この従来のエラー訂正機能付きメモリは、
主ブロックとして、エラー訂正コード発生回路１，メモ
リ回路２およびエラー検出訂正回路３を備え、テストモ
ード動作専用のブロックとして、セレクタ１１，セレク
タ１２，カウンタ１３，デコーダ１４，フリップフロッ
プ１５，加算器１６，加算器１７および信号反転回路１
８をそなえる。

【０００５】エラー訂正コード発生回路１は、セレクタ
１１からデータを入力そのエラー訂正コードを発生しメ
モリ回路２および信号反転回路１８へ出力し、メモリ回
路２は、フリップフロップ１５およびエラー訂正コード
発生回路１からのデータおよびエラー訂正コードを格納
し読出しデータおよびエラー訂正コードをセレクタ１２
へ出力し、エラー検出訂正回路３は、セレクタ１２から
データおよびエラー訂正コードを入力し、１ビットエラ
ーの検出および訂正を行ってデータおよびエラー検出信
号を出力する。

【０００６】セレクタ１１および１２は、テストモード
信号によって作動し、エラー訂正コード発生回路１，メ
モリ回路２およびエラー検出訂正回路３が動作する通常
動作と、エラー訂正コード発生回路１およびエラー検出
訂正回路３をテストするテストモード動作とを切替え
る。

【０００７】カウンタ１３は、データおよびエラー訂正
コードを合わせたビット数８を計数する３ビットのカウ
ンタであり、デコーダ１４は、カウンタ１３の出力をデ
コードし信号反転回路１８へ出力し、フリップフロップ
１５は、セレクタ１１からのデータを保持しメモリ回路
２，エラー訂正コード発生回路１およびエラー検出訂正
回路３へ出力し、加算器１６および１７は、オーバーフ
ロー信号を出力および入力し、テストモード動作時に、
カウンタ１３を逐次変更し、セレクタ１１を介してフリ
ップフロップ１５の内容を逐次変更する。

【０００８】信号反転回路１８は、データおよびエラー
訂正コードのビットごとの排他的論理和ゲートからな
り、フリップフロップ１５およびエラー訂正コード発生
回路１のデータおよびエラー訂正コードを入力し、デコ
ーダ１４のデコード出力に対応したデータおよびエラー
訂正コードの１ビットを反転し、その出力は、テストモ
ード動作時にセレクタ１２を介してエラー検出訂正回路
３へ出力される。

【０００９】次に、この従来のエラー訂正機能付きメモ
リの動作を説明する。まず、通常の書込み動作時に、セ
レクタ１１を介して、外部からデータがフリップフロッ
プ１５に入力され、フリップフロップ１５およびエラー
訂正コード発生回路１のデータ出力およびエラー訂正コ
ード出力がメモリ回路２へ入力され、通常の読出し動作
時に、セレクタ１２を介して、メモリ回路２から読み出
されたデータおよびエラー訂正コードがエラー検出訂正
回路３へ出力され、１ビットエラーの検出および訂正が
行われ、データおよびエラー検出信号が出力されてい
る。

【００１０】次に、テストモード動作時に、テストモー
ド信号は値１となり、リセット信号により、カウンタ１
３は３ビット値０００に初期化され、フリップフロップ
１５の初期化データは４ビット値００００になる。ま
た、デコーダ１４の出力に対応して、フリップフロップ
１５およびエラー訂正コード発生回路１のデータ出力お
よびエラー訂正コード出力のビット０が信号反転回路１
８により反転され、セレクタ１２を介して、エラー検出
訂正回路３へ出力される。このとき、エラー訂正コード
発生回路１およびエラー検出訂正回路３が正常ならば、
エラー検出信号は値１となり、データが訂正される。し
たがって、エラー検出信号およびデータを常に観測し、
期待値以外であれば異常であることがわかる。

【００１１】同様にして、カウンタ１３が加算器１６に
より逐次加算され、デコーダ１４の出力が逐次シフト
し、この出力に対応して、信号反転回路１８により、フ
リップフロップ１５およびエラー訂正コード発生回路１
のデータ出力およびエラー訂正コード出力の１ビットが
逐次シフト選択されて反転され、セレクタ１２を介し
て、エラー検出訂正回路３へ出力され、フリップフロッ
プ１５の４ビット値００００のデータに対して、エラー
訂正コード発生回路１およびエラー検出訂正回路３の正
常／異常が観測される。

【００１２】次に、カウンタ１３が３ビット値１１１か
ら３ビット値０００へ逐次変化し、加算器１６がオーバ
ーフローしたとき、加算器１７により、フリップフロッ
プ１５のデータが４ビット値０００１へ逐次変化し、４
ビット値０００１のデータに対して、４ビット値０００
０のデータと同様に、エラー訂正コード発生回路１およ
びエラー検出訂正回路３の正常／異常が観測される。

【００１３】また、同様にして、加算器１７により、フ
リップフロップ１５のデータが逐次加算され、４ビット
値１１１１までのデータに対して、エラー訂正コード発
生回路１およびエラー検出訂正回路３の正常／異常が観
測される。

【００１４】この従来のエラー訂正機能付きメモリは、
最少のテスト専用の端子を設け、テストモード動作時
に、メモリ回路をアクセスせず、エラー訂正コード発生
回路およびエラー検出訂正回路の正常／異常を観測でき
る。このため、テストパターンおよびテスト時間が著し
く短縮され、テストパターン設計工数およびテストコス
トが削減され、テスト品質が向上する。

【００１５】

【発明が解決しようとする課題】しかし、このエラー訂
正機能付きメモリは、エラー訂正機能を持たないメモリ
に比較して、回路規模およびチップ面積が大きくなり、
高コストであり、また、他社との競争上、常に、より低
価格で供給することが求められている。

【００１６】したがって、本発明の目的は、エラー訂正
機能付きメモリの回路規模およびチップ面積を縮小する
ことにある。

【００１７】

【課題を解決するための手段】そのため、本発明は、デ
ータを入力しそのエラー訂正コードを発生するエラー訂
正コード発生回路と、前記データおよび前記エラー訂正
コードを格納するメモリ回路と、このメモリ回路から読
み出されたデータおよびエラー訂正コードを入力しエラ
ー検出および訂正を行ってデータを出力するエラー検出
訂正回路とを備えるエラー訂正機能付きメモリにおい
て、テストモード動作時に、前記エラー検出訂正回路の
データ出力をクロック信号に同期して保持して前記エラ
ー訂正コード発生回路および前記エラー検出訂正回路の
データ入力とし且つ前記エラー訂正コード発生回路のエ
ラー訂正コード出力を任意ビットでそれぞれ反転してコ
ード変更し前記エラー検出訂正回路のエラー訂正コード
入力としている。

【００１８】また、初期化されクロック信号に同期して
前記エラー検出訂正回路のデータ出力を保持するデータ
保持回路と、テストモード動作時に前記データ保持回路
の出力を前記エラー訂正コード発生回路のデータ入力と
して選択する選択回路と、前記エラー訂正コード発生回
路からエラー訂正コードを入力し順次変化の組み合わせ
ビットでそれぞれ反転してコード変更するコード変更回
路と、テストモード動作時に前記データ保持回路および
前記コード変更回路の出力を前記エラー検出訂正回路の
データ入力およびエラー訂正コード入力として選択する
選択回路とを備えている。

【００１９】また、初期化されクロック信号に同期して
前記エラー検出訂正回路のデータ出力を保持するデータ
保持回路と、テストモード動作時に前記データ保持回路
の出力を前記エラー訂正コード発生回路のデータ入力と
して選択する選択回路と、エラー訂正コードを入力しテ
ストモード動作時に順次変化の組み合わせビットでそれ
ぞれ反転してコード変更し前記エラー検出訂正回路へエ
ラー訂正コード出力するコード変更回路と、テストモー
ド動作時に前記データ保持回路および前記エラー訂正コ
ード発生回路の出力を選択し前記エラー検出訂正回路の
データ入力および前記コード変更回路のエラー訂正コー
ド入力として出力する選択回路とを備えている。

【００２０】また、前記コード変更回路が、リセット信
号により初期化されクロック信号をカウントしエラー訂
正コードに対応したビット数のビット出力を並列出力す
るカウンタと、このカウンタの各ビット出力に対応して
エラー訂正コード入力の各ビット出力をビットごとにそ
れぞれビット反転し並列出力する排他的論理和回路とを
備えている。

【００２１】また、前記コード変更回路が、リセット信
号により初期化されクロック信号をカウントしエラー訂
正コードに対応したビット数のビット出力およびその上
位ビット出力を並列出力するカウンタと、このカウンタ
の各ビット出力に対応してエラー訂正コード入力の各ビ
ット出力をビットごとにそれぞれビット反転し且つ前記
カウンタの上位ビット出力に対応して全ビットをビット
反転し並列出力する排他的論理和回路とを備えている。

【００２２】また、前記コード変更回路が、前記メモ
リ回路のアドレス信号の各ビット入力に対応してエラー
訂正コード入力の各ビット出力をビットごとにそれぞれ
ビット反転し並列出力する排他的論理和回路を備えてい
る。

【００２３】

【発明の実施の形態】次に、本発明について、図面を参
照して説明する。図１は、本発明のエラー訂正機能付き
メモリの実施形態１を示すブロック図である。図１を参
照すると、本実施形態のエラー訂正機能付きメモリは、
エラー訂正コード発生回路１，メモリ回路２，エラー検
出訂正回路３，データ保持回路４，選択回路５，コード
変更回路６，選択回路７とを備える。

【００２４】エラー訂正コード発生回路１は、選択回路
５からデータを入力しそのエラー訂正コードを発生しメ
モリ回路２およびコード変更回路６へ出力し、メモリ回
路２は、書込みおよび読出し可能なメモリであり、外部
およびエラー訂正コード発生回路１からのデータおよび
エラー訂正コードを格納し読出しデータおよびエラー訂
正コードを選択回路７へ出力し、エラー検出訂正回路３
は、選択回路７からデータおよびエラー訂正コードを入
力し、１ビットエラーの検出および訂正を行ってデータ
を出力する。

【００２５】データ保持回路４は、リセット信号により
初期化され、クロック信号に同期してエラー検出訂正回
路３のデータ出力を保持し、選択回路５および選択回路
７へ出力する。ここで、このデータ保持回路４の初期化
データは、ビット間ショート故障の検出が最適に行われ
るように予め選択されている。

【００２６】選択回路５は、外部およびデータ保持回路
４からデータを入力し、テストモード動作時にデータ保
持回路４のデータ出力を選択しエラー訂正コード発生回
路１へ出力する。

【００２７】コード変更回路６は、エラー訂正コード発
生回路１からエラー訂正コードを入力し、順次変化の組
み合わせビットでそれぞれ反転してコード変更し、選択
回路７へ出力する。図２は、このコード変更回路６の内
部構成例を示すブロック図である。図２を参照すると、
このコード変更回路６は、カウンタ６１および排他的論
理和回路６２を備え、カウンタ６１は、クロック信号を
カウントしエラー訂正コードに対応したビット数のビッ
ト出力０〜３を並列出力し、排他的論理和回路６２は、
エラー訂正コードのビットごとの排他的論理和ゲートか
らなり、カウンタ６１の各ビット出力０〜３に対応して
エラー訂正コード入力をビットごとにそれぞれビット反
転し並列出力する。この構成により、カウンタ６１がカ
ウントアップするごとに、エラー訂正コードで反転され
るビットの組み合わせが順次変化して、カウンタ６１が
オーバーフローするまでに、全ての反転ビットの組み合
わせが網羅される。

【００２８】選択回路７は、データ保持回路４およびコ
ード変更回路６からのデータおよびエラー訂正コード
と、メモリ回路２から読み出されたデータおよびエラー
訂正コードとを入力し、テストモード動作時に、データ
保持回路４およびコード変更回路６からのデータおよび
エラー訂正コードを選択しエラー検出訂正回路３へ出力
する。

【００２９】図３は、本実施形態のエラー訂正機能付き
メモリにおける８ビットのデータの１ビットエラーと４
ビットのエラー訂正コードとの対応例を示すシンドロー
ム表である。

【００３０】この表の各行は、エラー訂正コード発生回
路１において、表示されたデータ入力ビットの排他的論
和により、エラー訂正コードの各ビットがそれぞれ発生
されることを示し、エラー検出訂正回路３において、表
示されたデータ入力ビットとエラー訂正コードの各ビッ
トとの排他的論和により、表示されたデータ入力ビット
のエラー検出がそれぞれ行われることを示す。たとえ
ば、表の１行目は、データ入力のビット７，６，４，
３，０の排他的論和により、エラー訂正コードのビット
０が発生され、データ入力のビット７，６，４，３，０
とエラー訂正コードのビット０との排他的論和により、
データ入力のビット７，６，４，３または０のエラー検
出が行われることを示す。この表の各行におけるエラー
検出の組み合わせにより、エラー検出訂正回路３におい
て、データ入力のエラービットが検出され訂正される。

【００３１】また、図４，図５は、図３のシンドローム
表に対応したエラー訂正機能付きメモリのテストモード
動作例を示すタイミング図，タイミング表である。次
に、これら図面を参照して、本実施形態のエラー訂正機
能付きメモリの動作について具体的に説明する。

【００３２】通常の動作時では、選択回路５を介して、
外部からデータがエラー訂正コード発生回路１に入力さ
れ、外部からのデータ出力およびエラー訂正コード発生
回路１のエラー訂正コード出力がメモリ回路２へ書き込
まれ、選択回路７を介して、メモリ回路２から読み出さ
れたデータおよびエラー訂正コードがエラー検出訂正回
路３へ出力され、１ビットエラーの検出および訂正が行
われ、データが出力される。

【００３３】テストモード動作時では、テストモード信
号は値１となり、リセット信号により、カウンタ６１の
出力は初期化され４ビット値００００となり、データ保
持回路４のデータ出力は初期化され、その初期化データ
として、本実施形態では、ビット間ショート故障の検出
が最適に行われるように、８ビット値１１０１１００１
が予め選択されている。

【００３４】また、選択回路５を介して、データ保持回
路４のデータ出力がエラー訂正コード発生回路１に入力
され、そのエラー訂正コード出力は、初期化データの８
ビット値１１０１１００１に対応して４ビット値１０１
１となり、コード変更回路６のエラー訂正コード出力
は、カウンタ６１の出力の４ビット値００００に対応し
て変更されず、４ビット値１０１１である。さらに、選
択回路７を介して、データ保持回路４およびコード変更
回路６からのデータおよびエラー訂正コードがエラー検
出訂正回路３へ出力され、エラー検出訂正回路３におい
て、図３のシンドローム表の各行でエラー検出されず、
初期化データの８ビット値１１０１１００１が出力され
ている。

【００３５】図４のタイミングＴ０において、リセット
信号が値０に変化し、リセットが解除される。

【００３６】タイミングＴ１において、データ保持回路
４がクロック信号の立下りで同一データを保持し、デー
タ保持回路４のデータが変化せず、エラー訂正コード発
生回路１のエラー訂正コード出力も変化しない。また、
リセット解除済みのため、カウンタ６１の出力が４ビッ
ト値０００１へ変化し、コード変更回路６のエラー訂正
コード出力がビット０で反転して４ビット値１０１０へ
変化し、エラー検出訂正回路３へ出力される。エラー検
出訂正回路３において、図３のシンドローム表の１行目
のみでエラー検出される。しかし、図３のシンドローム
表に基づき、データビットのエラー検出ではないため、
データ訂正せず、データ出力は変化しない。

【００３７】タイミングＴ２において、データ保持回路
４がクロック信号の立下りで同一データを保持し、デー
タ保持回路４のデータが変化せず、エラー訂正コード発
生回路１のエラー訂正コード出力も変化しない。また、
リセット解除済みのため、カウンタ６１の出力が４ビッ
ト値００１０へ変化し、コード変更回路６のエラー訂正
コード出力がビット１で反転して４ビット値１００１へ
変化し、エラー検出訂正回路３へ出力される。エラー検
出訂正回路３において、図３のシンドローム表の２行目
のみでエラー検出される。しかし、図３のシンドローム
表に基づき、データビットのエラー検出ではないため、
データ訂正せず、データ出力は変化しない。

【００３８】タイミングＴ３において、データ保持回路
４がクロック信号の立下りで同一データを保持し、デー
タ保持回路４のデータが変化せず、エラー訂正コード発
生回路１のエラー訂正コード出力も変化しない。また、
リセット解除済みのため、カウンタ６１の出力が４ビッ
ト値００１１へ変化し、コード変更回路６のエラー訂正
コード出力がビット０，１で反転して４ビット値１００
０へ変化し、エラー検出訂正回路３へ出力される。エラ
ー検出訂正回路３において、図３のシンドローム表の
１，２行目でエラー検出される。これらエラー検出の組
み合わせから、図３のシンドローム表に基づきデータビ
ット０のエラーを検出してデータ訂正し、データ出力は
８ビット値１１０１１０００へ変化する。

【００３９】タイミングＴ４において、データ保持回路
４がクロック信号の立下りでエラー検出訂正回路３のデ
ータ出力を保持し、データ保持回路４のデータが８ビッ
ト値１１０１１０００へ変化し、エラー訂正コード発生
回路１のエラー訂正コード出力も４ビット値１０００へ
変化する。また、リセット解除済みのため、カウンタ６
１の出力が４ビット値０１００へ変化し、コード変更回
路６のエラー訂正コード出力がビット２で反転して４ビ
ット値１１００へ変化し、エラー検出訂正回路３へ出力
される。エラー検出訂正回路３において、図３のシンド
ローム表の３行目のみでエラー検出される。しかし、図
３のシンドローム表に基づき、データビットのエラー検
出ではないため、データ訂正せず、データ出力は変化し
ない。

【００４０】以下、図５のタイミング表に示されるよう
に、クロック信号の立下りごとの各タイミングにおい
て、データ保持回路４およびデータエラー訂正コード発
生回路１のデータ出力およびエラー訂正コード出力と、
カウンタ６１およびコード変更回路６の出力と、検出訂
正回路３のデータ出力とが変化する。

【００４１】図５を参照すると、タイミングＴ０からＴ
１５までに、カウンタ６１の出力が４ビット値００００
から４ビット値１１１１へ順に変化し、データ保持回路
４のデータ出力に対応したエラー訂正コードに対して反
転ビットの全組み合わせが順に生成されてエラー検出訂
正回路３のエラー訂正コード入力となり、データ保持回
路４の初期化データの８ビット値１１０１１００１に対
して１ビットずつ反転したデータ出力が順に生成されて
エラー検出訂正回路３のデータ入力となり、データ保持
回路４のデータ出力は、初期化データの全ビット反転値
００１００１１０となる。

【００４２】また、タイミングＴ１６からＴ３１におい
て、同様に、カウンタ６１の出力が４ビット値００００
から４ビット値１１１１へ順に変化し、データ保持回路
４のデータ出力に対応したエラー訂正コードに対して反
転ビットの全組み合わせが順に生成され、エラー検出訂
正回路３のエラー訂正コード入力とされ、データ保持回
路４の初期化データの全ビット反転値００１００１１０
に対して１ビットずつ反転したデータ出力が順に生成さ
れ、エラー検出訂正回路３のデータ入力とされ、データ
保持回路４のデータ出力は、初期化データの８ビット値
００１００１１０に戻る。

【００４３】このテストモード動作により、従来と同じ
く、メモリ回路をアクセスせず、エラー訂正コード発生
回路１およびエラー検出訂正回路３の正常／異常を観測
でき、テストパターンおよびテスト時間が著しく短縮さ
れ、テストパターン設計工数およびテストコストが削減
され、テスト品質が向上する。

【００４４】本実施形態のエラー訂正機能付きメモリ
は、図９の従来のエラー訂正機能付きメモリと比較する
と、テストデータを生成するための加算器１７およびフ
リップフロップ１５と、テストデータおよびエラー訂正
コードの全ビットに対しそれぞれビット反転するための
信号反転回路１８およびデコーダ１４とを備えず、代わ
りに、エラー検出訂正回路３のデータ出力をクロック信
号に同期して保持するデータ保持回路４と、エラー訂正
コードのみに対して順次変化の組み合わせビットでそれ
ぞれ反転しコード変更するコード変更回路６とを備えて
構成される。このため、テストモード動作専用の回路規
模が縮小される。

【００４５】なお、本実施形態のエラー訂正機能付きメ
モリでは、エラー訂正コード発生回路１および選択回路
７の間にコード変更回路６を備えるとして説明したが、
本実施形態のエラー訂正機能付きメモリの変形例とし
て、選択回路７およびエラー検出訂正回路３の間にコー
ド変更回路６を備えることもできる。

【００４６】また、本実施形態のエラー訂正機能付きメ
モリでは、図３のシンドローム表に基づきエラー検出し
データ訂正するとして説明したが、１ビットエラーの検
出訂正回路であれば、どのようなシンドローム表になっ
ていても、また、データのビット数が幾つでも、同様の
構成、動作が可能である。

【００４７】次に、本発明のエラー訂正機能付きメモリ
の実施形態２について説明する。本実施形態のエラー訂
正機能付きメモリは、図１の実施形態１のエラー訂正機
能付きメモリと同じブロック構成であり、コード変更回
路６の内部構成が異なるものである。他のブロックにつ
いては、同じ構成であり、重複説明を省略する。

【００４８】図６は、本実施形態におけるコード変更回
路６の構成例を示すブロック図である。本実施形態のコ
ード変更回路６は、カウンタ６５および排他的論理和回
路６６を備え、カウンタ６５は、リセット信号により初
期化されクロック信号をカウントしエラー訂正コードに
対応したビット数のビット出力０〜３およびその上位ビ
ット出力４を並列出力し、排他的論理和回路６６は、ビ
ットごとの３入力の排他的論理和ゲートからなり、カウ
ンタ６５の各ビット出力０〜３に対応してエラー訂正コ
ード入力の各ビット出力０〜３を個別にそれぞれビット
反転し、且つ、カウンタ６５の上位ビット出力４に対応
して全ビット出力０〜３をビット反転し並列出力する。

【００４９】図７は、図３のシンドローム表に対応した
本実施形態のエラー訂正機能付きメモリのテストモード
動作例を示すタイミング表である。次に、この図７を参
照して、本実施形態のエラー訂正機能付きメモリの動作
について簡単に説明する。

【００５０】通常の動作時では、図１の実施形態１のエ
ラー訂正機能付きメモリと同じく動作する。すなわち、
外部からデータがエラー訂正コード発生回路１に入力さ
れ、外部からのデータ出力およびエラー訂正コード発生
回路１のエラー訂正コード出力がメモリ回路２へ書き込
まれ、メモリ回路２から読み出されたデータおよびエラ
ー訂正コードがエラー検出訂正回路３へ出力され、１ビ
ットエラーの検出および訂正が行われ、データが出力さ
れる。

【００５１】テストモード動作時では、テストモード信
号は値１となり、リセット信号により、カウンタ６５の
出力は初期化され５ビット値０００００となり、データ
保持回路４のデータ出力は、本実施形態では、図３のシ
ンドローム表と独立に初期化され、初期化データとして
８ビット値００００００００が予め選択されている。

【００５２】また、選択回路５を介して、データ保持回
路４のデータ出力がエラー訂正コード発生回路１に入力
され、そのエラー訂正コード出力は、初期化データの８
ビット値００００００００に対応して４ビット値０００
０となり、コード変更回路６のエラー訂正コード出力
は、カウンタ６５の出力の５ビット値０００００に対応
して変更されず、４ビット値００００である。また、選
択回路７を介して、データ保持回路４およびコード変更
回路６からのデータおよびエラー訂正コードがエラー検
出訂正回路３へ出力され、エラー検出訂正回路３におい
て、図３のシンドローム表の各行でエラー検出されず、
初期化データの８ビット値００００００００が出力され
ている。

【００５３】図７のタイミング表のタイミングＴ０にお
いて、リセット信号が値０に変化し、リセットが解除さ
れる。

【００５４】以下、図７のタイミング表に示されるよう
に、クロック信号の立下りごとの各タイミングにおい
て、データ保持回路４およびデータエラー訂正コード発
生回路１のデータ出力およびエラー訂正コード出力と、
カウンタ６５およびコード変更回路６の出力と、検出訂
正回路３のデータ出力とが変化する。

【００５５】図７を参照すると、タイミングＴ０からＴ
１５までに、カウンタ６５の出力が５ビット値００００
０から５ビット値０１１１１へ順に変化し、データ保持
回路４のデータ出力に対応したエラー訂正コードに対し
て反転ビットの全組み合わせが順に生成されてエラー検
出訂正回路３のエラー訂正コード入力となり、データ保
持回路４の初期化データの８ビット値００００００００
に対して１ビットずつ反転したデータ出力が順に生成さ
れてエラー検出訂正回路３のデータ入力となり、データ
保持回路４のデータ出力は、初期化データの全ビット反
転値１１１１１１１１となる。

【００５６】また、タイミングＴ１６からＴ３１におい
て、同様に、カウンタ６５の出力が５ビット値１０００
０から５ビット値１１１１１へ順に変化し、データ保持
回路４のデータ出力に対応したエラー訂正コードに対し
て反転ビットの全組み合わせが順に生成されてエラー検
出訂正回路３のエラー訂正コード入力となり、データ保
持回路４の初期化データの全ビット反転値１１１１１１
１１に対して１ビットずつ反転したデータ出力が順に生
成されてエラー検出訂正回路３のデータ入力となり、デ
ータ保持回路４のデータ出力は、初期化データの８ビッ
ト値００００００００に戻る。

【００５７】本実施形態のエラー訂正機能付きメモリで
は、図１の実施形態１のエラー訂正機能付きメモリと同
じく、テストモード動作専用の回路規模が縮小される。
また、図７のタイミング表に示されるように、タイミン
グＴ０からＴ１５までと、タイミングＴ１６からＴ３１
までとで、エラー訂正コードの反転ビット組み合わせの
順番がコード変更回路により逆転し、データに対して１
ビットずつ反転するビットの順番が逆転する。このため
データビット間で方向性を持ったショート故障が有った
としても検出できる。また、初期化データの値を考慮す
る必要が無くなり８ビット値００００００００に固定で
きる。

【００５８】次に、本発明のエラー訂正機能付きメモリ
の実施形態３について説明する。本実施形態のエラー訂
正機能付きメモリは、図１の実施形態１のエラー訂正機
能付きメモリと同じブロック構成であり、コード変更回
路６の内部構成が異なるものである。他のブロックにつ
いては、同じ構成であり、重複説明を省略する。

【００５９】図８は、本実施形態におけるコード変更回
路６の構成例を示すブロック図である。本実施形態のコ
ード変更回路６は、実施形態１，２におけるカウンタ６
１，６５を含まず、テストモード動作時にテストされな
いメモリ回路２のアドレス信号の各ビット入力に対応し
てエラー訂正コード入力の各ビット出力をビットごとに
排他的論理和ゲートによりそれぞれビット反転する。

【００６０】この構成により、コード変更回路６の回路
面積がさらに縮小され、テストモード動作専用の回路規
模がさらに縮小される。

【００６１】

【発明の効果】以上説明したように、本発明のエラー訂
正機能付きメモリは、テストモード動作で、従来と同じ
く、メモリ回路をアクセスせずエラー訂正機能の正常／
異常を観測でき、同時に、テストモード動作専用の回路
規模が縮小され、エラー訂正機能付きメモリの回路規模
およびチップ面積が縮小され、さらには、エラー訂正機
能付きメモリがコスト削減されるなどの効果がある。

【００６２】その理由は、テストモード動作時に、エラ
ー検出訂正回路のデータ出力をクロック信号に同期して
保持してエラー訂正コード発生回路およびエラー検出訂
正回路のデータ入力とし、且つ、エラー訂正コード発生
回路のエラー訂正コード出力を任意ビットでそれぞれ反
転してコード変更しエラー検出訂正回路のエラー訂正コ
ード入力とするためである。

【図面の簡単な説明】

【図１】本発明のエラー訂正機能付きメモリの実施形態
１を示すブロック図である。

【図２】図１におけるコード変更回路６の内部構成例を
示すブロック図である。

【図３】図１のエラー訂正機能付きメモリにおけるデー
タの１ビットエラーとエラー訂正コードとの対応例を示
すシンドローム表である。

【図４】図１のエラー訂正機能付きメモリのテストモー
ド動作例を示すタイミング図である。

【図５】図１のエラー訂正機能付きメモリのテストモー
ド動作例を示すタイミング表である。

【図６】本発明のエラー訂正機能付きメモリの実施形態
２におけるコード変更回路６の構成例を示すブロック図
である。

【図７】実施形態２のエラー訂正機能付きメモリのテス
トモード動作例を示すタイミング表である。

【図８】本発明のエラー訂正機能付きメモリの実施形態
３におけるコード変更回路６の構成例を示すブロック図
である。

【図９】従来のエラー訂正機能付きメモリの例を示すブ
ロック図である。

【符号の説明】

１エラー訂正コード発生回路２メモリ回路３エラー検出訂正回路４データ保持回路５，７選択回路６コード変更回路１１，１２セレクタ１３，６１，６５カウンタ１４デコーダ１５フリップフロップ１６，１７加算器１８信号反転回路６２，６６排他的論理和回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B001 AB08 AC01 AD01 5B018 GA03 JA21 JA25 MA31 PA03 QA13 5B048 AA02 CC03 CC11 DD10 5L106 BB12 DD11 EE05 GG03

Claims

【特許請求の範囲】

【請求項１】データを入力しそのエラー訂正コードを
発生するエラー訂正コード発生回路と、前記データおよ
び前記エラー訂正コードを格納するメモリ回路と、この
メモリ回路から読み出されたデータおよびエラー訂正コ
ードを入力しエラー検出および訂正を行ってデータを出
力するエラー検出訂正回路とを備えるエラー訂正機能付
きメモリにおいて、テストモード動作時に、前記エラー
検出訂正回路のデータ出力をクロック信号に同期して保
持して前記エラー訂正コード発生回路および前記エラー
検出訂正回路のデータ入力とし且つ前記エラー訂正コー
ド発生回路のエラー訂正コード出力を任意ビットでそれ
ぞれ反転してコード変更し前記エラー検出訂正回路のエ
ラー訂正コード入力とすることを特徴とするエラー訂正
機能付きメモリ。
【請求項２】初期化されクロック信号に同期して前記
エラー検出訂正回路のデータ出力を保持するデータ保持
回路と、テストモード動作時に前記データ保持回路の出
力を前記エラー訂正コード発生回路のデータ入力として
選択する選択回路と、前記エラー訂正コード発生回路か
らエラー訂正コードを入力し順次変化の組み合わせビッ
トでそれぞれ反転してコード変更するコード変更回路
と、テストモード動作時に前記データ保持回路および前
記コード変更回路の出力を前記エラー検出訂正回路のデ
ータ入力およびエラー訂正コード入力として選択する選
択回路とを備える、請求項１記載のエラー訂正機能付き
メモリ。
【請求項３】初期化されクロック信号に同期して前記
エラー検出訂正回路のデータ出力を保持するデータ保持
回路と、テストモード動作時に前記データ保持回路の出
力を前記エラー訂正コード発生回路のデータ入力として
選択する選択回路と、エラー訂正コードを入力しテスト
モード動作時に順次変化の組み合わせビットでそれぞれ
反転してコード変更し前記エラー検出訂正回路へエラー
訂正コード出力するコード変更回路と、テストモード動
作時に前記データ保持回路および前記エラー訂正コード
発生回路の出力を選択し前記エラー検出訂正回路のデー
タ入力および前記コード変更回路のエラー訂正コード入
力として出力する選択回路とを備える、請求項１記載の
エラー訂正機能付きメモリ。
【請求項４】前記コード変更回路が、リセット信号に
より初期化されクロック信号をカウントしエラー訂正コ
ードに対応したビット数のビット出力を並列出力するカ
ウンタと、このカウンタの各ビット出力に対応してエラ
ー訂正コード入力の各ビット出力をビットごとにそれぞ
れビット反転し並列出力する排他的論理和回路とを備え
る、請求項２または３記載のエラー訂正機能付きメモ
リ。
【請求項５】前記コード変更回路が、リセット信号に
より初期化されクロック信号をカウントしエラー訂正コ
ードに対応したビット数のビット出力およびその上位ビ
ット出力を並列出力するカウンタと、このカウンタの各
ビット出力に対応してエラー訂正コード入力の各ビット
出力をビットごとにそれぞれビット反転し且つ前記カウ
ンタの上位ビット出力に対応して全ビットをビット反転
し並列出力する排他的論理和回路とを備える、請求項２
または３記載のエラー訂正機能付きメモリ。
【請求項６】前記コード変更回路が、前記メモリ回路
のアドレス信号の各ビット入力に対応してエラー訂正コ
ード入力の各ビット出力をビットごとにそれぞれビット
反転し並列出力する排他的論理和回路を備える、請求項
２または３記載のエラー訂正機能付きメモリ。