JP2001333122A - フレーム同期検出器 - Google Patents
フレーム同期検出器Info
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- JP2001333122A JP2001333122A JP2000148023A JP2000148023A JP2001333122A JP 2001333122 A JP2001333122 A JP 2001333122A JP 2000148023 A JP2000148023 A JP 2000148023A JP 2000148023 A JP2000148023 A JP 2000148023A JP 2001333122 A JP2001333122 A JP 2001333122A
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- synchronization signal
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ハードウェアが小さくて確実かつ迅速にフレ
ーム同期信号を検出できるフレーム同期検出器を提供す
ること。 【解決手段】 ２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波から、第１
の同期信号を第１の所定パターンと相関を取って第１の
同期信号を検出し、第２の同期信号を第２の所定パター
ンと相関を取って前記第２の同期信号を検出する同期検
出手段を備えて成るフレーム同期検出器。
ーム同期信号を検出できるフレーム同期検出器を提供す
ること。 【解決手段】 ２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波から、第１
の同期信号を第１の所定パターンと相関を取って第１の
同期信号を検出し、第２の同期信号を第２の所定パター
ンと相関を取って前記第２の同期信号を検出する同期検
出手段を備えて成るフレーム同期検出器。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢＳデジタル放送
などにおけるデジタル変調波のフレーム同期検出器に関
する。
などにおけるデジタル変調波のフレーム同期検出器に関
する。
【０００２】
【従来の技術】一般に、ＢＳデジタル放送における送信
信号のフレームは、図５に示すように、８ＰＳＫ，ＱＰ
ＳＫ，ＢＰＳＫなど一般にはｎ相の移相変調方式により
変調されたメインデータ５１の前に、フレーム単位・一
定周期で、規定のビット数でＢＰＳＫ変調により伝送さ
れる同期信号部５２が配置された構成となっている。
信号のフレームは、図５に示すように、８ＰＳＫ，ＱＰ
ＳＫ，ＢＰＳＫなど一般にはｎ相の移相変調方式により
変調されたメインデータ５１の前に、フレーム単位・一
定周期で、規定のビット数でＢＰＳＫ変調により伝送さ
れる同期信号部５２が配置された構成となっている。
【０００３】この同期信号部５２は、第１同期信号ＵＷ
１とメインデータの構造を示すＴＭＣＣと第２同期信号
ＵＷ２とから成っている。
１とメインデータの構造を示すＴＭＣＣと第２同期信号
ＵＷ２とから成っている。
【０００４】一般に、ＢＳデジタル放送の受信機では、
上記フレーム同期信号部分５２を受信し、最初にフレー
ム構造を復元することにより、受信機全体の同期を確立
する。
上記フレーム同期信号部分５２を受信し、最初にフレー
ム構造を復元することにより、受信機全体の同期を確立
する。
【０００５】図６に、ＢＳデジタル放送受信機の搬送波
再生回路の構成例を示す。
再生回路の構成例を示す。
【０００６】入力端子６０１に入力されたＢＳデジタル
放送波は、２つの同期検波回路６０２ａ，６０２ｂに入
力される。同期検波回路６０２ａには、局部発振器６０
３の出力が直接、再生搬送波として供給され、他方同期
検波回路６０２ｂには、局部発振器６０３出力が移相器
６０４で９０°移送された搬送波（キャリア）が、再生
搬送波として供給される。
放送波は、２つの同期検波回路６０２ａ，６０２ｂに入
力される。同期検波回路６０２ａには、局部発振器６０
３の出力が直接、再生搬送波として供給され、他方同期
検波回路６０２ｂには、局部発振器６０３出力が移相器
６０４で９０°移送された搬送波（キャリア）が、再生
搬送波として供給される。
【０００７】同期検波回路６０２ａ，６０２ｂの出力
は、各々低域フィルタ６０５ａ，６０５ｂに通され同期
検波のＩ，Ｑ成分信号として各々Ａ／Ｄコンバータ６０
６ａ，６０６ｂに入力される。Ｉ，Ｑ成分はこれらのコ
ンバータにおいてデジタルデータに変換され、複素乗算
器６０７に入力される。
は、各々低域フィルタ６０５ａ，６０５ｂに通され同期
検波のＩ，Ｑ成分信号として各々Ａ／Ｄコンバータ６０
６ａ，６０６ｂに入力される。Ｉ，Ｑ成分はこれらのコ
ンバータにおいてデジタルデータに変換され、複素乗算
器６０７に入力される。
【０００８】この複素乗算器６０７には、数値制御発振
器６０８出力信号ｓｉｎ成分とｃｏｓ成分がｓｉｎ／ｃ
ｏｓ回路６０９を介して入力されており、上記Ａ／Ｄコ
ンバータ６０６ａ，６０６ｂのデジタル出力が位相復調
される。
器６０８出力信号ｓｉｎ成分とｃｏｓ成分がｓｉｎ／ｃ
ｏｓ回路６０９を介して入力されており、上記Ａ／Ｄコ
ンバータ６０６ａ，６０６ｂのデジタル出力が位相復調
される。
【０００９】位相復調された信号は、ロールオフ特性を
有する伝送マッチングフィルタ６１０ａ，６１０ｂにて
波形整形された後、その出力はＣ／Ｎ検出回路６１１に
入力されると共に、フィルタ６１０ａの出力はＩ１とし
て、フィルタ６１０ｂの出力はＱ１として、arcTAN(逆
正接関数)型の位相角算出回路（ＴＡＮ−１）６１２に
入力される。位相角算出回路６１２の出力は搬送波誤差
検出回路６１３に入力され、ループフィルタ６１４を介
して上記数値制御発振器６０８に入力される。
有する伝送マッチングフィルタ６１０ａ，６１０ｂにて
波形整形された後、その出力はＣ／Ｎ検出回路６１１に
入力されると共に、フィルタ６１０ａの出力はＩ１とし
て、フィルタ６１０ｂの出力はＱ１として、arcTAN(逆
正接関数)型の位相角算出回路（ＴＡＮ−１）６１２に
入力される。位相角算出回路６１２の出力は搬送波誤差
検出回路６１３に入力され、ループフィルタ６１４を介
して上記数値制御発振器６０８に入力される。
【００１０】今仮に、入力信号の位相をθとし、局部発
振器６０３の発振出力の位相が入力の絶対位相に一致し
ているとすれば、フィルタ６１０ａ，６１０ｂ出力、即
ちＩ１、Ｑ１成分はそれぞれｓｉｎθ、ｃｏｓθなる電
力を有している。このことを利用して、位相角算出回路
６１２の出力は入力の信号と同様の位相θを得ることが
できる。
振器６０３の発振出力の位相が入力の絶対位相に一致し
ているとすれば、フィルタ６１０ａ，６１０ｂ出力、即
ちＩ１、Ｑ１成分はそれぞれｓｉｎθ、ｃｏｓθなる電
力を有している。このことを利用して、位相角算出回路
６１２の出力は入力の信号と同様の位相θを得ることが
できる。
【００１１】しかしながら、受信機の初期状態では、前
記局部発振器６０３の発振位相は入力の絶対位相に一致
していないので、位相角算出回路６１２の出力の位相は
θとは異なるθ'となり、この位相θ'と上記位相θの差
が搬送波誤差検出回路６１３から出力されループフィル
タ６１４に入力され、この出力は数値制御発振器６０８
に入力され、復調キャリアが入力位相に一致するように
数値制御発振器６０８の発振周波数及び発振位相を制御
する。 一方、位相角算出回路６１２の出力は、デジタ
ル同期信号(Unique Word)を検出する同期検出器６１５
にも入力される。
記局部発振器６０３の発振位相は入力の絶対位相に一致
していないので、位相角算出回路６１２の出力の位相は
θとは異なるθ'となり、この位相θ'と上記位相θの差
が搬送波誤差検出回路６１３から出力されループフィル
タ６１４に入力され、この出力は数値制御発振器６０８
に入力され、復調キャリアが入力位相に一致するように
数値制御発振器６０８の発振周波数及び発振位相を制御
する。 一方、位相角算出回路６１２の出力は、デジタ
ル同期信号(Unique Word)を検出する同期検出器６１５
にも入力される。
【００１２】図６の搬送波再生回路における従来の同期
検出器６１５の構成例を図７に示す。この回路は図５に
示す信号の２値位相変調された同期信号を所定のパター
ンと比較し同期信号を検出するものであり、遅延検波に
より行う。
検出器６１５の構成例を図７に示す。この回路は図５に
示す信号の２値位相変調された同期信号を所定のパター
ンと比較し同期信号を検出するものであり、遅延検波に
より行う。
【００１３】arcTAN型の位相角算出回路６１２出力の位
相は遅延回路７０３に入力されているので、減算器７０
４は、現時点の位相θ'から前時点の位相θ"を引いた位
相（θ'−θ"）＝Φを出力する。この出力は検波器７０
５にてその９０度前と９０度後の位相を基準に検波し、
得られた２値信号のパターンは、相関器７０６において
所定パターンと相関を取られ、その出力Ａ１は比較器７
０７にＡ入力とされる一方、他方入力Ｂに入力されたα
と比較され、一致度が高ければパルス信号Ａ１に応じて
フレーム同期検出信号が出力される。
相は遅延回路７０３に入力されているので、減算器７０
４は、現時点の位相θ'から前時点の位相θ"を引いた位
相（θ'−θ"）＝Φを出力する。この出力は検波器７０
５にてその９０度前と９０度後の位相を基準に検波し、
得られた２値信号のパターンは、相関器７０６において
所定パターンと相関を取られ、その出力Ａ１は比較器７
０７にＡ入力とされる一方、他方入力Ｂに入力されたα
と比較され、一致度が高ければパルス信号Ａ１に応じて
フレーム同期検出信号が出力される。
【００１４】ところで、ＢＳデジタル放送などにおける
デジタル変調波の同期信号は、上述のようにＴＭＣＣ信
号を挟んで２つに分かれているので、図７に具体的構成
例を示した同期検出器６１５において、上記同期信号部
を検出するためには、第１同期信号ＵＷ１の先頭から第
２同期信号ＵＷ２の最後までのＢＰＳＫ変調波を受信
し、シンボル間差分を検波した後レジスタに記憶させて
から相関器７０６において本来の同期信号部と比較する
必要がある。
デジタル変調波の同期信号は、上述のようにＴＭＣＣ信
号を挟んで２つに分かれているので、図７に具体的構成
例を示した同期検出器６１５において、上記同期信号部
を検出するためには、第１同期信号ＵＷ１の先頭から第
２同期信号ＵＷ２の最後までのＢＰＳＫ変調波を受信
し、シンボル間差分を検波した後レジスタに記憶させて
から相関器７０６において本来の同期信号部と比較する
必要がある。
【００１５】今、仮に同期信号部の２値信号が「１０１
１１００１０１０・・・」であったとすると、そのシン
ボル間差分は、現シンボルと前シンボルの排他的論理和
で表される「１１００１０１１１１・・・」となる。同
期検出器では、受信したデジタル変調波の信号を遅延検
波した信号がこの同期信号パターンと一致したときにフ
レーム同期信号と見なすようにしている。
１１００１０１０・・・」であったとすると、そのシン
ボル間差分は、現シンボルと前シンボルの排他的論理和
で表される「１１００１０１１１１・・・」となる。同
期検出器では、受信したデジタル変調波の信号を遅延検
波した信号がこの同期信号パターンと一致したときにフ
レーム同期信号と見なすようにしている。
【００１６】しかし、同期信号ＵＷ１，ＵＷ２は各々同
期信号ＵＷＳ１，ＵＷＳ２（２０ビット）＋エラーチェ
ックビット（ＵＷＣ１，ＵＷＣ２）１２ビットであり、
ＴＭＣＣは１２８ビットであるので、合計すると１９２
ビットの長さにもなってしまう。従来、低いＣ／Ｎにお
いても確実かつ迅速な同期信号の引き込みを実現するた
めに、この１９２ビットのデータをすべて相関器７０６
に入力し、第１同期信号ＵＷＳ１と第２同期信号ＵＷＳ
２の部分を比較していた。
期信号ＵＷＳ１，ＵＷＳ２（２０ビット）＋エラーチェ
ックビット（ＵＷＣ１，ＵＷＣ２）１２ビットであり、
ＴＭＣＣは１２８ビットであるので、合計すると１９２
ビットの長さにもなってしまう。従来、低いＣ／Ｎにお
いても確実かつ迅速な同期信号の引き込みを実現するた
めに、この１９２ビットのデータをすべて相関器７０６
に入力し、第１同期信号ＵＷＳ１と第２同期信号ＵＷＳ
２の部分を比較していた。
【００１７】しかしこれでは、相関器内のレジスタが長
くなり相関を取ることも複雑になってしまい、ハードウ
ェアの増大を招くという問題があった。
くなり相関を取ることも複雑になってしまい、ハードウ
ェアの増大を招くという問題があった。
【００１８】
【発明が解決しようとする課題】上述のように、従来の
フレーム同期検出器では、同期信号部すべての受信信号
をレジスタに入力して相関を取るのでハードウェアが大
きくなってしまう問題があった。
フレーム同期検出器では、同期信号部すべての受信信号
をレジスタに入力して相関を取るのでハードウェアが大
きくなってしまう問題があった。
【００１９】したがって、この発明は上記問題点を解決
し、ハードウェアが小さくて確実かつ迅速にフレーム同
期信号を検出できるフレーム同期検出器を提供すること
を目的とする。
し、ハードウェアが小さくて確実かつ迅速にフレーム同
期信号を検出できるフレーム同期検出器を提供すること
を目的とする。
【００２０】
【課題を解決するための手段】本発明は、ＴＭＣＣが同
期信号を検出するためには必要でない点に着目し、その
前後の第１同期信号及び第２同期信号を別々に相関を取
ることにより、同期信号を検出するようにした点に特徴
がある。
期信号を検出するためには必要でない点に着目し、その
前後の第１同期信号及び第２同期信号を別々に相関を取
ることにより、同期信号を検出するようにした点に特徴
がある。
【００２１】上記目的を達成するために、本発明の請求
項１によれば、２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波から前記第
１及び第２のフレーム同期信号を検出するフレーム同期
検出器であって、前記第１の同期信号を第１の所定パタ
ーンと相関を取って前記第１の同期信号を検出し、前記
第２の同期信号を第２の所定パターンと相関を取って前
記第２の同期信号を検出する同期検出手段を備えて成る
ことを特徴とするフレーム同期検出器を提供する。
項１によれば、２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波から前記第
１及び第２のフレーム同期信号を検出するフレーム同期
検出器であって、前記第１の同期信号を第１の所定パタ
ーンと相関を取って前記第１の同期信号を検出し、前記
第２の同期信号を第２の所定パターンと相関を取って前
記第２の同期信号を検出する同期検出手段を備えて成る
ことを特徴とするフレーム同期検出器を提供する。
【００２２】したがって、第１及び第２の同期信号のみ
について相関を取るので、ハードウェアが小さくて確実
かつ迅速にフレーム同期信号を検出できる。
について相関を取るので、ハードウェアが小さくて確実
かつ迅速にフレーム同期信号を検出できる。
【００２３】
【発明の実施の形態】図１に、本発明によるフレーム同
期検出器の一実施形態の構成例を示す。
期検出器の一実施形態の構成例を示す。
【００２４】このフレーム同期検出器１００は、図６に
示す位相角算出回路６１２出力を遅延させる遅延回路１
０１と、この遅延回路１０１出力即ち前のシンボル値と
現時点のシンボル値の差分を取る減算器１０２と、この
減算器１０２出力を＋９０度及び−９０度の軸により位
相検波を行う検波器１０３と、この検波器１０３出力と
第１同期信号の所定パターンと相関を取る相関器１０４
と、この相関器１０４出力を所定のビット数αと比較す
る比較器１０５と、Ａ１がαより大きいとき比較器１０
５が出力する第１同期信号検出パルスを入力とし第２同
期信号を検出するためのゲート信号を発生する第２同期
ゲート信号発生器１０６と、この出力のゲート信号によ
り制御され上記検波器１０３出力を入力とし第２同期信
号の所定パターンと相関を取る相関器１０７と、この相
関器出力の一致ビット数Ａ２を所定ビット数βと比較し
前者が後者より大きいとき第２同期信号検出パルスを出
力する比較器１０８とから成る。
示す位相角算出回路６１２出力を遅延させる遅延回路１
０１と、この遅延回路１０１出力即ち前のシンボル値と
現時点のシンボル値の差分を取る減算器１０２と、この
減算器１０２出力を＋９０度及び−９０度の軸により位
相検波を行う検波器１０３と、この検波器１０３出力と
第１同期信号の所定パターンと相関を取る相関器１０４
と、この相関器１０４出力を所定のビット数αと比較す
る比較器１０５と、Ａ１がαより大きいとき比較器１０
５が出力する第１同期信号検出パルスを入力とし第２同
期信号を検出するためのゲート信号を発生する第２同期
ゲート信号発生器１０６と、この出力のゲート信号によ
り制御され上記検波器１０３出力を入力とし第２同期信
号の所定パターンと相関を取る相関器１０７と、この相
関器出力の一致ビット数Ａ２を所定ビット数βと比較し
前者が後者より大きいとき第２同期信号検出パルスを出
力する比較器１０８とから成る。
【００２５】図１に示した同期検出器の動作を、図２を
用いて説明する。図２において（ａ）は受信したデジタ
ル変調波の信号である。また（ｂ）は比較器１０５が出
力する第１同期信号検出パルスであり、（ｃ）は第２同
期ゲート信号発生器１０６が出力する第２同期ゲート信
号であり、（ｄ）は比較器１０８が出力する第２同期信
号検出パルスの各波形図である。
用いて説明する。図２において（ａ）は受信したデジタ
ル変調波の信号である。また（ｂ）は比較器１０５が出
力する第１同期信号検出パルスであり、（ｃ）は第２同
期ゲート信号発生器１０６が出力する第２同期ゲート信
号であり、（ｄ）は比較器１０８が出力する第２同期信
号検出パルスの各波形図である。
【００２６】図６の位相角算出回路６１２にて導出され
た再生位相角θ'は、図１のフリップフロップにより構
成された遅延回路１０１にて1クロック分遅延される。
減算器１０２では、現時点の再生位相角θ'から遅延回
路１０１によって遅延された１サンプル前の再生位相角
θ"を減算しその差分Φを算出する。
た再生位相角θ'は、図１のフリップフロップにより構
成された遅延回路１０１にて1クロック分遅延される。
減算器１０２では、現時点の再生位相角θ'から遅延回
路１０１によって遅延された１サンプル前の再生位相角
θ"を減算しその差分Φを算出する。
【００２７】この差分Φは、検出器１０３に入力され、
ここで「0」「1」判定し遅延検波される。
ここで「0」「1」判定し遅延検波される。
【００２８】検出器１０３ではシンボル値の変化の２値
信号になっているので、相関器１０４では、既知の第１
同期信号のパターンを１クロック分遅延し元の同期信号
と排他的論理和を取り得られたパターンと検出器１０３
出力とを比較し、第１同期信号（ＵＷＳ１）２０ビット
の変化パターン（ＵＷＳＨ１）１９ビット中、一致した
数をＡ１として出力する。
信号になっているので、相関器１０４では、既知の第１
同期信号のパターンを１クロック分遅延し元の同期信号
と排他的論理和を取り得られたパターンと検出器１０３
出力とを比較し、第１同期信号（ＵＷＳ１）２０ビット
の変化パターン（ＵＷＳＨ１）１９ビット中、一致した
数をＡ１として出力する。
【００２９】比較器１０５では、Ａ端子に入力される相
関器１０４の出力Ａ１をＢ端子に入力される所定値αと
比較する。所定値αは、第１同期信号ＵＷ１と判定でき
る最少一致数を意味し、したがって比較器１０５に入力
される数Ａ１がαより大きいときに第１同期信号と判定
され、図２（ｂ）に示すようなタイミングで第１同期信
号検出パルスが出力され、比較器１０５の出力Ｂ１とし
て第２同期ゲート信号発生器１０６に入力される。
関器１０４の出力Ａ１をＢ端子に入力される所定値αと
比較する。所定値αは、第１同期信号ＵＷ１と判定でき
る最少一致数を意味し、したがって比較器１０５に入力
される数Ａ１がαより大きいときに第１同期信号と判定
され、図２（ｂ）に示すようなタイミングで第１同期信
号検出パルスが出力され、比較器１０５の出力Ｂ１とし
て第２同期ゲート信号発生器１０６に入力される。
【００３０】第２同期ゲート信号発生器１０６は、比較
器１０５出力の第１同期信号検出パルスから時間的に第
２同期信号ＵＷＳ２の存在し得る部分のみ入力させる、
図２（ｃ）に示すような第２同期ゲート信号を発生させ
る。
器１０５出力の第１同期信号検出パルスから時間的に第
２同期信号ＵＷＳ２の存在し得る部分のみ入力させる、
図２（ｃ）に示すような第２同期ゲート信号を発生させ
る。
【００３１】一方、検出器１０３の出力は相関器１０７
にも入力されており、２値信号の変化信号は相関器１０
７にても相関を取られる。しかし、第２同期ゲート信号
発生器１０６出力の第２同期ゲート信号が制御入力とし
て相関器１０７に入力されているので、相関器１０７は
第２同期信号についてのみ第２同期信号の変化パターン
と相関を取ることになる。第２同期信号（ＵＷＳ２）２
０ビットの変化パターン（ＵＷＳＨ２）１９ビット中、
一致した数をＡ２として比較器１０８に出力する。
にも入力されており、２値信号の変化信号は相関器１０
７にても相関を取られる。しかし、第２同期ゲート信号
発生器１０６出力の第２同期ゲート信号が制御入力とし
て相関器１０７に入力されているので、相関器１０７は
第２同期信号についてのみ第２同期信号の変化パターン
と相関を取ることになる。第２同期信号（ＵＷＳ２）２
０ビットの変化パターン（ＵＷＳＨ２）１９ビット中、
一致した数をＡ２として比較器１０８に出力する。
【００３２】比較器１０８では、Ａ端子に入力される相
関器１０７の出力Ａ２をＢ端子に入力される所定値βと
比較する。所定値βは、第２同期信号と判定できる最少
一致数を意味し、したがって比較器１０８に入力される
数Ａ２がβより大きいときに第２同期信号と判定され、
図２（ｄ）に示すようなタイミングで第２同期信号検出
パルスが出力される。
関器１０７の出力Ａ２をＢ端子に入力される所定値βと
比較する。所定値βは、第２同期信号と判定できる最少
一致数を意味し、したがって比較器１０８に入力される
数Ａ２がβより大きいときに第２同期信号と判定され、
図２（ｄ）に示すようなタイミングで第２同期信号検出
パルスが出力される。
【００３３】この実施形態における第２同期信号検出パ
ルスは、第１同期信号が検出された前提で出力されてお
り、結局第１の同期信号ＵＷ１及び第２の同期信号ＵＷ
２が検出されたことになる。
ルスは、第１同期信号が検出された前提で出力されてお
り、結局第１の同期信号ＵＷ１及び第２の同期信号ＵＷ
２が検出されたことになる。
【００３４】ところで、上記実施形態では、第１同期信
号が検出された後、第２同期信号を検出していた。しか
し、第２同期信号の検出を第１同期信号の検出に依存さ
せることなく、独立に検出するようにすることもでき
る。
号が検出された後、第２同期信号を検出していた。しか
し、第２同期信号の検出を第１同期信号の検出に依存さ
せることなく、独立に検出するようにすることもでき
る。
【００３５】次に、この種の本発明の実施形態について
説明する。図３にこの実施形態の構成例を示す。
説明する。図３にこの実施形態の構成例を示す。
【００３６】このフレーム同期検出器３００は、図６に
示す位相角算出回路６１２出力を遅延させる遅延回路３
０１と、この遅延回路３０１出力即ち前のシンボル値と
現時点のシンボル値の差分を取る減算器３０２と、この
減算器３０２出力を＋９０度及び−９０度の軸により位
相検波を行う検波器３０３と、この検波器３０３出力を
入力としこれと第１同期信号の変化の所定パターンと相
関を取る相関器３０４と、この相関器３０４出力を所定
のビット数αと比較する比較器３０５と、Ａ１がαより
大きいとき比較器３０５が出力する第１同期信号検出パ
ルスＢ１を入力とし次のフレーム同期信号の開始位置に
パルスを発生する第１フレームパルス発生器３０６と、
上記検出器３０３出力を入力としこの出力のゲート信号
により制御され上記検波器１０３出力を入力としこれと
第２同期信号の変化の所定パターンと相関を取る相関器
３０７と、この相関器出力の一致ビット数Ａ２を所定ビ
ット数βと比較し前者が後者より大きいとき第２同期信
号検出パルスＢ２を出力する比較器３０８と、Ａ２がβ
より大きいとき比較器３０８が出力する第２同期信号検
出パルスＢ２を入力とし次のフレーム同期信号の開始位
置にパルスを発生する第２フレームパルス発生器３０９
と、第１フレームパルス発生器３０６及び第２フレーム
パルス発生器３０９出力の論理積を取るアンド回路３１
とから成る。
示す位相角算出回路６１２出力を遅延させる遅延回路３
０１と、この遅延回路３０１出力即ち前のシンボル値と
現時点のシンボル値の差分を取る減算器３０２と、この
減算器３０２出力を＋９０度及び−９０度の軸により位
相検波を行う検波器３０３と、この検波器３０３出力を
入力としこれと第１同期信号の変化の所定パターンと相
関を取る相関器３０４と、この相関器３０４出力を所定
のビット数αと比較する比較器３０５と、Ａ１がαより
大きいとき比較器３０５が出力する第１同期信号検出パ
ルスＢ１を入力とし次のフレーム同期信号の開始位置に
パルスを発生する第１フレームパルス発生器３０６と、
上記検出器３０３出力を入力としこの出力のゲート信号
により制御され上記検波器１０３出力を入力としこれと
第２同期信号の変化の所定パターンと相関を取る相関器
３０７と、この相関器出力の一致ビット数Ａ２を所定ビ
ット数βと比較し前者が後者より大きいとき第２同期信
号検出パルスＢ２を出力する比較器３０８と、Ａ２がβ
より大きいとき比較器３０８が出力する第２同期信号検
出パルスＢ２を入力とし次のフレーム同期信号の開始位
置にパルスを発生する第２フレームパルス発生器３０９
と、第１フレームパルス発生器３０６及び第２フレーム
パルス発生器３０９出力の論理積を取るアンド回路３１
とから成る。
【００３７】図３に示した同期検出器の動作を、図４を
用いて説明する。図４において（ａ）は受信したデジタ
ル変調波の信号である。また（ｂ）は比較器３０５が出
力する第１同期信号検出パルスＢ１、（ｃ）は第１フレ
ームパルス発生器３０６が出力する第１フレームパル
ス、（ｄ）は比較器３０８が出力する第２同期信号検出
パルスＢ２、（ｅ）は第２フレームパルス発生器３０９
が出力する第２フレームパルス、（ｆ）はアンド回路３
１０の出力するフレームパルス、の各波形図である。
用いて説明する。図４において（ａ）は受信したデジタ
ル変調波の信号である。また（ｂ）は比較器３０５が出
力する第１同期信号検出パルスＢ１、（ｃ）は第１フレ
ームパルス発生器３０６が出力する第１フレームパル
ス、（ｄ）は比較器３０８が出力する第２同期信号検出
パルスＢ２、（ｅ）は第２フレームパルス発生器３０９
が出力する第２フレームパルス、（ｆ）はアンド回路３
１０の出力するフレームパルス、の各波形図である。
【００３８】図６の位相角算出回路６１２にて導出され
た再生位相角θ'は、図３のフリップフロップにより構
成された遅延回路３０１にて1クロック分遅延される。
減算器３０２では、現時点の再生位相角θ'から遅延回
路３０１によって遅延された１サンプル前の再生位相角
θ"を減算しその差分Φを算出する。
た再生位相角θ'は、図３のフリップフロップにより構
成された遅延回路３０１にて1クロック分遅延される。
減算器３０２では、現時点の再生位相角θ'から遅延回
路３０１によって遅延された１サンプル前の再生位相角
θ"を減算しその差分Φを算出する。
【００３９】この差分Φは、検出器３０３に入力され、
ここで「0」「1」判定し遅延検波される。
ここで「0」「1」判定し遅延検波される。
【００４０】検出器３０３ではシンボル値の変化の２値
信号にしているので、相関器３０４では、検出器３０３
出力と、既知の第１同期信号のパターンを１クロック分
遅延し元の同期信号と排他的論理和を取って得られたパ
ターンとを比較し、第１同期信号（ＵＷＳ１）２０ビッ
トの変化パターン（ＵＷＳＨ１）１９ビット中、一致し
た数をＡ１として出力する。
信号にしているので、相関器３０４では、検出器３０３
出力と、既知の第１同期信号のパターンを１クロック分
遅延し元の同期信号と排他的論理和を取って得られたパ
ターンとを比較し、第１同期信号（ＵＷＳ１）２０ビッ
トの変化パターン（ＵＷＳＨ１）１９ビット中、一致し
た数をＡ１として出力する。
【００４１】比較器３０５では、Ａ端子に入力される相
関器３０４の出力Ａ１を、Ｂ端子に入力される所定値α
と比較する。所定値αは、第１同期信号と判定できる最
少一致ビット数を意味し、したがって比較器３０５に入
力される数Ａ１がαより大きいときに第１同期信号と判
定され、図４（ｂ）に示すようなタイミングで第１同期
信号検出パルスＢ１が出力され、第１フレームパルス発
生器３０６に入力される。第１フレームパルス発生器３
０６は図４（ｃ）に示すように、入力された第１同期信
号検出パルスＢ１のタイミングから次のフレーム同期信
号の開始位置に発生する第１フレームパルスを発生す
る。
関器３０４の出力Ａ１を、Ｂ端子に入力される所定値α
と比較する。所定値αは、第１同期信号と判定できる最
少一致ビット数を意味し、したがって比較器３０５に入
力される数Ａ１がαより大きいときに第１同期信号と判
定され、図４（ｂ）に示すようなタイミングで第１同期
信号検出パルスＢ１が出力され、第１フレームパルス発
生器３０６に入力される。第１フレームパルス発生器３
０６は図４（ｃ）に示すように、入力された第１同期信
号検出パルスＢ１のタイミングから次のフレーム同期信
号の開始位置に発生する第１フレームパルスを発生す
る。
【００４２】一方、相関器３０７では、検出器３０３出
力と、既知の第２同期信号のパターンを１クロック分遅
延し元の同期信号と排他的論理和を取って得られたパタ
ーンとを比較し、第２同期信号（ＵＷＳ２）２０ビット
の変化パターン（ＵＷＳＨ２）１９ビット中の一致した
数をＡ２として出力する。
力と、既知の第２同期信号のパターンを１クロック分遅
延し元の同期信号と排他的論理和を取って得られたパタ
ーンとを比較し、第２同期信号（ＵＷＳ２）２０ビット
の変化パターン（ＵＷＳＨ２）１９ビット中の一致した
数をＡ２として出力する。
【００４３】比較器３０８では、Ａ端子に入力される相
関器３０７の出力Ａ２を、Ｂ端子に入力される所定値β
と比較する。所定値βは、第１同期信号と判定できる最
少一致ビット数を意味し、したがって比較器３０８に入
力される数Ａ２がβより大きいときに第２同期信号ＵＷ
２と判定され、図４（ｄ）に示すようなタイミングで第
２同期信号検出パルスＢ２が出力され、第２フレームパ
ルス発生器３０９に入力される。
関器３０７の出力Ａ２を、Ｂ端子に入力される所定値β
と比較する。所定値βは、第１同期信号と判定できる最
少一致ビット数を意味し、したがって比較器３０８に入
力される数Ａ２がβより大きいときに第２同期信号ＵＷ
２と判定され、図４（ｄ）に示すようなタイミングで第
２同期信号検出パルスＢ２が出力され、第２フレームパ
ルス発生器３０９に入力される。
【００４４】第２フレームパルス発生器３０９は図４
（ｅ）に示すように、入力された第２同期信号検出パル
スＢ２のタイミングから、次のフレーム同期信号の開始
位置に発生する第２フレームパルスを発生する。
（ｅ）に示すように、入力された第２同期信号検出パル
スＢ２のタイミングから、次のフレーム同期信号の開始
位置に発生する第２フレームパルスを発生する。
【００４５】アンド回路３１０は、第１フレームパルス
発生器３０６出力の第１フレームパルスと第２フレーム
パルス発生器３０９出力の第２フレームパルスの論理積
を取る。
発生器３０６出力の第１フレームパルスと第２フレーム
パルス発生器３０９出力の第２フレームパルスの論理積
を取る。
【００４６】この実施形態における第１フレームパルス
及び第２フレームパルスは、互いに独立して出力されて
おり、第２フレームパルスは第１フレームパルスが出力
されなくても出力される。しかし、第１フレームパルス
が生じないと、アンド回路３１０のフレームパルスは生
ぜず、結局、フレーム同期信号が検出されるためには、
第１同期信号及び第２同期信号が検出される必要があ
る。
及び第２フレームパルスは、互いに独立して出力されて
おり、第２フレームパルスは第１フレームパルスが出力
されなくても出力される。しかし、第１フレームパルス
が生じないと、アンド回路３１０のフレームパルスは生
ぜず、結局、フレーム同期信号が検出されるためには、
第１同期信号及び第２同期信号が検出される必要があ
る。
【００４７】
【発明の効果】本発明によれば、ハードウェアが小さく
て確実かつ迅速にフレーム同期信号を検出できるフレー
ム同期検出器を得ることができる。
て確実かつ迅速にフレーム同期信号を検出できるフレー
ム同期検出器を得ることができる。
【図１】本発明の一実施形態の構成例を示す図。
【図２】図１の実施形態の動作を説明するための図。
【図３】本発明の他の実施形態の構成例を示す図。
【図４】図３の実施形態の動作を説明するための図。
【図５】ＢＳデジタル放送のデジタル変調波の構成を示
す図。
す図。
【図６】ＢＳデジタル放送受信機の搬送波再生回路の構
成例を示す図。
成例を示す図。
【図７】図６の搬送波再生回路中のフレーム同期検出器
の従来の構成例を示す図。
の従来の構成例を示す図。
１００，３００・・・フレーム同期検出器、１０１，３
０１・・・遅延回路、１０２，３０２・・・減算器、１
０３，３０３・・・検出器、１０４，１０７，３０４，
３０７・・・相関器、１０５，１０８，３０５，３０８
・・・比較器、１０６・・・第２同期ゲート信号発生
器、３０６・・・第１フレームパルス発生器、３０９・
・・第２フレームパルス発生器、３１０・・・アンド回
路
０１・・・遅延回路、１０２，３０２・・・減算器、１
０３，３０３・・・検出器、１０４，１０７，３０４，
３０７・・・相関器、１０５，１０８，３０５，３０８
・・・比較器、１０６・・・第２同期ゲート信号発生
器、３０６・・・第１フレームパルス発生器、３０９・
・・第２フレームパルス発生器、３１０・・・アンド回
路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K004 AA05 FA03 FA07 FB01 FG03 FG04 FH08 5K028 AA01 AA07 AA15 BB05 EE03 EE08 FF13 KK32 MM17 NN01 NN08 NN12 5K047 AA02 AA03 AA16 CC02 CC08 DD01 DD02 EE02 HH01 HH15 HH21 HH44 MM12 MM53
Claims (5)
- 【請求項１】 ２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波から前記第
１及び第２のフレーム同期信号を検出するフレーム同期
検出器であって、 前記第１の同期信号を第１の所定パターンと相関を取っ
て前記第１の同期信号を検出し、前記第２の同期信号を
第２の所定パターンと相関を取って前記第２の同期信号
を検出する同期検出手段を備えて成ることを特徴とする
フレーム同期検出器。 - 【請求項２】 ２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波から前記第
１及び第２のフレーム同期信号を検出するフレーム同期
検出器であって、 前記第１の同期信号を第１の所定パターンと相関を取っ
て前記第１の同期信号を検出し第１同期信号検出パルス
を出力する第１同期検出手段と、 この第１同期検出手段の出力する第１同期信号検出パル
スから前記第２の同期信号の存在する時間的位置におい
て開く第２同期ゲート信号を発生する第２同期ゲート信
号発生手段と、 この第２同期ゲート信号発生手段の発生する第２同期ゲ
ート信号により制御され前記第２のフレーム同期信号を
第１の所定パターンと相関を取って前記第２の同期信号
を検出し第２同期信号検出パルスを出力する第２同期検
出手段を備えて成ることを特徴とするフレーム同期検出
器。 - 【請求項３】 ２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波から前記第
１及び第２のフレーム同期信号を検出するフレーム同期
検出器であって、 前記第１の同期信号を第１の所定パターンと相関を取っ
て前記第１の同期信号を検出し第１同期信号検出パルス
を出力する第１同期検出手段と、 前記第２の同期信号を第２の所定パターンと相関を取っ
て前記第２の同期信号を検出し第２同期信号検出パルス
を出力する第２同期検出手段と、 前記第１同期信号検出パルス及び前記第２同期信号検出
パルスの論理積を取る論理積手段とから成ることを特徴
とするフレーム同期検出器。 - 【請求項４】 ２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波を遅延検波
する手段と、 この遅延検波された信号を２値信号に変える手段と、 この手段により得られた２値信号に対して第１の同期信
号の変化パターンと相関を取る第１相関手段と、 この手段により所定以上の相関があった場合に第１同期
信号検出パルスを出力する手段と、 この手段により出力された第１同期信号検出パルスから
第２同期信号発生位置において開くゲート信号を出力す
る手段と、 この手段により出力されるゲート信号を制御入力とし前
記２値信号を入力として第２の同期信号の変化パターン
と相関を取る第２相関手段と、 この手段により所定以上の相関があった場合に第２同期
信号検出パルスを出力する手段とを備えて成ることを特
徴とするフレーム同期検出器。 - 【請求項５】 ２相位相変調された第１及び第２のフレ
ーム同期信号を含む受信したデジタル変調波を遅延検波
する手段と、 この遅延検波された信号を２値信号に変える手段と、 この手段により得られた２値信号に対して第１の同期信
号の変化パターンと相関を取る第１相関手段と、 この手段により所定以上の相関があった場合に第１同期
信号検出パルスを出力する手段と、 この手段により出力された第１同期信号検出パルスから
次のフレームの位置にパルスを発生する第１パルス発生
手段と、 前記２値信号に対して第２の同期信号の変化パターンと
相関を取る第２相関手段と、 この手段により所定以上の相関があった場合に第２同期
信号検出パルスを出力する手段と、 この手段により出力された第２同期信号検出パルスから
次のフレームの位置にパルスを発生する第２パルス発生
手段と、 前記第１パルス発生手段の出力パルス及び前記第２パル
ス発生手段の出力パルスの論理積を取る手段とを備えて
成ることを特徴とするフレーム同期検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000148023A JP2001333122A (ja) | 2000-05-19 | 2000-05-19 | フレーム同期検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000148023A JP2001333122A (ja) | 2000-05-19 | 2000-05-19 | フレーム同期検出器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001333122A true JP2001333122A (ja) | 2001-11-30 |
Family
ID=18654122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000148023A Withdrawn JP2001333122A (ja) | 2000-05-19 | 2000-05-19 | フレーム同期検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001333122A (ja) |
-
2000
- 2000-05-19 JP JP2000148023A patent/JP2001333122A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050223 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050224 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060811 |