JP2001250873A - 防護装置および装置を有する電気的な構成素子 - Google Patents
防護装置および装置を有する電気的な構成素子Info
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Abstract
のコストで最適に電磁的に保護できるような形式の半導
体チップの電磁的な防護のための防護装置を提供する。 【解決手段】 防護装置が、半導体チップを少なくとも
部分的に取り囲むコーティング部材16を有しているよ
うにした。
Description
磁的な防護のための防護装置に関する。
て、単数または複数の半導体チップおよび/または電子
的な構成部材を有するシステムの特殊な構成要素が設け
られている形式のものに関する。
プ内に組み込まれた集積回路は他の電気的な回路と同様
に電磁的なフィールドを形成する。これらの電磁的なフ
ィールドは、半導体チップを有するシステムの他の構成
要素を故障させ得る。逆に半藤体チップは、半導体チッ
プを有するシステムの他の構成要素によって生ぜ閉めら
れる電磁的なフィールドによって故障させられ得る。
て半導体チップを電磁的に防護する必要がある。
る半導体チップ上に保護ケージ(Abschirmka
efig)を載置することによって実施することができ
る。
は著しく高いコストによって実現化される。
チップおよび/または電気的な構成部材を有するシステ
ムの特殊な構成要素を有する電気的な構成部材において
生じる。
項1および請求項11の上位概念部に記載した形式の装
置を改良して、電磁的に保護しようとするエレメントを
最小のコストで最適に電磁的に保護できるような装置を
提供することである。
に本発明では、防護装置が、半導体チップを少なくとも
部分的に取り囲むコーティング部材を有しているように
した。
電気的な構成部材では、少なくとも1つの半導体チップ
および/または特殊な構成要素が少なくとも部分的に導
電性のコーティング部材によって取り囲まれているよう
にした。
半導体チップおよび/または電子的な構成部材を有する
システムの特殊な構成要素を有する電磁的な構成部材の
電磁的な防護は導電的なコーティングを使用して簡単に
形成可能である。このような防護装置は、 −問題なく比較的わずかなコストで製造することがで
き、 −電磁的に防護しようとするエレメントと関連したユニ
ットを形成し、したがって操作および組み付けの問題性
を生ぜしめることなく、 −付加的な領域またはいずれにしろ著しく大きな付加的
な領域を必要とせず、 −最適な防護効果を発揮することができる。
を、半導体チップに設けられた電気的な回路が形成され
た面とは反対側に位置する、半導体チップの面に接触さ
せ、かつ所定の電荷(有利には材料電荷)で負荷するた
めに使用することができる。これにより種々異なる半導
体チップ領域の間の相互影響(連結)を完全に回避する
ことができるかまたは少なくとも著しく減少させること
はできる。これによって再びポジティブな効果が得られ
る。半導体チップが障害的な影響に対して抵抗力を持つ
ようになり、これによりあらゆる状況下で所定のように
運転することができる。
実施例の説明および図面から得られる。
載した実施例に基づき詳説する。
くするために陰影線を省略した断面図が示されている。
材の電磁的な防護を、複数の種々異なる実施例に基づき
詳説する。この電気的な構成部材は単数または複数の半
導体チップまたは構成部材を有するシステムの特殊なコ
ンポーネントを有している。
的なコーティング部材を使用して行い、 −この導電的なコーティング部材は、有利な形式では
(強制ではないが)防護したいエレメント上に、かつ/
または防護しようとするエレメントをカバーするかつ/
または取り囲む材料(カバー材料および/または充填材
料)上に施され、 −この導電的なコーティング部材は、有利な形式では
(同様に強制ではないが)電磁的な防護に適した電荷
(例えば材料電荷)で負荷可能であるという点で共通し
ている。
チップもしくはこの半導体チップを有する構成部材の電
磁的な防護に関連している。
置によって電磁的に防護される所望の半導体チップであ
る。この半導体チップ内にはアナログまたはデジタル式
に作動する所望の集積回路が収容されている。
えばろう付けまたは接着または留め合わせまたは特殊な
形式でプリント配線板上に組み付け可能な構成部材の構
成要素である。
チップは必ずしもそのような構成部材の構成要素である
必要はない。この防護したい半導体チップを、電気的な
プリント配線版または所望の別の装置(例えばチップカ
ード体またはこのチップカード体に挿入するために設け
られたモジュール)上に直接組みつけられる場合にも次
いで記載する形式で防護することもできる。
6では部材番号11が付与されており、この半導体チッ
プ11を有する構成部材は部材番号1が付与されてい
る。この部材番号1は半導体チップ11のほかにさらに
中間支持体12を有している。
またはプリント配線板材料から製造された配線支持体で
ある。この中間支持体12は半導体チップ11を支持し
ており、この半導体チップ11と協働してプリント配線
板LP上に組み付けられる。
例では中間支持体12)への半導体チップ11の組み付
けは本実施例ではいわゆるフリップチップ技術に基づい
て行われる。この技術では半導体チップ11が、集積回
路を支持する中間支持体12に面しているように中間支
持体12上に組み付けられる。半導体チップ11と中間
支持体12との接続はろう付けまたは場合によっては接
着(導電性の接着材を使用する)によって行われる。こ
の半導体チップ11と中間支持体12との間の接続箇所
(ろう付け箇所、接着箇所)は図面では部材番号141
が付与されている。
使用して中間支持体12に組み付けることに限定されな
いことはすでに言及した。半導体チップ11を、いわゆ
るワイヤーボンディング技術を使用して、つまり半導体
チップ11の、集積回路を支持する表面を中間支持体か
ら離反するように支持体12上に組み付けることも十分
に考えられる。
(ひいては構成部材1)の組み付けは本実施例では同様
にろう付けまたは接着(導電的な接着材を使用)によっ
ても行われる。中間支持体12(構成部材1)とプリン
ト配線板LPとの間のこの接続箇所(ろう付け箇所、接
着箇所)は図面では部材番号142,143が付与され
ている。
(絶縁層および配線層)に構成されており、有利には上
方の絶縁層12−1と下方の絶縁層12−2とから構成
されている。この中間支持体半導体はチップ11に面し
た上面と、プリント配線板LPに面した下面と、上方の
絶縁層12−1と下方の絶縁層12−2との間の、導電
性の構造体を有する導体路平面とを有している。
12−2とは異なる大きさである。下方の絶縁層12−
2は特に図1および図2および図5および図6から分る
ように上方の絶縁層12−1と比べて内側に向かってセ
ットバックされた角領域120を有しており、この位置
では上方の絶縁層12−1は下方の絶縁層12−2から
側方に向かって突出している。
造体は、図3(中間支持体上面の上方の導体路平面)お
よび図4(上方の絶縁層12−1と下方の絶縁層12−
2との間の中間の導体路平面)および図5(中間支持体
下面の下方の導体路平面)に示されている。
けられた上方の導体路平面の導電性の構造体は本実施例
では、 −半導体チップ11と接続するために設けられた接触箇
所121と、 −半導体チップ11の電磁的な防護のための防護装置
(後で詳説する)と接続するために設けられた接触箇所
122とから成っている。
1には、中間支持体12に接続される、半導体チップ1
1の接触部材がろう付けされるかまたは接着される。
122は半導体チップを電磁的に防護する防護装置の製
造時にこの防護装置と接触する。
けられた下方の導体路平面の導電的な構造体は本実施例
では、 −プリント配線板LPに接続するために設けられる接触
箇所123と、 −この接触箇所123を取り囲む金属面124とから成
っている。
実施例では金属面124の、中間支持体下面に位置する
部分)とが、プリント配線板LPの対応配置された、構
成部材1が組み付けられる接触箇所にろう付けされるか
または接着される。
1と下方の絶縁層12−2との間に位置する中間の導体
路平面の導電的な構造体は、 −多少なりとも正確に接触箇所121の下方に位置する
接触箇所126と、 −この接触箇所126に接続しかつ多少なりとも正確に
接触箇所123の上方に位置する接触箇所127と、 −これらの接触箇所126,127を取り囲みかつ中間
の導体路平面の外側縁部に沿って延びる金属面128と
から成っている。
126もしくは127の間に、インダクタンスを形成す
るらせん状またはメアンダ状の導体路構造体129が設
けられている。この導体路構造体129によって形成さ
れたインダクタンスを複数の切欠125(切欠の数およ
び/または大きさおよび/または形)によって、金属面
124の、切欠の下方に位置する領域に(例えばレーザ
または研削部材によって)所望の形式で調整することが
できる。
体と、中間の導体路平面(図5)の導電的な構造体と、
下方の導体路平面の導電的な構造体との間に部分的に電
気的な接続部が形成される。正確にいえば、 −上方の導体路平面の接触箇所121はいわゆる貫通接
触部(バイアス)を介して中間の導体路平面の接触箇所
126に接続されており、 −中間の導体路平面の接触箇所127は貫通接触部を介
して下方の導体路平面の接触箇所123に接続されてお
り、 −上方の導体路平面の接触箇所122は貫通接触部を介
して中間の導体路平面の金属面128に接続されてお
り、 −中間の導体路平面の金属面128は、下方の中間支持
体層12−2のセットバックされた角区分120の領域
で側方の外周面に設けられた金属面を介して下方の導体
路平面の金属面124に接続されている。
の導体路平面の接触箇所121は中間の導体路平面の接
触箇所126,127を介して、プリント配線板LPに
接続するために設けられた、下方の導体路平面の接触箇
所123に接続されており、 −防護装置に接続するために設けられた、上方の導体路
平面の接触箇所121は中間の導体路平面の金属面12
8と、下方の導体路平面の金属面124と、セットバッ
クされた区分120の領域において下方の中間支持体絶
縁層の側方外側に延在する金属面とに接続されている。
は中間支持体12の上面に(上方の導体路平面上に)組
み付けられる。半導体チップ11の接触部材と対応配置
された上方の導体路平面の接触箇所121との接続は、
すでに言及したようにろう付け材料または導電性の接着
材によって形成される接続箇所141を介して行われ
る。
み付けた際に半導体チップ11と中間支持体12との間
に残存する中間室は電気的に絶縁された充填材料によっ
て充填される。このようにして形成されたいわゆるアン
ダーフィル15は有利には側方で半導体チップ11を越
えて拡がっており、半導体チップを取り囲む。半導体チ
ップ11の、中間支持体12から離反した側から、徐々
に(比較的に平坦に)中間支持体12に向かって傾斜し
た均質な面が鋭い縁部およびとがった角部を有すること
なく得られる。このアンダフィル15は最大で上方の導
体路平面の接触箇所122まで拡がっている。これらの
接触箇所122はアンダフィル15によって覆われるこ
とはない。
ィル15の開放された領域と、中間支持体の開放された
領域との上には導電性のコーティング部材16が施され
る。この導電的なコーティング部材16は、半導体チッ
プ11の電磁的な防護のための防護装置の主な構成部材
である。
タリングによって施されるが、当然所望の形式でも形成
することができる。
半導体チップ11だけではなくアンダフィル15によっ
て覆われない、中間支持体12の領域をも覆うことによ
って、コーティング部材16は上方の導体路平面の接触
箇所122に、かつこの接触箇所122を介して中間の
導体路平面の金属面128と、下方の導体路平面の金属
面124と、下方の中間支持体絶縁層12−2の内側に
向かってセットバックされた区分120の側方の外側面
に設けられた金属面とにも接触している。
または下方の中間支持体絶縁層12−2の内側に向かっ
てセットバックされた区分120の側方の外側面に設け
られた金属面は中間支持体12(構成部材1)をプリン
ト配線板LP上に組み付ける際にこのプリント配線板L
Pに電気的に接続される。このことは本実施例ではすで
に前述したように接続箇所143を介して行われる。同
様にすでに前述したような接続箇所142は下方の導体
路平面の接触箇所123を対応配置された、プリント配
線板LPの接触箇所に接続するために働く。
リント配線板LPを介して材料に接続することもできる
し、または電磁的な防護に最適な特別な電荷で負荷する
こともできる。
むコーティング部材を、半導体チップ11に良好に電磁
的に防護させることができる。
方の導体路平面、正確に言うと下方の導体路平面の、プ
リント配線板LPに接続されていない箇所を誘電的な特
性を有する保護層もしくは絶縁層で覆うことができる。
このことは図6からも見て取れる。図6ではこの保護層
は部材番号17で示されている。
複数の半導体チップ11および/または構成部材1を有
するシステムの特別な構成要素を含んでいてもよい。
に示されている。
プと2つの別の構成エレメント18とを有している。こ
れらの別の構成エレメント18は抵抗、コンデンサ、コ
イルまたは別の所望の電気的なまたは電磁的な構成エレ
メントであってよい。
た構成部材とは次の点で異なる。すなわち、 −中間支持体12が重なりあって位置する2つより多く
の、正確にいうと4つの層と、これらの相応した複数の
導体路平面とを有しており、 −半導体チップ11および別の構成エレメント18が中
間支持体12に設けられた凹部に挿入されており、 −凹部が、半導体チップ11と別の構成部材18とを挿
入しかつアンダフィル15を施した後、半導体チップ1
1と別の構成エレメント18とを側方から取り囲む、
(少なくとも短絡の危険性に関連して)カバーするカバ
ー材料19で流し込み充填され、したがってコーティン
グ部材16に設けられる面が平坦な面として形成されて
いる。
エレメント18とを有する構成部材の別の実施例は図8
において見て取ることができる。
た構成部材とは形式と構成部材に設けられた構成エレメ
ントの数の他に次のような点で異なる。すなわち、 −中間支持体12が、互い重なりあって位置する2つよ
り多くの、正確に言えば3つの層と、これらの相応した
複数の導体路平面とを有しており、 −別の構成エレメント18(しかもこれらの構成エレメ
ント18だけ)が、中間支持体12に設けられた凹部に
挿入されており、しかもこれらの凹部が中間支持体12
の、半導体チップ11を支持する側とは反対側に位置す
る各面に位置しており、別の構成エレメント18は電磁
的に防護されていない。
エレメント18とを有する別の実施例が図9から見て取
れる。
た形式と構成部材に設けられた構成エレメントの数の他
に次のような点で異なる。すなわち、 −中間支持体12が重なりあって位置する2つより多く
の、正確にいうと3つの層と、これらの相応した複数の
導体路平面とを有しており、 −半導体チップ11も特殊な構成エレメント18も中間
支持体12の上面(凹部を有していない)に組み付けら
れており、 −半導体チップ11と別の構成エレメント18とが、中
間支持体12に組みつけられかつアンダフィル15を施
した後、半導体チップ11と別の構成エレメント18と
を側方から取り囲む、(少なくとも短絡の危険性に関連
して)カバーするカバー材料19で流し込み充填され、
したがってコーティング部材16に設けられる面が平坦
な面として形成されており、 −コーティング部材16が中間支持体12に接触してお
らず、コーティング部材16と材料との接続が、材料に
接続されたピンまたはジャンパー(図9には示さず)を
介して行われている。
構成部材は所望の複数の半導体チップおよび特殊な構成
部材を有していてよく、これらの半導体チップと特殊な
構成エレメントを構成部材へ組み込むことは前述したよ
うな実施例とは別の所望の形式でも行うことができる。
電磁的に防護しようとするコーティング部材16は設け
たいコーティング部材16によって覆われる必要がある
領域、つまり特に高いかつ/または急勾配の段部および
/または鋭い縁部および/または鋭い角部を有していな
い領域に適していることだけを考慮するだけでよい。
とさらに効率的な防護を得ることができる。これらのコ
ンデンサを介して半導体チップ11の接触エレメントま
たは特殊な構成エレメント18の接触エレメントまたは
これらの接触エレメントに接続された導体路が少なくと
も部分的に(つまり個々のまたは複数のまたは全ての接
触エレメントまたはこれらに接続する導体路)材料に接
続される。このようなコンデンサを次のようにして実現
することができる。すなわち −中間支持体層の一方が高い誘電率を有する材料から形
成されるかまたは高い誘電率を有する材料から成る付加
的な中間支持体層が設けられるようになっており、 −この中間支持体層の一方の面に導電的な構造体が設け
られており、これらの構造体が接触エレメントに接続さ
れており、これらの接触エレメントがコンデンサを介し
て材料に接続させることが可能であり、中間支持体層の
他方の面には、前記一方の面に形成された導電的な構造
体とは反対側の位置で、材料に接続された面または構造
体が設けられている。
10で見て取れる。
構成部材に著しく相応している。しかも構成部材、正確
に言えば構成部材の中間支持体12は誘電率の高い材料
から製造された付加的な層12−3を有している。
のプリント配線板LPに面した側に導体路平面を有して
いる。この導体路平面は図5および図6に示した導体路
平面のように形成されかつコーティングされている。第
2の中間支持体層12−2と付加的な第3の中間支持体
層12−3との間に設けられた導体路平面は接触箇所1
21もしくは123によって接続された構造体を有して
おり、しかもこれらの構造体はこれらの構造体と接続す
る接触箇所121もしくは123より著しく大きな寸法
を有している。これらの構造体は、材料に接続された、
下方の導体路平面の金属面124とは反対側に位置する
領域に広がる程度に大きく構成されている。これにより
付加的な中間支持体層12−3をコンデンサ実現化のた
めに使用することができ、これらのコンデンサを介して
構成部材に含まれる半導体チップまたは特殊な構成エレ
メントの個々のまたは複数のまたは全ての接触エレメン
トが材料に接続される。これにより外部のブロックコン
デンサ(Abblock−Kondensator)を
廃止することができ、これに関連した欠点(付加的な不
連続の構成部材:高い連続インピーダンス)を取り除く
ことができる。
る特性を損なうことなく、前述した構成部材を多様な形
式で修正することができる。特にコーティング材料16
を所定の電荷で負荷すること(材料との接続)が、下方
の中間支持体層12−2の、セットバックされた角領域
120を介して行われる必要がなくなる。角領域120
とプリント配線板LPとのろう付けは、当該構成部材お
よびこの構成部材とプリント配線板LPとの接続が、ネ
ガティブな影響から特に良好に保護されるといるポジテ
ィブな効果を有している。このネガティブな影響は温度
が変わった際に構成部材とプリント配線板との異なる膨
張率(熱的ミスマッチ)によって引き起こされ得る。し
かし中間支持体を、セットバックされた角領域120な
く形成することもでき、かつ/または中間の導体路平面
と、中間支持体の下方の導体路平面との間の接続を付加
的な貫通接触部を介して形成することができる。
れた構成部材もしくは電磁的な防護のための、これらの
構成部材の防護装置は、電磁的に防護しようとする半導
体チップおよび/または特殊な構成エレメントを最小の
手間で最適で電磁的な防護を可能にする。
つ有効に作用する電磁的な防護だけではない。このコー
ティング部材16は本実施例では次のようなためにも働
く。すなわち、半導体チップに設けられた電気的な回路
が形成された面とは反対側に位置する、半導体チップ1
1の裏面、つまり本実施例では中間支持体12とは離反
した、図面では各上方に位置する面と接触し、かつ一般
的に有利には材料電荷である電荷で負荷する。本実施例
ではこのことはコーティング部材16を大きな面積で半
導体チップ11の裏面に接続され、低いオームで中間支
持体12の接触箇所122に接続されていることによっ
て行われる。半導体チップ裏面と関連電荷との大面積
(有利には全面積)の接続は、種々異なる半導体チップ
領域の相互影響(連結)の危険性が最小にまで減少され
るといるポジティブな効果を有している。裏面が大面積
でかつ低いオームにおいて関連電圧で負荷されている半
導体チップは故障しにくく、ひいては困難な条件下にお
いても常に所定の形式で運転可能である。
体チップの電磁的な防護のためにも半導体チップ裏面の
アースのためにも働く。完全性のために、コーティング
部材16を電磁的な防護のためだけに、または半導体チ
ップ裏面のアースのためだけに働くように形成し配置す
ることができるということが示されている。
図である。
断面図である。
けられた上方の導体路平面のレイアウトである。
れた中間の導体路平面のレイアウトである。
けられた下方の導体路平面のレイアウトである。
図4による導体路平面を示した図である。
はこの半導体チップを有するシステムの特殊な構成要素
を備えた、種々異なる別の電気的な構成部材を示した1
断面図である。
はこの半導体チップを有するシステムの特殊な構成要素
を備えた、種々異なる別の電気的な構成部材を示した1
断面図である。
はこの半導体チップを有するシステムの特殊な構成要素
を備えた、種々異なる別の電気的な構成部材を示した1
断面図である。
たはこの半導体チップを有するシステムの特殊な構成要
素を備えた、種々異なる別の電気的な構成部材を示した
1断面図である。
持体、 12−1,12−2,12−3 層、 120
角区分、 121,122,123 接触箇所、 1
24 金属面、 126,127 接触箇所、 128
金属面、 129 導体路構造体、 141,14
2,143 接続箇所、 15 アンダフィル、 16
コーティング部材、 17 保護層、 18 構成エ
レメント、19 カバー材料、 LP プリント配線
板、
Claims (33)
- 【請求項1】 半導体チップ(11)の電磁的な防護の
ための防護装置であって、 該防護装置が、半導体チップ(11)を少なくとも部分
的に取り囲むコーティング部材(16)を有しているこ
とを特徴とする、半導体チップ(11)の電磁的な防護
のための防護装置。 - 【請求項2】 コーティング部材(16)が、半導体チ
ップ(11)および/または該半導体チップ(11)を
取り囲むかつ/またはカバーする材料(15,19)上
に直接施されている、請求項1記載の防護装置。 - 【請求項3】 コーティング部材(16)が、少なくと
も半導体チップ(11)の組みつけられた装置(12)
の部分をもカバーしている、請求項1または2記載の防
護装置。 - 【請求項4】 コーティング部材(16)が、半導体チ
ップ(11)の組み付けられた装置(12)で接触箇所
(122)に接触されており、該接触箇所(122)を
介してコーティング部材(16)が予め規定された電荷
で負荷可能である、請求項3記載の防護装置。 - 【請求項5】 半導体チップ(11)が、フリップチッ
プ技術を使用して該半導体チップ(11)を支持する装
置(12)上に組み付けられている、請求項3または4
記載の防護装置。 - 【請求項6】 半導体チップ(11)の組み付けられた
装置(12)が、電気的なプリント配線板である、請求
項3から5までのいずれか1項記載の防護装置。 - 【請求項7】 接触箇所(121,122,123,1
26,127)と、電気的なプリント配線板(12)の
各導体路平面の導体路とが、当該導体路平面に設けられ
た金属面(124,128)によって少なくとも部分的
に取り囲まれている、請求項6記載の防護装置。 - 【請求項8】 接触箇所(121,122,123,1
26,127)と電気的なプリント配線板(12)の導
体路平面の導体路とを取り囲む金属面(124,12
8)が、電気的にコーティング部材(16)に接続され
ている、請求項7記載の防護装置。 - 【請求項9】 半導体チップ(11)と、該半導体チッ
プ(11)を支持する装置との間にある自由空間が、該
自由空間を充填するのに適した材料(15)で充填され
るようになっている、請求項3から8までのいずれか1
項記載の防護装置。 - 【請求項10】 半導体チップ(11)が、該半導体チ
ップ(11)を取り囲むまたはカバーするのに適した材
料(15,19)で取り囲まれているかまたはカバーさ
れており、その結果コーティング部材(16)に設けら
れた面が、高いかつ/または傾斜した段部および鋭い角
部および鋭い縁部のないように形成されている、請求項
3から9までのいずれか1項記載の防護装置。 - 【請求項11】 電気的な構成部材であって、単数また
は複数の半導体チップ(11)および/または電子的な
構成部材(1)を有するシステムの特殊な構成要素(1
8)が設けられている形式のものにおいて、 少なくとも1つの半導体チップ(11)および/または
特殊な構成要素(18)が少なくとも部分的に導電性の
コーティング部材(16)によって取り囲まれているこ
とを特徴とする、電気的な構成部材。 - 【請求項12】 コーティング部材(16)が、少なく
とも1つの半導体チップ(11)および/または特殊な
構成要素(18)のための電磁的な防護として使用可能
であるように形成され配置されている、請求項11記載
の電気的な構成部材。 - 【請求項13】 コーティング部材(16)が、回路の
形成された半導体チップの面とは反対側に位置する、半
導体の面と接触されて所定の電荷で負荷されるように形
成されて配置されている、請求項11または12記載の
電気的な構成部材。 - 【請求項14】 コーティング部材(16)が、回路の
形成された半導体チップの面とは反対側に位置する、半
導体の面に大面積で接触されている、請求項13記載の
電気的な構成部材。 - 【請求項15】 コーティング部材(16)が、回路の
形成された半導体チップの面とは反対側に位置する、半
導体の面を低いオームで、所定の電荷を有する箇所に接
続されるようになっている、請求項13または14記載
の電気的な構成部材。 - 【請求項16】 少なくとも1つの半導体チップ(1
1)および/または特殊な構成要素(18)が中間支持
体(12)に組み付けられている、請求項11または1
5記載の電気的な構成部材。 - 【請求項17】 中間支持体(12)が、電気的なプリ
ント配線板(LP)に組み付けられるように設計されて
いる、請求項16記載の電気的な構成部材。 - 【請求項18】 中間支持体(12)が多層状の基板に
よって形成されている、請求項16または17記載の電
気的な構成部材。 - 【請求項19】 コーティング部材(16)が、電磁的
に防護しようとするエレメント(11,18)および/
または該エレメント(11,18)を取り囲む/かつ/
またはカバーする材料(15,19)上に直接施されて
いる、請求項11から18までのいずれか1項記載の電
気的な構成部材。 - 【請求項20】 コーティング部材(16)が、少なく
とも中間支持体の部分をもカバーしている、請求項16
から19までのいずれか1項記載の電気的な構成部材。 - 【請求項21】 コーティング部材(16)が中間支持
体(12)上で所定の電荷を有する接触箇所に接触して
いる、請求項20記載の電気的な構成部材。 - 【請求項22】 所定の電荷が材料電荷である、請求項
21記載の電気的な構成部材。 - 【請求項23】 半導体チップ(11)がフリップチッ
プ技術を使用して中間支持体(12)上に組み付けられ
ている、請求項16から22までのいずれか1項記載の
電気的な構成部材。 - 【請求項24】 接触箇所(121,122,123,
126,127)と、中間支持体(12)を形成する電
気的なプリント配線板の各導体路平面の導体路とが、当
該導体路平面に設けられた金属面(124,128)に
よって取り囲まれている、請求項18から23までのい
ずれか1項記載の電気的な構成部材。 - 【請求項25】 接触箇所(121,122,123,
126,127)と電気的なプリント配線板の導体路平
面の導体路とを取り囲む金属面(124,128)が電
気的にコーティング部材(16)に接続されている、請
求項24記載の電気的な構成部材。 - 【請求項26】 構成部材(1)に設けられ得るコイル
が、コイル形成に適した導体路形状(129)によって
形成されている、請求項24または25記載の電気的な
構成部材。 - 【請求項27】 コイルを形成する導体路区分(12
9)の上方または下方に、導電的な構造体(125)が
コイルを調整するために設けられている、請求項26記
載の電気的な構成部材。 - 【請求項28】 電磁的に防護しようとするエレメント
(11,18)と中間支持体(12)との間に設けられ
た自由空間が、該自由空間の充填のために適した材料で
充填されるようになっている、請求項16から27まで
のいずれか1項記載の電気的な構成部材。 - 【請求項29】 電磁的に防護しようとするエレメント
(11)が、当該エレメントを取り囲むまたはカバーす
るために適した材料(15,19)によって取り囲まれ
ているかかつ/またはカバーされており、その結果、コ
ーティング部材(16)に設けられた面が、高いかつ/
または急勾配の段部および鋭い角部および鋭い縁部なく
形成されている、請求項11から28までのいずれか1
項記載の電気的な構成部材。 - 【請求項30】 中間支持体(12)に設けられたエレ
メント(11,18)が、少なくとも部分的に、中間支
持体(12)に設けられた凹部に取り付けられている、
請求項16から29までのいずれか1項記載の電気的な
構成部材。 - 【請求項31】 中間支持体(12)が、高い誘電率を
有する層(12−3)を有している、請求項16から3
0までのいずれか1項記載の電気的な構成部材。 - 【請求項32】 高い誘電率を有する層(12−3)
が、単数または複数のコンデンサを実現化するために使
用されている、請求項31記載の電気的な構成部材。 - 【請求項33】 高い誘電率を有する層(12−3)を
使用して形成されたコンデンサが、ブロックコンデンサ
として使用されるようになっており、該コンデンサを介
して、少なくとも1つの半導体チップ(11)および/
または特殊な構成要素(18)の選択された接触エレメ
ントが、所定の電荷に接続されるようになっている、請
求項32記載の電気的な構成部材。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10002852A DE10002852A1 (de) | 2000-01-24 | 2000-01-24 | Abschirmeinrichtung und elektrisches Bauteil mit einer Abschirmeinrichtung |
DE10002852.7 | 2000-01-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001250873A true JP2001250873A (ja) | 2001-09-14 |
JP3585851B2 JP3585851B2 (ja) | 2004-11-04 |
Family
ID=7628504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001016198A Expired - Fee Related JP3585851B2 (ja) | 2000-01-24 | 2001-01-24 | 防護装置および該防護装置を有する電気的な構成部材 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6521978B2 (ja) |
EP (1) | EP1120831A3 (ja) |
JP (1) | JP3585851B2 (ja) |
DE (1) | DE10002852A1 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
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---|---|
DE10002852A1 (de) | 2001-08-02 |
EP1120831A2 (de) | 2001-08-01 |
JP3585851B2 (ja) | 2004-11-04 |
US20010026020A1 (en) | 2001-10-04 |
EP1120831A3 (de) | 2003-12-17 |
US6521978B2 (en) | 2003-02-18 |
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Date | Code | Title | Description |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040707 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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S533 | Written request for registration of change of name |
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|
R350 | Written notification of registration of transfer |
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