JP2001244281A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001244281A JP2001244281A JP2000051873A JP2000051873A JP2001244281A JP 2001244281 A JP2001244281 A JP 2001244281A JP 2000051873 A JP2000051873 A JP 2000051873A JP 2000051873 A JP2000051873 A JP 2000051873A JP 2001244281 A JP2001244281 A JP 2001244281A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- semiconductor device
- wafer
- chips
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 229920005989 resin Polymers 0.000 claims abstract description 127
- 239000011347 resin Substances 0.000 claims abstract description 127
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000000853 adhesive Substances 0.000 claims description 51
- 230000001070 adhesive effect Effects 0.000 claims description 51
- 238000000576 coating method Methods 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims description 17
- 238000000227 grinding Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims description 4
- 239000004820 Pressure-sensitive adhesive Substances 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 abstract description 58
- 230000006378 damage Effects 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 37
- 238000000465 moulding Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 102100033040 Carbonic anhydrase 12 Human genes 0.000 description 2
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 2
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 2
- 101000867855 Homo sapiens Carbonic anhydrase 12 Proteins 0.000 description 2
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 2
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 2
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 2
- 238000010923 batch production Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000740 bleeding effect Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 229920001971 elastomer Polymers 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000007761 roller coating Methods 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229920006257 Heat-shrinkable film Polymers 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000000806 elastomer Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
ストダウンが図れ、かつ、チップやパッケージの損傷を
低減することにより歩留まり向上が可能な半導体装置及
びその製造方法を提供する。 【解決手段】 ベアチップ構造によるLSIチップ1の
表面にはバンプ3が設けられ、LSIチップ1の少なく
とも側壁面には、保護樹脂4が設けられている。側壁面
に設けられた保護樹脂4によって、LSIチップの欠け
やクラックの発生が防止される。
Description
の製造方法に関し、特に、ベアチップにおけるクラック
の防止を図った半導体装置及びその製造方法に関する。
置した構造のベアチップは、樹脂封止等が施されていな
いことから、実装スペースが小さくなり、携帯電話機等
の移動無線機のような収納スペースが限られた電子機器
に用いるのに適している。
プ)を示す。チップ101の片面には絶縁膜102が設
けられ、この絶縁膜102の表面に電極103を内蔵し
た配線層104が形成される。そして、電極103のそ
れぞれの先端部には、所定数のバンプ105が外部端子
としてLSI実装エリア106内に実装されている。
搭載されるまでの工程を示す。図12はベアチップがウ
ェハから切断される前の状態を示し、図11のステップ
201の前処理に相当する。図11及び図12を用いて
ダイシングから実装までの工程を以下に説明する。図
中、“S”はステップを表している。図12の(a)に
示すようにウェハ上からチップ101毎にダイシング
(切断)位置108(点線位置)から切り出しが行わ
れ、図12の(b)に示すように半導体装置100に個
片化される。ウェハから半導体装置100がダイシング
された後(S201)、その所定数がトレーに載せられ
る(S202)。トレーにおける各半導体装置100
は、回路面やバンプ105がトレーに接触しないよう
に、クラック許容エリア107(端部から最外部の電極
までの部分で幅50μm程度を治具で支持する。トレー
は専用の搬送治具によって検査工程へ搬送される(S2
03)。ベアチップに対する検査の終了後(S20
4)、再びトレーに載せられ(S205)、梱包工程へ
搬送されて梱包処理(S206)が行われた後、顧客に
向けて輸送される(S207)。顧客側では、納入され
たベアチップを開封(S208)し、搬送治具に移し替
え(S209)、配線基板上に吸着ツールを用いて搭載
した後、バンプ105を半田リフローによって配線に接
続することにより、実装が行われる(S210)。
装置によると、図11に示したように、個片化した半導
体装置100をトレーに移載して搬送するため、搬送時
や治具に接触した際に衝撃等が部分的に加わって欠損や
割れを生じ、電極や素子エリアにまで被害が及ぶ恐れが
ある。特に、欠損や割れはチップのコーナー部(周縁
部)に発生しやすい。このような事故は、製品歩留まり
低下や出荷製品の品質低下の原因になる。
傷を低減し、製品歩留まりの向上や出荷製品の品質確保
が図れるようにした半導体装置及びその製造方法を提供
することにある。
達成するため、第1の特徴として、LSIによるベアチ
ップと、前記ベアチップの表面に設けられた複数のバン
プと、前記ベアチップの少なくとも側壁面に設けられた
保護部材を備えることを特徴とする半導体装置を提供す
る。
も側壁面に設けられた保護部材は、チップに外的な力が
加わるのを低減し、特に、コーナー部の保護が可能にな
るため、欠損やクラックの発生を防止することができ
る。この結果、輸送時や搭載時の不良、実装時の接続不
良等が低減され、歩留まり及び信頼性が向上する。ま
た、ベアチップ構造であるため、部品点数の低減及び工
程数の低減が可能になり、半導体装置の小型化及び信頼
性の向上が可能になる。
2の特徴として、複数のバンプが設けられているウェハ
を粘着シートに貼着し、前記粘着シートの周辺部を固定
し、前記ウェハをチップ単位にダイシングして個片化
し、前記粘着シート上のチップ間に所定の隙間を形成
し、前記チップ間の隙間に樹脂を被覆して硬化させ、前
記チップ間の前記樹脂をダイシングして前記チップ単位
に分離することを特徴とする半導体装置の製造方法を提
供する。
れているウェハを粘着シートに貼着したことにより、ダ
イシング後に粘着シートの拡張が可能になり、これによ
りチップの相互間には樹脂を被覆できるだけの隙間が形
成される。この隙間内に樹脂を被覆した後に硬化させれ
ば、1枚のウェハ状のチップ群が形成され、チップ間の
樹脂の部分でダイシングすることにより、側壁面に樹脂
が被覆された半導体チップを得ることができる。したが
って、チップに分離した状態で製造工程を通さないの
で、ハンドリングする工程が省略され、治工具の使用数
の削減、樹脂モールド工程や個片化のためのダイシング
工程での金型を不要にすることができる。更に、側壁面
に設けた樹脂被覆によってLSIチップに発生するクラ
ックが低減し、信頼性及び歩留まりが向上する。また、
ベアチップ構造を維持できるので、部品点数を増すこと
がなく、小型化およびローコスト化が可能になる。
3の特徴として、回路パターン上にバンプ搭載用の中間
電極が設けられているウェハを粘着シートに貼着し、前
記粘着シートの周辺部を固定し、前記ウェハをチップ単
位にダイシングして個片化し、前記粘着シート上のチッ
プ間に隙間を形成し、前記チップ間の隙間及び前記中間
電極の搭載面を樹脂で被覆して硬化させ、前記樹脂の硬
化により一体化されたウェハ状のチップ群を前記粘着シ
ートから剥離し、前記ウェハ状のチップ群の表面を前記
中間電極が露出するまで研削し、前記研削後の前記中間
電極の表面に複数のバンプを実装し、前記複数のバンプ
を実装した前記ウェハ状のチップ群を前記粘着シートま
たは他の粘着シートに固定し、前記チップ間の前記樹脂
を分離位置に定めてダイシングすることにより前記各チ
ップを個片化することを特徴とする半導体装置の製造方
法を提供する。
上に設けられた中間電極は、チップ面からのバンプの高
さの調節および外力に対する緩衝の機能を有している。
この中間電極が設けられたウェハを粘着シートに貼着し
たことにより、ダイシング後に粘着シートの拡張が可能
になり、チップの相互間には保護樹脂を被覆できるだけ
の隙間が形成される。この隙間内に保護樹脂を被覆した
後に硬化させれば、1枚のウェハ状のチップ群が形成さ
れ、各中間電極にバンプを実装し、チップ間をダイシン
グすれば、LSIチップが完成する。このように、チッ
プが単体で製造工程を搬送されないので、ハンドリング
工程を省略でき、治工具の使用数の削減、および樹脂モ
ールド工程や個片化のためのダイシング工程での金型を
不要にすることができ、更に、側壁面及び中間電極搭載
面に設けた樹脂被覆によりLSIチップに発生するクラ
ックを低減できるので、信頼性及び歩留まりが向上す
る。また、ベアチップ構造を維持できるので、部品点数
を増すことがなく、小型化およびローコスト化が可能に
なる。
に基づいて説明する。図1は、本発明の半導体装置の第
1〜第4の実施の形態を示す。図1の(a)は、本発明
の半導体装置の第1の実施の形態を示す。半導体装置
は、図1の(e)に示すように、角形を成したLSIチ
ップ(ベアチップ)1を主体に構成され、その片面には
所定ピッチにより複数のLSI電極2が設けられてい
る。LSI電極2のそれぞれには、外部との接続のため
の複数のバンプ(半田バンプ)3が、図1の(e)のよ
うに搭載されている。更に、LSIチップ1の側壁の全
面には、図1の(e)のように、保護部材としての保護
樹脂4が所定の厚みに設けられている。保護樹脂4に
は、密着性や温度特性に優れる材料、例えば、エポキシ
系やシリコン系の樹脂を用いることができる。保護樹脂
4が設けることにより、半導体装置の電気検査時のソケ
ット挿抜時、また、実装時のマウンターでの搬送時など
に加わる衝撃に起因するLSIチップ1のコーナー部
(エッジ)の破損を防止することができる。保護樹脂4
の樹脂厚としては、0.005〜1.0mmの範囲で任
意に選択することができる。ここでは、一実施例とし
て、0.5mmとした。
合、トレー内でのチップ欠けや、実装装置によるハンド
リング時にチップクラックを生じ易いが、図1の(a)
の実施の形態によれば、LSIチップ1の側壁面が保護
樹脂4で保護されているため、欠損やクラックがLSI
チップ1に発生するのを防止することができる。また、
保護樹脂4の形成領域をLSIチップ1の側壁面に限定
したため、必要最小限の樹脂量となり、小型かつ薄型の
半導体装置が得られる。以上により、半導体装置を製造
する際の輸送時の不良、搭載不良、実装時の接続不良等
が低減され、歩留まり及び信頼性を向上させることがで
きる。更に、CSP( Chip Size Package)のようにイ
ンターポーザーを設ける必要が無いため、部品点数の低
減及び工程数の低減が可能になり、半導体装置の小型化
及び信頼性の向上が可能になる。
の第2の実施の形態を示す。本実施の形態は、図1の
(a)の構成において、保護樹脂4のほか、保護樹脂5
をLSIチップ1の裏面に設けたところに特徴がある。
これにより、LSIチップ1の側壁面のみでなく、チッ
プ裏面をも外部から保護することが可能になる。保護樹
脂5を設けたことにより、保護樹脂4の強度が高められ
る。また、裏面に識別用の捺印を行った場合には、捺印
強度を向上させることができる。保護樹脂5の厚みとし
ては、0.005〜1.0mmの中から任意に選択でき
る。なお、保護樹脂4と保護樹脂5は同一の厚みでもよ
いし、異なる厚みでもよい。図1の(b)の構成によれ
ば、半導体装置の歩留まり及び信頼性は更に高められ
る。この場合も、CSPのようにインターポーザーを設
ける必要が無いため、部品点数の低減及び工程数の低減
が可能になる。
の第3の実施の形態を示す。本実施の形態は、図1の
(a)の構成において、そのバンプ搭載面が、バンプ3
の搭載部分を除いて他の部分を保護樹脂6で被覆したと
ころに特徴がある。保護樹脂6により、回路面が保護さ
れ、更に、バンプ3の接続部を固定する効果を持たすこ
とができるので、半導体装置の信頼性が向上する。保護
樹脂6の厚みとしては、0.005〜0.5mmの範囲
で任意に選択することができるが、0.02mmで良好
な結果が得られた。
より、LSIチップ1にベアチップを用いた場合に発生
するトレー内でのチップ欠け、実装装置によるハンドリ
ング時のチップクラック等の発生が低減される。更に、
保護樹脂6を設けたことにより、機械衝撃による回路面
の損傷やLSI電極などの吸湿による腐食を防止するこ
とができる。この結果、本実施の形態によれば、トレー
によるLSIチップ1の輸送時の不良、搭載不良、実装
時の接続不良等を低減でき、歩留まりの向上、及び耐吸
湿性の向上が可能になる。更に、CSPのようにインタ
ーポーザーを設ける必要が無いため、部品点数の低減及
び工程数の低減が可能になる。
の第4の実施の形態を示す。本実施の形態は、図1の
(b)の構成の特徴と図1の(c)の構成の特徴を併せ
持っている。すなわち、LSIチップ1の側壁面は保護
樹脂4で被覆され、バンプ3の搭載面は保護樹脂6で被
覆され、更に、裏面は保護樹脂5により被覆されてい
る。このため、LSIチップ1の側壁面、裏面、及びバ
ンプ搭載面の全てが外部から保護されるほか、耐湿性の
向上が可能になるので、半導体装置の歩留まりと信頼性
は更に高められる。更に、実装時のツールや選別テスト
時のソケット挿抜による衝撃による破損からの保護性能
が高まり、CSP等の通常のパッケージと同等の扱いが
可能となる。また、バンプの補強ができるため、半導体
装置の付加価値が高くなる。また、CSPのようにイン
ターポーザーを設けないため、部品点数の低減及び工程
数の低減が可能になる。
実施の形態を示す。図2の(a)は、本発明の半導体装
置の第5の実施の形態を示す。本実施の形態は、図1の
(c)の構成において、LSI電極2とバンプ3の間
に、両者を接続するための中間電極7を設けたところに
特徴がある。中間電極7を設けたことにより、LSIチ
ップ1のLSI電極2とバンプ3の間の距離を調節する
ことができるため、バンプ3と外部回路との接続不良の
発生を防止することができる。更に、バンプ3の接続部
分にかかる応力集中を中間電極7によって吸収できるた
め、プリント基板との接続の信頼性を向上させることが
できる。
り、半導体装置の電気検査時のソケット挿抜時や実装時
のマウンターでの搬送時等において外部から衝撃が加わ
った際、LSIチップ1のコーナー部(エッジ)が破損
したり、クラックが入るのを防止することができる。更
に、中間電極7を設けたことによって応力が緩和され、
バンプ部の接続の信頼性を向上させることができる。中
間電極7の厚みとしては、0.005〜0.2mmの範
囲において任意に選択することができる。また、中間電
極7の材料としては、Ni、Cu、Agフィラー入りエ
ポキシ樹脂等を用いることができる。材料の選択によっ
ては、バンプ3を形成し易いように、表面の材質をNi
メッキやAuメッキを施すなどして、保護および接着を
行ってもよい。
6の実施の形態を示す。本実施の形態は、図2の(a)
の構成において、裏面に保護樹脂5を設けた構成に特徴
がある。保護樹脂5を設けたことにより、図1の(b)
および(d)と同様に、保護樹脂4の強度が高められ
る。また、裏面に識別用の捺印を実施する場合、捺印強
度が向上する。保護樹脂5の厚みの具体例として、0.
005〜1.0mmを示すことができ、この範囲内で任
意に選択できる。なお、保護樹脂4と保護樹脂5の厚み
は等しくてもよいし、不同であってもよい。また、図2
の(a)で説明したように、中間電極7を設けたことに
より接続部の外部からの応力が緩和され、バンプ部の接
続の信頼性を向上させることができる。
造方法について説明する。図3は、図1の(a),
(c)に示した半導体装置の製造方法を示す。ウェハ1
0には、予めバンプ3が形成されている。このウェハ1
0は、紫外線(UV)の照射によって粘着性が低下する
特性を持つ粘着シート12に貼着され、ついで図3の
(a)のように、粘着シート12をリング状の固定リン
グ11に固定される。この状態で、図3の(b)のよう
に、粘着シート12をカットしないようにして、ウェハ
10のみをダイシングし、所定寸法の複数のLSIチッ
プ1に分離する。更に、図3の(c)のように、粘着シ
ート12の固定リング11の近傍の下面の所定位置にリ
ング形のエキスパンド治具13を位置決めした後、エキ
スパンド治具13を上昇させて粘着シート12を押し広
げ(エキスパンド)、チップ間のダイシングした部位の
間隔を拡張する。
の隙間内に、ディスペンサー(またはポッティング)1
4を用いて液化した樹脂15を滴下し、図3の(e)の
ように、LSIチップ1の相互間の隙間を埋めて保護樹
脂4を形成する。この状態で樹脂15を硬化させた後、
保護樹脂4を設けた部位から所定寸法にダイシングし、
各LSIチップ1に個片化する(図3の(f))。な
お、図1の(c)の構造の半導体装置を得るには、図3
の(d)の工程において、バンプ3側にも保護樹脂6を
モールドすればよい。この場合、バンプとLSI電極の
間に中間電極を設けたものであってもよい。中間電極の
高さと同等の保護樹脂6を付けることにより、吸湿等に
よるLSI電極の腐食防止能力が更に向上する。
たLSIチップをリードフレームや基板に搭載した後、
樹脂でモールドするという方法が用いられていた。しか
し、図3の(d)に示す工程では、ダイシングで使用し
た治工具を流用して、樹脂被覆からダイシングまでの工
程を実施することができる。すなわち、個片化したLS
Iチップ1をハンドリングする工程を削減できると共
に、樹脂モールド工程や個片化のためのダイシング工程
で金型を必要としない。したがって、LSIチップ1に
発生するチップクラックは低減(特に、コーナー部)
し、治工具の使用数や工程を削減することができる。
る方法は、図3の(c)の工程に示したエキスパンド法
のほか、ウェハ10のダイシング時のブレードの刃幅を
樹脂被覆後のダイシング時(図3の(f))のブレード
の刃幅より広くする方法によってもよい。また、これら
の方法を組み合わせて用いてもよい。エキスパンド法
は、ウェハのダイシングエリアを必要最小限にできる。
一方ダイシング刃幅による方法は、エキスパンド法より
も高精度に加工できるという利点がある。
置で薄型化を図る場合の製造方法を示す。図4において
は、その(a)〜(e)の工程は図3の(a)〜(e)
と同じであるので、ここでは重複する説明を省略する。
図4の(d),(e)のように、LSIチップ1の相互
間を保護樹脂4で被覆し、これを硬化させた後、粘着シ
ート12からウェハ状になっている各LSIチップ1を
剥離し、その裏面を図4の(f)のように研削する(こ
の(f)の工程は省略することもできる)。ついで、再
び粘着シート12(または別の粘着シート)に固定した
後、図4の(g)のように、保護樹脂4の形成部分(図
の1点鎖線位置)からダイシングし、LSIチップ1の
それぞれに個片化する。これにより、図1の(a)の構
造の半導体装置が得られる。
を追加したことにより、薄型の半導体装置が製造可能に
なるうえ、保護樹脂4のにじみや裏面の汚れを排除する
ことができる。図3の方法と同様に、図4の方法におい
ても、個片化したLSIチップ1をハンドリングする工
程を削減できるほか、樹脂モールド工程や個片化のため
のダイシング工程においても金型を必要としない。した
がって、LSIチップ1に発生するクラックを低減でき
るほか、治工具の使用数や工程を削減することができ
る。
の製造方法を示す。図5の(a)に示すように、ウェハ
10には、予め中間電極7が形成されている。このウェ
ハ10は、紫外線(UV)照射によって粘着性が低下す
る粘着シート12に貼着される。ウェハ10を貼着した
粘着シート12は、リング形の固定リング11に固定さ
れる。この状態で、ウェハ10は、図5の(b)のよう
に所定位置からダイシングされ、複数のLSIチップ1
に分離される。ついで、図5の(c)のように、粘着シ
ート12の固定リング11の近傍の下面の所定位置にエ
キスパンド治具13を位置決めした後、エキスパンド治
具13を上昇させて粘着シート12を押し広げ(エキス
パンド)、ウェハ10のダイシングされた部位の間隔を
拡張する。
相互の隙間内に、ディスペンサー14を用いて液化した
樹脂15を滴下するほか、中間電極7の形成面にも該中
間電極7が覆われる状態に滴下し、保護樹脂4及び6を
形成する。図5の(e)のように、保護樹脂4,6を硬
化させた後、保護樹脂4,6で一体化された各LSIチ
ップ1を粘着シート12から剥離し、図5の(f)のよ
うに、中間電極7の形成面を研削し、中間電極7を露出
させる。この研削は、必要に応じて裏面(図の下面)に
も行い、半導体装置の厚みを決定する。ついで、図5の
(g)のように、中間電極7のそれぞれの表面にバンプ
3を搭載する。更に、図5の(h)のように、バンプ3
が搭載されたLSIチップ1群を粘着シート12に固定
し、LSI1間の中間位置(図の1点鎖線位置)で所定
寸法にダイシングし、各LSIチップ1に個片化する。
の被覆を一括して行い、中間電極7が樹脂に埋設された
構造による薄型の半導体装置を製造することが容易にで
きる。また、ハンドリングは、殆どがウェハによるもの
であり、搬送時の治工具として、全てリング固定治具を
使用することができる。したがって、接続の信頼性を向
上させる中間電極7を持った薄型の半導体装置が、一括
した工程で製造できるようになる。また、従来必要とし
たトランスファーモールド用の金型や、個片化するため
のダイシング用金型等を必要としないので、半導体装置
製造設備が簡素化させることができ、かつ、LSIチッ
プの外形寸法に限りなく近い半導体装置の製造が可能に
なる。
の製造方法を示す。図6の(a)から(f)までの工程
は、図3の(a)から(e)までの工程と同じであるの
で、ここでは説明を省略する。図6の(e)の工程で樹
脂硬化を行った後、LSIチップ1を粘着シート12か
ら剥離した後、LSIチップ1を裏返しにし、その面に
ディスペンサー14を用いて樹脂15を被覆し、保護樹
脂6を設ける。この保護樹脂6が硬化した後、その表面
を研削する(f)。ついで、図6の(g)のように、粘
着シート12(または別の粘着シート)に搭載し、LS
Iチップ相互間の中間位置(図示の鎖線位置)から切断
すれば、図1の(d)に示した半導体装置が完成する。
以上のように、簡単な工程によりLSIチップ1の両面
に保護樹脂4,6を設けることができるので、従来必要
としたトランスファーモールド用の金型や個片ダイシン
グ用の金型等を必要とせず、製造設備を簡素化させるこ
とができると共に、LSIチップの外形寸法に限りなく
近い半導体装置の製造が可能になる。チップ裏面への樹
脂塗布は、ディスペンサー用いておこなったが、回転塗
布法、スクリーン印刷、ローラ塗布、シャワー法、樹脂
シートの塗布等を用いてもよい。
製造方法を示す。図7の(a)から(f)までの工程
は、図5の(a)から(f)までの工程と同じであるの
で、ここでは説明を省略する。図7の(f)の工程で研
削を行った後、同図(g)のように、裏面(中間電極7
の搭載面の反対面)に保護樹脂5を被覆する。ついで、
図7の(h)のように、中間電極7のそれぞれにバンプ
3を搭載する。ただし、次に、バンプ3が搭載済みのL
SIチップ群を再び粘着シート12(または、別の粘着
シート)に固定する。そして、図7の(i)に示す鎖線
位置からダイシングし、各LSIチップ1に個片化す
る。図7の製造方法においては、(f)の工程を設けた
ことによって、薄型の半導体装置が製造可能になるう
え、樹脂のにじみや、裏面の汚れが排除することができ
る。
樹脂4と保護樹脂6の被覆を一括して行うことが可能で
ある。そして、樹脂に埋設された中間電極7の上にバン
プ3が搭載されるので、バンプ3とチップ素子(図示せ
ず)の接続部に加わるストレスが低減されるほか、保護
樹脂5がバンプ3上に乗るのを防止することができる。
また、ハンドリングは、殆どがウェハによる工程であ
り、搬送の際の治工具は全てリング固定治具を使用する
ことができる。したがって、接続の信頼性を向上させた
薄型の半導体装置を一括した工程で製造できるようにな
る。そして、ウェハ状態で全ての組立工程を流すことが
可能になるため、設備投資の削減、工程、治工具の簡素
化が図れ、コスト低減が可能になる。バンプ形成は、は
んだペーストを印刷してリフロすることにより形成でき
る。印刷法の他、はんだボール搭載やめっき法、蒸着法
などであってもよい。
は、樹脂による裏面被覆の工程が、研削後ではなくウェ
ハ固定工程の前に置かれているところに特徴がある。ま
ず、図8の(a)のように、予めバンプ3が設けられた
ウェハ10の裏面に、ディスペンサー14を用いて、樹
脂15による保護樹脂5を被覆する。ここでは、回転塗
布法を用いたが、スクリーン印刷、ローラ塗布、シャワ
ー法、樹脂シートの塗布等、いずれの方法を用いてもよ
い。次に、図8の(b)のように、固定リング11に固
定された粘着シート12にウェハ10の保護樹脂5の形
成面を固定し、粘着シート12が切断されないようにし
ながらウェハ10をダイシングし、各LSIチップ1に
分離する(図8の(c))。ついで、固定リング11の
内側の下部に配置したエキスパンド治具13を押し上
げ、粘着シート12を拡大させてLSIチップ1の相互
の距離を拡張する(図8の(d))。こうして形成され
たLSIチップ間の隙間に対し、ディスペンサー14を
用いて樹脂15を被覆し、保護樹脂4を形成する(図8
の(e))。この状態で保護樹脂4を乾燥(図8の
(f))させた後、ウェハ状に一体化されたLSIチッ
プを粘着シート12から剥離し、これを裏返しにして粘
着シート12に固定し、保護樹脂5が設けられている裏
面を研削する(図8の(g))。そして、LSIチップ
1の相互間からダイシングし、LSIチップ1のそれぞ
れに個片化する。本実施の形態の効果は、図6の実施の
形態と同じである。
の折れ線が本発明(図1の(a)の実施の形態)、白丸
の折れ線が比較例(図10に示した従来例のベアチッ
プ)によるものである。なお、本発明は、樹脂を除いた
LSIチップのみの許容幅を25μmとし、樹脂厚を加
えた値を許容幅としている。ここでは、輸送中(搬送
中)にLSIチップに加わる衝撃を想定した。具体的に
は、被試験のLSIチップをトレーに入れ、緩衝材によ
る梱包状態で0.7mの高さからの落下試験を実施し
た。また、プリント基板実装ユーザーにおける最悪の取
り扱いのケースを想定してピンセットによるトレー間の
移し替えも行った。図9に示されるように、図10に示
した許容幅(クラック許容エリア)107を小さくする
と不良率が大きくなり、LSIチップの取り数が減少
(すなわち、歩留まりが低下)することがわかる。そし
て、図9より明らかなように、許容幅107が100μ
m以上になると、本発明は、従来ベアチップに比べて、
不良率が急激に低減し効果が顕著になることがわかる。
すなわち、同一サイズで比較して、本発明は不良率が小
さく機械的信頼性の向上効果が大きい。
の形成をポッティングにより行ったが、予め格子状の樹
脂部品を用意しておき、これをLSIチップ間にはめ込
むようにしてもよいし、熱収縮性のフィルム等で覆う構
成にしてもよい。更に、保護樹脂4,5,6に代えて、
ゴム材、エラストマ等を用いてもよい。
ては、保護樹脂の形成面(裏面)の研削の後にダイシン
グを行うものとしたが、逆に、先にダイシングを行い、
後で裏面を研削するようにしてもよい。この場合、ダイ
シングした各LSIチップのパンプ形成面を粘着シート
に貼着して裏面研削を行うことになる。また、裏面への
樹脂の塗布、研磨、バンプ形成等は、チップ単位に分離
する前に行う方が行程が簡略であるが、設備上の制約が
ある場合、チップ単位に分離後に行うことも可能であ
る。
によれば、ベアチップの少なくとも側壁面に保護部材を
設けてチップの損傷を防止した構成にしたので、輸送及
び搭載時の不良、実装時の接続不良等が低減され、歩留
まり及び信頼性が向上する。また、基本的にベアチップ
であるため、インターポーザー等の部品を必要とせず、
部品点数の低減及び工程数の低減が可能になり、半導体
装置のコストダウン、小型化、及び信頼性の向上が可能
になる。
れば、複数のバンプが設けられているウェハを粘着シー
トに貼着して前記粘着シートの周辺部を固定した後、ウ
ェハをチップ単位に個片化し、粘着シートの前記ウェハ
貼着部を拡張してダイシングしたチップ間に隙間を形成
し、この隙間を樹脂で被覆して硬化した後、チップ間の
隙間からダイシングするようにしたので、チップ単体で
製造工程を通すことがなく、ハンドリング工程が省略さ
れ、治工具の使用数の削減、樹脂モールド工程や個片化
のためのダイシング工程での金型が不要になるので、設
備費および生産コストの低減が可能になる。更に、LS
Iチップの側壁面に設けた樹脂被覆によって、クラック
の発生が低減するので、信頼性及び歩留まりが向上す
る。
ンプ搭載用の中間電極が設けられているウェハを粘着シ
ートに貼着して前記粘着シートの周辺部を固定した後、
ウェハをダイシングして各チップに個片化し、更に、粘
着シートを拡張してチップ間に隙間を形成し、この隙間
と中間電極の搭載面を樹脂で被覆して硬化させ、樹脂硬
化により一体化されたウェハ状のチップ群を粘着シート
から剥離し、チップ群の表面を中間電極が露出するまで
研削し、この研削後の中間電極の表面にバンプを実装
し、チップ群を粘着シートに固定してチップ間の中間か
らダイシングするようにしたので、チップ単体で製造工
程に通さないので、ハンドリングする工程が省略され、
治工具の使用数の削減、樹脂モールド工程や個片化のた
めのダイシング工程での金型を不要にすることができ、
設備費および生産コストの低減が可能になる。更に、側
壁面及び電極搭載面に設けた樹脂被覆によりLSIチッ
プに発生するクラックを低減できるので、信頼性及び歩
留まりが向上する。
を示す断面図である。
形態を示す断面図である。
造方法を示す説明図である。
図る場合の製造方法を示す説明図である。
示す説明図である。
示す説明図である。
示す説明図である。
での工程を示すフローチャートである。
を示す平面図および切断後のベアチップの断面図であ
る。
Claims (22)
- 【請求項1】 LSIによるベアチップと、前記ベアチ
ップの表面に設けられた複数のバンプと、前記ベアチッ
プの少なくとも側壁に設けられた保護部材を備えること
を特徴とする半導体装置。 - 【請求項2】 前記保護部材は、前記側壁面に加えて前
記複数のバンプの搭載面にも設けられていることを特徴
とする請求項1記載の半導体装置。 - 【請求項3】 前記保護部材は、前記側壁面に加えて前
記ベアチップの裏面にも設けられていることを特徴とす
る請求項1又は2記載の半導体装置。 - 【請求項4】 前記保護部材は、樹脂材であることを特
徴とする請求項1,2又は3記載の半導体装置。 - 【請求項5】 前記ベアチップは、回路パターンに接続
された電極部と前記バンプとの間に中間電極が設けられ
ていることを特徴とする請求項1〜4のいずれか1項に
記載の半導体装置。 - 【請求項6】 複数のバンプが設けられているウェハを
粘着シートに貼着し、前記ウェハをチップ単位にダイシ
ングして個片化し、前記粘着シート上のチップ間に所定
の隙間を形成し、前記チップ間の隙間に樹脂を被覆して
硬化させてウェハ状のチップ群とし、前記チップ間の前
記樹脂をダイシングして前記チップ単位に分離すること
を特徴とする半導体装置の製造方法。 - 【請求項7】 前記樹脂を被覆するステップは、前記複
数のバンプの形成面へ前記樹脂を被覆するステップを含
むことを特徴とする請求項6記載の半導体装置の製造方
法。 - 【請求項8】 前記樹脂を被覆するステップは、前記ウ
ェハ状のチップ群の裏面に樹脂を被覆するステップを含
むことを特徴とする請求項6又は7記載の半導体装置の
製造方法。 - 【請求項9】 前記ウェハを前記粘着シートに貼着する
ステップは、その前のステップとして前記ウェハの裏面
に樹脂を被覆するステップを有することを特徴とする請
求項6又は7記載の半導体装置の製造方法。 - 【請求項10】 前記チップ単位に分離するステップ
は、樹脂の硬化により一体化されたウェハ状のチップ群
の裏面または分離されたチップの裏面を研削するステッ
プを含むことを特徴とする請求項6〜9のいずれか1項
に記載の半導体装置の製造方法。 - 【請求項11】 前記チップ単位に分離するステップ
は、前記ウェハ状のチップ群の裏面を研削した後、前記
ウェハ状のチップ群の裏面または分離されたチップの裏
面を樹脂で被服するステップを含むことを特徴とする請
求項6又は7記載の半導体装置の製造方法。 - 【請求項12】 前記チップ間に隙間を形成するステッ
プは、周辺部を固定された前記粘着シートの固定部の近
傍をエキスパンド治具で押し上げ、前記チップの搭載領
域の面積を拡張するステップを含むことを特徴とする請
求項6〜11のいずれか1項に記載の半導体装置の製造
方法。 - 【請求項13】 前記チップ間に隙間を形成するステッ
プは、前記被覆した樹脂の部分をダイシングするブレー
ドの刃幅より大なる刃幅のブレードによって前記ウェハ
をチップ単位にダイシングするステップを含むことを特
徴とする請求項6〜12のいずれか1項に記載の半導体
装置の製造方法。 - 【請求項14】 回路パターン状にバンプ搭載用の中間
電極が設けられているウェハを粘着シートに貼着し、前
記ウェハをダイシングしてチップ単位に個片化し、前記
粘着シート上のチップ間に隙間を形成し、前記チップ間
の隙間及び中間電極の搭載面を樹脂で被覆して硬化さ
せ、前記樹脂の硬化により一体化されたウェハ状のチッ
プ群の表面を前記中間電極が露出するまで研削し、前記
チップ間の前記樹脂を分離位置に定めてダイシングする
ことにより前記各チップを分離することを特徴とする半
導体装置の製造方法。 - 【請求項15】 前記中間電極を露出するまで研削する
ステップは、前記研削後の前記中間電極の表面に複数の
バンプを実装するステップを含むことを特徴とする請求
項14記載の半導体装置の製造方法。 - 【請求項16】 前記各チップを分離するステップは、
分離された前記中間電極の表面に複数のバンプを実装す
るステップを含むことを特徴とする請求項14記載の半
導体装置の製造方法。 - 【請求項17】 前記中間電極を露出するまで研削する
ステップは、前記ウェハ状のチップ群の裏面を樹脂で被
覆するステップを含むことを特徴とする請求項14,1
5又は16記載の半導体装置の製造方法。 - 【請求項18】 前記ウェハを前記粘着シートに貼着す
るステップは、その前のステップとして前記ウェハの裏
面に樹脂を被覆するステップを有することを特徴とする
請求項14,15又は16記載の半導体装置の製造方
法。 - 【請求項19】 前記チップ単位に分離するステップ
は、樹脂の硬化により一体化されたウェハー状のチップ
群または分離されたチップの裏面を研削するステップを
含むことを特徴とする請求項14〜18のいずれか1項
に記載の半導体装置の製造方法。 - 【請求項20】 前記チップ単位に分離するステップ
は、前記ウェハ状のチップ群の裏面を研削した後、前記
ウェハ状のチップ群の裏面または分離されたチップの裏
面を樹脂で被服するステップを含むことを特徴とする請
求項14又は16記載の半導体装置の製造方法。 - 【請求項21】 前記チップ間に隙間を形成するステッ
プは、周辺部を固定された粘着シートの固定部の近傍を
エキスパンド治具で押し上げ、前記チップの搭載領域の
面積を拡張することを特徴とする請求項14〜20のい
ずれか1項に記載の半導体装置の製造方法。 - 【請求項22】 前記チップ間に隙間を形成するステッ
プは、前記被覆した樹脂の部分をダイシングするブレー
ドの刃幅より大なる刃幅のブレードによって前記ウェハ
をチップ単位にダイシングするステップを含むことを特
徴とする請求項14〜21のいずれか1項に記載の半導
体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000051873A JP3456462B2 (ja) | 2000-02-28 | 2000-02-28 | 半導体装置及びその製造方法 |
TW090103124A TW483138B (en) | 2000-02-28 | 2001-02-13 | Semiconductor device and method for fabricating same |
US09/784,490 US6653731B2 (en) | 2000-02-28 | 2001-02-15 | Semiconductor device and method for fabricating same |
KR1020010010434A KR20010085725A (ko) | 2000-02-28 | 2001-02-28 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000051873A JP3456462B2 (ja) | 2000-02-28 | 2000-02-28 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001244281A true JP2001244281A (ja) | 2001-09-07 |
JP3456462B2 JP3456462B2 (ja) | 2003-10-14 |
Family
ID=18573469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000051873A Expired - Lifetime JP3456462B2 (ja) | 2000-02-28 | 2000-02-28 | 半導体装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6653731B2 (ja) |
JP (1) | JP3456462B2 (ja) |
KR (1) | KR20010085725A (ja) |
TW (1) | TW483138B (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100679684B1 (ko) | 2006-02-16 | 2007-02-06 | 삼성전자주식회사 | 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법 |
JP2007165855A (ja) * | 2005-11-16 | 2007-06-28 | Denso Corp | チップおよびウェハの加工方法 |
US7387949B2 (en) | 2004-12-21 | 2008-06-17 | Seiko Epson Corporation | Semiconductor device manufacturing method, semiconductor device, laminated semiconductor device, circuit substrate, and electronic apparatus |
JP2008277639A (ja) * | 2007-05-02 | 2008-11-13 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2008306071A (ja) * | 2007-06-08 | 2008-12-18 | Nec Corp | 半導体装置及びその製造方法 |
JP2009099838A (ja) * | 2007-10-18 | 2009-05-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
KR100896351B1 (ko) * | 2001-10-09 | 2009-05-08 | 엔엑스피 비 브이 | 반도체 패키지 제조 방법 |
JP2010534949A (ja) * | 2007-07-31 | 2010-11-11 | シーメンス アクチエンゲゼルシヤフト | 電子モジュールの製造方法、および電子モジュール |
US7911045B2 (en) | 2007-08-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor element and semiconductor device |
WO2016031684A1 (ja) * | 2014-08-29 | 2016-03-03 | 住友ベークライト株式会社 | 半導体装置の製造方法および半導体装置 |
JP2017038004A (ja) * | 2015-08-12 | 2017-02-16 | 住友ベークライト株式会社 | 半導体装置および半導体装置の製造方法 |
JP2018067678A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社ディスコ | チップ間隔維持方法 |
US11075180B2 (en) | 2017-05-30 | 2021-07-27 | Aoi Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4403631B2 (ja) * | 2000-04-24 | 2010-01-27 | ソニー株式会社 | チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法 |
JP2001313350A (ja) * | 2000-04-28 | 2001-11-09 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法 |
JP3906653B2 (ja) * | 2000-07-18 | 2007-04-18 | ソニー株式会社 | 画像表示装置及びその製造方法 |
JP4461616B2 (ja) | 2000-12-14 | 2010-05-12 | ソニー株式会社 | 素子の転写方法、素子保持基板の形成方法、及び素子保持基板 |
GB0110088D0 (en) * | 2001-04-25 | 2001-06-20 | Filtronic Compound Semiconduct | Semiconductor wafer handling method |
JP2003007652A (ja) * | 2001-06-26 | 2003-01-10 | Mitsubishi Electric Corp | 半導体チップの製造方法 |
JP3560585B2 (ja) * | 2001-12-14 | 2004-09-02 | 松下電器産業株式会社 | 半導体装置の製造方法 |
EP1466364B1 (de) * | 2002-01-17 | 2012-05-30 | Qimonda AG | Nutzen für elektronische bauteile sowie verfahren zu dessen herstellung |
DE10215355B4 (de) * | 2002-04-08 | 2004-08-05 | Infineon Technologies Ag | Verfahren zur Flip-Chip-Montage von Halbleiterchips |
WO2005078789A1 (en) * | 2004-01-13 | 2005-08-25 | Infineon Technologies Ag | Chip-sized filp-chip semiconductor package and method for making the same |
US7169691B2 (en) * | 2004-01-29 | 2007-01-30 | Micron Technology, Inc. | Method of fabricating wafer-level packaging with sidewall passivation and related apparatus |
FR2874127B1 (fr) * | 2004-08-03 | 2006-12-08 | United Monolithic Semiconduct | Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier |
JP2006054246A (ja) * | 2004-08-10 | 2006-02-23 | Disco Abrasive Syst Ltd | ウエーハの分離方法 |
KR100738730B1 (ko) * | 2005-03-16 | 2007-07-12 | 야마하 가부시키가이샤 | 반도체 장치의 제조방법 및 반도체 장치 |
GB0507887D0 (en) * | 2005-04-20 | 2005-05-25 | Rohm & Haas Elect Mat | Immersion method |
US7364983B2 (en) * | 2005-05-04 | 2008-04-29 | Avery Dennison Corporation | Method and apparatus for creating RFID devices |
SG130055A1 (en) * | 2005-08-19 | 2007-03-20 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
SG130066A1 (en) | 2005-08-26 | 2007-03-20 | Micron Technology Inc | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
US7273768B2 (en) * | 2005-08-30 | 2007-09-25 | Mutual-Pak Technology Co. Ltd. | Wafer-level package and IC module assembly method for the wafer-level package |
DE102005053842B4 (de) * | 2005-11-09 | 2008-02-07 | Infineon Technologies Ag | Halbleiterbauelement mit Verbindungselementen und Verfahren zur Herstellung desselben |
JP4791843B2 (ja) * | 2006-02-14 | 2011-10-12 | 株式会社ディスコ | 接着フィルム付きデバイスの製造方法 |
US20080308935A1 (en) * | 2007-06-18 | 2008-12-18 | Samsung Electronics Co., Ltd. | Semiconductor chip package, semiconductor package including semiconductor chip package, and method of fabricating semiconductor package |
ES2365290T3 (es) * | 2007-07-25 | 2011-09-28 | Alcon, Inc. | Materiales para dispositivo oftálmico de alto índice de refracción. |
KR100887479B1 (ko) * | 2007-10-09 | 2009-03-10 | 주식회사 네패스 | 내균열성 반도체 패키지 및 그 제조 방법 |
JP5352220B2 (ja) * | 2008-12-17 | 2013-11-27 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
US9064716B2 (en) * | 2009-09-30 | 2015-06-23 | Virtium Technology, Inc. | Stacking devices at finished package level |
US8907502B2 (en) * | 2012-06-29 | 2014-12-09 | Nitto Denko Corporation | Encapsulating layer-covered semiconductor element, producing method thereof, and semiconductor device |
US9576872B2 (en) | 2013-12-18 | 2017-02-21 | Infineon Technologies Ag | Semiconductor devices and methods for manufacturing semiconductor devices |
US9508623B2 (en) | 2014-06-08 | 2016-11-29 | UTAC Headquarters Pte. Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
KR102261814B1 (ko) | 2014-06-16 | 2021-06-07 | 삼성전자주식회사 | 반도체 패키지의 제조 방법 |
JP6617471B2 (ja) * | 2015-08-12 | 2019-12-11 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
KR102487681B1 (ko) * | 2016-08-31 | 2023-01-11 | 린텍 가부시키가이샤 | 반도체 장치의 제조 방법 |
CN106783643A (zh) * | 2016-12-29 | 2017-05-31 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片及其封装方法 |
US10748863B2 (en) * | 2016-12-30 | 2020-08-18 | Texas Instruments Incorporated | Semiconductor devices having metal posts for stress relief at flatness discontinuities |
US10522505B2 (en) | 2017-04-06 | 2019-12-31 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method for manufacturing the same |
US11244918B2 (en) * | 2017-08-17 | 2022-02-08 | Semiconductor Components Industries, Llc | Molded semiconductor package and related methods |
JP7258906B2 (ja) * | 2018-03-15 | 2023-04-17 | アプライド マテリアルズ インコーポレイテッド | 半導体素子パッケージ製造プロセスための平坦化 |
US11615979B2 (en) * | 2019-12-18 | 2023-03-28 | Disco Corporation | Method of processing wafer |
KR20220090664A (ko) | 2020-12-22 | 2022-06-30 | 삼성전자주식회사 | 스트립 기판 및 반도체 패키지 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02170552A (ja) | 1988-12-23 | 1990-07-02 | Sumitomo Electric Ind Ltd | 半導体基板の分割方法 |
JPH0574934A (ja) | 1991-09-13 | 1993-03-26 | Sony Corp | 薄型チツプの形成方法 |
JPH0870081A (ja) | 1994-08-29 | 1996-03-12 | Nippondenso Co Ltd | Icパッケージおよびその製造方法 |
JPH10135252A (ja) | 1996-10-29 | 1998-05-22 | Sony Corp | 半導体装置の製造方法 |
JP3402969B2 (ja) | 1996-11-19 | 2003-05-06 | 株式会社東芝 | 半導体装置の製造方法 |
KR100306937B1 (ko) * | 1996-12-04 | 2001-12-17 | 모기 준이치 | 수지 밀폐형 반도체 장치 및 그의 제조 방법 |
JP3526731B2 (ja) | 1997-10-08 | 2004-05-17 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
KR100357757B1 (ko) * | 1997-11-21 | 2003-01-24 | 로무 가부시키가이샤 | 반도체장치및그제조방법 |
KR100357883B1 (ko) | 1998-10-31 | 2003-01-15 | 앰코 테크놀로지 코리아 주식회사 | 반도체장치및그제조방법 |
JP2001118953A (ja) | 1999-10-20 | 2001-04-27 | Nissan Motor Co Ltd | 半導体電子部品の製造方法 |
-
2000
- 2000-02-28 JP JP2000051873A patent/JP3456462B2/ja not_active Expired - Lifetime
-
2001
- 2001-02-13 TW TW090103124A patent/TW483138B/zh not_active IP Right Cessation
- 2001-02-15 US US09/784,490 patent/US6653731B2/en not_active Expired - Lifetime
- 2001-02-28 KR KR1020010010434A patent/KR20010085725A/ko not_active Application Discontinuation
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100896351B1 (ko) * | 2001-10-09 | 2009-05-08 | 엔엑스피 비 브이 | 반도체 패키지 제조 방법 |
US7387949B2 (en) | 2004-12-21 | 2008-06-17 | Seiko Epson Corporation | Semiconductor device manufacturing method, semiconductor device, laminated semiconductor device, circuit substrate, and electronic apparatus |
JP2007165855A (ja) * | 2005-11-16 | 2007-06-28 | Denso Corp | チップおよびウェハの加工方法 |
KR100679684B1 (ko) | 2006-02-16 | 2007-02-06 | 삼성전자주식회사 | 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법 |
JP2008277639A (ja) * | 2007-05-02 | 2008-11-13 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2008306071A (ja) * | 2007-06-08 | 2008-12-18 | Nec Corp | 半導体装置及びその製造方法 |
US8975150B2 (en) | 2007-06-08 | 2015-03-10 | Renesas Electronics Corporation | Semiconductor device manufacturing method |
JP2010534949A (ja) * | 2007-07-31 | 2010-11-11 | シーメンス アクチエンゲゼルシヤフト | 電子モジュールの製造方法、および電子モジュール |
US7911045B2 (en) | 2007-08-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor element and semiconductor device |
US8110443B2 (en) | 2007-10-18 | 2012-02-07 | Renesas Electronics Corporation | Semiconductor device and method of fabricating semiconductor device |
JP2009099838A (ja) * | 2007-10-18 | 2009-05-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
WO2016031684A1 (ja) * | 2014-08-29 | 2016-03-03 | 住友ベークライト株式会社 | 半導体装置の製造方法および半導体装置 |
JPWO2016031684A1 (ja) * | 2014-08-29 | 2017-06-22 | 住友ベークライト株式会社 | 半導体装置の製造方法および半導体装置 |
JP2017038004A (ja) * | 2015-08-12 | 2017-02-16 | 住友ベークライト株式会社 | 半導体装置および半導体装置の製造方法 |
JP2018067678A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社ディスコ | チップ間隔維持方法 |
US11075180B2 (en) | 2017-05-30 | 2021-07-27 | Aoi Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR20010085725A (ko) | 2001-09-07 |
TW483138B (en) | 2002-04-11 |
US20010018229A1 (en) | 2001-08-30 |
US6653731B2 (en) | 2003-11-25 |
JP3456462B2 (ja) | 2003-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3456462B2 (ja) | 半導体装置及びその製造方法 | |
US9716080B1 (en) | Thin fan-out multi-chip stacked package structure and manufacturing method thereof | |
KR100517075B1 (ko) | 반도체 소자 제조 방법 | |
KR100337412B1 (ko) | 저면보호막을가진반도체웨이퍼,집적회로디바이스및그제조방법 | |
US8030769B2 (en) | Grooving bumped wafer pre-underfill system | |
US20110147911A1 (en) | Stackable circuit structures and methods of fabrication thereof | |
US20070155049A1 (en) | Method for Manufacturing Chip Package Structures | |
JP2001127206A (ja) | チップスケールパッケージの製造方法及びicチップの製造方法 | |
US20130119538A1 (en) | Wafer level chip size package | |
JP2003174345A (ja) | 表面弾性波フィルターパッケージ製造方法 | |
JP2003234359A (ja) | 半導体装置の製造方法 | |
US10224243B2 (en) | Method of fabricating electronic package | |
US20070190688A1 (en) | Method for manufacturing semiconductor device with protection layer | |
US7416920B2 (en) | Semiconductor device protective structure and method for fabricating the same | |
US7846776B2 (en) | Methods for releasably attaching sacrificial support members to microfeature workpieces and microfeature devices formed using such methods | |
JP2000228465A (ja) | 半導体装置及びその製造方法 | |
US20180197809A1 (en) | Semiconductor device with frame having arms and related methods | |
US20080029865A1 (en) | Electronic Device and Method For Producing the Same | |
KR100927778B1 (ko) | 반도체 패키지 제조 방법 | |
US20120061830A1 (en) | Back side protective structure for a semiconductor package | |
JP4107896B2 (ja) | 半導体装置およびその製造方法 | |
US20220344231A1 (en) | Flip chip package unit and associated packaging method | |
CN109427695B (zh) | 封装结构及其制作方法 | |
KR20090076331A (ko) | 반도체 패키지 제조 방법 | |
JP2009027127A (ja) | 大型パネルサイズ採用による半導体パッケージ製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
R150 | Certificate of patent or registration of utility model |
Ref document number: 3456462 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |