KR20090076331A - 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 발명은 웨이퍼의 백그라인딩(back grinding)시 발생하는 웨이퍼의 파손(chipping)을 방지할 수 있는 반도체 패키지 제조 방법에 관한 것이다.
이를 위해 본 발명의 반도체 패키지 제조 방법은 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면과, 상기 제 1 면과 상기 2 면을 연결하는 라운드진 제 3 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션층이 형성되며, 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼의 제 2 면에 임시 기판을 부착하는 임시 기판 부착 단계; 상기 웨이퍼의 제 3 면까지 감쌀 수 있도록 상기 웨이퍼의 제 1 면에 접착제를 도포하고, 상기 접착제를 통해 웨이퍼 지지 기판을 상기 웨이퍼의 제 1 면에 부착시키는 접착제 도포 및 웨이퍼 지지 기판 부착 단계; 및 상기 웨이퍼의 제 2 면을 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼 그라인딩 단계를 포함하는 것을 특징으로 한다.
웨이퍼, 임시 기판, 접착제, 그라인딩, 관통 전극

Description

반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE FABRICATING　METHOD}
본 발명은 웨이퍼의 백그라인딩(back grinding)시 발생하는 웨이퍼의 파손(chipping)을 방지할 수 있는 반도체 패키지 제조 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package) 역시 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 이 중에서도 실리콘 관통 전극(Through Silicon Via)을 이용한 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.
현재 반도체 패키지 제조 공정에서는 웨이퍼를 매우 얇은 상태로 하여 웨이퍼 레벨에서 패키징하는 백그라인딩(back grinding) 기술이 잘 알려져 있다. 이 백그라인딩 기술은 통상 웨이퍼의 뒷면, 즉 패턴이 형성되지 않은 면을 레이저, 에칭 또는 기계적 그라인딩 방법에 의해 일정 부분을 깍아 낸 상태에서 나머지 제조 공정인 회로기판부착, 전기적 접속, 봉지 및 입출력단자 형성 및 소잉(sawing)공정 등을 실시하는 기술이다.
그런데, 상기와 같이 웨이퍼의 뒷면을 깎아낼 때 웨이퍼의 파손(chipping)이 발생하는 문제점이 있다. 특히, 웨이퍼의 에지부분은 웨이퍼의 백그라인딩시 웨이퍼의 중앙 부분보다 약한 부분(weak point)으로 작용하기 때문에, 파손(chipping) 위험이 크다. 이와 같은 문제점으로 인해, 웨이퍼의 백그라인딩시 웨이퍼의 불량이 증가하게 되어 웨이퍼 레벨에서의 반도체 패키지 생산 수율이 매우 저조해지는 문제가 있다
따라서, 웨이퍼의 백그라인딩시 웨이퍼의 에지부분에 대한 파손(chipping)을 방지하는 방안이 절실히 요구되고 있다.
본 발명의 목적은 웨이퍼의 가장자리를 접착제로 커버하여 웨이퍼의 백그라인딩시 취약한 웨이퍼의 가장자리의 파손(chipping)을 방지함으로써, 반도체 패키지의 제조 수율을 높일 수 있는 반도체 패키지 제조 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 웨이퍼의 가로폭과 동일한 가로폭을 갖는 웨이퍼 지지 기판을 구비함으로써 웨이퍼 지지 기판을 위한 특수 지그를 준비할 필요가 없어, 반도체 패키지의 제조 공정을 단순화시킬 수 있는 반도체 패키지 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면과, 상기 제 1 면과 상기 2 면을 연결하는 라운드진 제 3 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션층이 형성되며, 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼의 제 2 면에 임시 기판을 부착하는 임시 기판 부착 단계; 상기 웨이퍼의 제 3 면까지 감쌀 수 있도록 상기 웨이퍼의 제 1 면에 접착제를 도포하고, 상기 접착제를 통해 웨이퍼 지지 기판을 상기 웨이퍼의 제 1 면에 부착시키는 접착제 도포 및 웨이퍼 지지 기판 부착 단계; 및 상기 웨이퍼의 제 2 면을 그라인 딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼 그라인딩 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계와 상기 웨이퍼 그라인딩 단계 사이에 상기 웨이퍼의 제 2 면으로부터 상기 임시 기판을 제거하는 임시 기판 제거 단계를 더 포함할 수 있다.
상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계에서 상기 웨이퍼의 제 3 면의 수직 단면 형상이 외측으로 돌출된 라운드 형상일 수 있다.
상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계는 상기 웨이퍼의 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 것을 포함할 수 있다.
상기 웨이퍼 그라인딩 단계 후, 상기 웨이퍼의 제 3 면과 상기 웨이퍼 지지 기판의 측면을 덮는 상기 접착제의 측면은 평평하게 이루어질 수 있다.
상기 접착제는 액상 타입일 수 있으며, UV 큐어용 레진 또는 레지스트일 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면과, 상기 제 1 면과 상기 2 면을 연결하는 라운드진 제 3 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션층이 형성되며, 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼의 제 3 면을 1차적으로 그라인딩 또는 소잉하는 웨이퍼 의 1차 그라인딩 또는 소잉 단계; 상기 웨이퍼의 제 3 면을 감쌀 수 있도록 상기 웨이퍼와 마주보는 웨이퍼 지지 기판에 접착제를 도포하고, 상기 접착제를 통해 상기 웨이퍼 지지 기판과 상기 웨이퍼의 제 1 면을 부착시키는 접착제 도포 및 웨이퍼 지지 기판 부착 단계; 및 상기 웨이퍼의 제 2 면을 2차적으로 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼의 2차 그라인딩 단계를 포함하는 것을 특징으로 한다.
상기 웨이퍼의 1차 그라인딩 또는 소잉 단계는 상기 웨이퍼의 제 3 면을 전체적으로 그라인딩 또는 소잉하여, 상기 웨이퍼의 제 3 면의 수직 단면 형상을 평평하게 만드는 것일 수 있다. 또한, 상기 웨이퍼의 1차 그라인딩 또는 소잉 단계는 상기 웨이퍼의 제 3 면 중 상부 부분을 그라인딩하여, 상기 웨이퍼의 제 3 면의 수직 단면 형상을 단차지게 만드는 것일 수 있다.
상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계는 상기 웨이퍼 1차 그라인딩 또는 소잉 단계 이전의 상기 웨이퍼 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 과정을 포함할 수 있다.
상기 웨이퍼 그라인딩 단계 후, 상기 웨이퍼의 제 3 면과 상기 웨이퍼 지지 기판의 측면을 덮는 상기 접착제의 측면은 평평하게 이루어질 수 있다.
상기 접착제는 액상 타입일 수 있으며, UV 큐어용 레진 또는 레지스트일 수 있다.
본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면과, 상기 제 1 면과 상기 2 면을 연결하는 제 3 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션층이 형성되며, 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼의 제 2 면에 임시 기판을 부착하는 임시 기판 부착 단계; 상기 웨이퍼의 제 1 면에 접착제를 1차적으로 도포하고 상기 접착제를 통해 웨이퍼 지지 기판을 상기 웨이퍼의 제 1 면에 부착시키는 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계; 상기 웨이퍼의 제 3 면과 제 2 면을 감싸도록 상기 접착제를 도포하는 접착제 2차 도포 단계; 및 상기 웨이퍼의 제 2 면을 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼 그라인딩 단계를 포함하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 상기 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계와 상기 접착제 2차 도포 단계 사이에 상기 웨이퍼의 제 2 면으로부터 상기 임시 기판을 제거하는 임시 기판 제거 단계를 더 포함할 수 있다.
상기 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계에서 상기 웨이퍼의 제 3 면은 수직 단면 형상이 외측으로 돌출된 라운드 형상일 수 있다.
상기 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계는 상기 웨이퍼의 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 과정을 포함할 수 있다.
상기 접착제 2차 도포 단계는 스핀 코팅 방법을 이용해 상기 웨이퍼의 제 3 면에 상기 접착제를 도포하는 것일 수 있다.
상기 웨이퍼 그라인딩 단계 후, 상기 웨이퍼의 제 3 면과 상기 웨이퍼 지지 기판의 측면을 덮는 상기 접착제의 측면은 평평하게 이루어질 수 있다.
상기 접착제는 액상 타입일 수 있으며, UV 큐어용 레진 또는 레지스트로 이루어질 수 있다.
본 발명의 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼의 가장자리를 접착제로 커버하여 웨이퍼의 백그라인딩시 취약한 웨이퍼의 가장자리의 파손(chipping)을 방지할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지의 제조 수율을 높일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼의 가로폭과 동일한 가로폭을 갖는 웨이퍼 지지 기판을 구비함으로써 웨이퍼 지지 기판을 위한 특수 지그를 준비할 필요가 없다. 따라서, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지의 제조 공정을 단순화시킬 수 있다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트가 도시되어 있고, 도 2a 내지 도 2e를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 준비 단계(S1), 임시 기판 부착 단계(S2), 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3), 임시 기판 제거 단계(S4), 및 웨이퍼 그라인딩 단계(S5)를 포함한다.
먼저, 도 2a를 참조하면, 상기 웨이퍼 준비 단계(S1)는 평평한 제 1 면(11), 평평한 제 2 면(12), 및 상기 제 1 면(11)과 상기 제 2 면(12)을 연결하는 라운드진 제 3 면(13)을 포함하는 웨이퍼(10)를 준비하는 단계이다.
상기 웨이퍼(10)는 상기 제 1 면(11)에 형성되는 다수의 본드 패드(20)를 포함한다. 상기 본드 패드(20)는 상기 제 1 면(11) 중 대략 가장자리 또는 대략 중앙에 형성될 수 있다.
또한, 상기 웨이퍼(10)는 상기 본드 패드(20)의 일부를 노출시키도록 상기 제 1 면(11)에 형성되는 패시베이션층(30)을 포함한다. 여기서, 상기 패시베이션층(30)은 상기 본드 패드(20)의 외주연을 덮으며 상기 웨이퍼(10)의 제 1 면(11)을 보호하는 역할을 한다. 상기 패시베이션층(30)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 상기 패시베이션층(30)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정 하지 않는다. 이러한 패시베이션층(30)은 증착 후, 식각 과정을 통해서 상기 본드 패드(20)를 패시베이션층(30) 외부로 노출시킬 수 있다.
또한, 상기 웨이퍼(10)는 상기 본드 패드(20)와 상기 제 1 면(11)을 관통하는 관통 전극(40)을 포함한다. 상기 관통 전극(40)은 하나의 반도체 패키지에 다른 반도체 패키지를 적층할 때 전기적인 연결 배선 역할을 하여, 얇고 고기능의 반도체 패키지의 형성을 가능하게 한다. 상기 관통 전극(40)은 상기 본드 패드(20)의 표면(20a)에 위치하는 머리부(40a)와 상기 머리부(40a)로부터 상기 웨이퍼(10)에 형성된 관통 홀(14)로 연장된 기둥부(40b)를 포함하여 형성되어, 상기 본드 패드(20)와 전기적으로 연결된다. 상기 관통 전극(40)은 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 상기 관통 전극(40)은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD : Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
도 2b를 참조하면, 상기 임시 기판 부착 단계(S2)는 상기 웨이퍼(10)의 제 2 면(12)에 임시 기판(50)을 부착하는 단계이다.
상기 임시 기판(50)은 이후 설명되는 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3)에서 웨이퍼(10)에 접착제(60)를 도포시 접착제(60)가 웨이퍼 기판(10)의 외부로 떨어지는 것을 막는 역할을 한다. 상기 임시 기판(50)은 웨이퍼(10)에 접 착제(60)를 도포한 후에는 제거 가능하다. 상기 임시 기판(50)은 탈부착 가능한 금속판 또는 테프론 테이프 일 수 있으나, 본 발명에서 이러한 재질로 상기 임시 기판(50)을 한정하는 것은 아니다.
도 2c를 참조하면, 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3)는 상기 웨이퍼(10)의 제 3 면(13)까지 도포 될 수 있도록 상기 웨이퍼(10)의 제 1 면(11)에 접착제(60)를 도포하고, 상기 접착제(60)를 통해 웨이퍼 지지 기판(70)을 상기 웨이퍼(10)의 제 1 면(11)에 부착시키는 단계이다.
상기 접착제(60)는 상기 웨이퍼(10)의 제 1 면(11)에 도포되어 상기 제 3 면(13)까지 퍼짐으로써 상기 제 3 면(13)을 감쌀 수 있도록 충분한 양으로 준비된다. 상기 접착제(60)는 액상 타입의 물질이며, 예를 들어 UV 큐어용 레진 또는 레지스트일 수 있다. 상기 UV 큐어용 레진 또는 레지스트로 이루어지는 상기 접착제(60)는 레이저와 같은 열이 가해지면 접착력이 약해지기 때문에, 이후에 웨이퍼 지지 기판(70)을 웨이퍼(10)로부터 분리시키는 공정이 있는 경우 유용하게 사용된다. 상기 접착제(60)의 접착 방법은 롤러 코팅 및 플로우 코팅 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법일 수 있으나, 본 발명에서 이를 한정하지는 않는다. 여기서, 상기 웨이퍼(10)의 제 3 면(13)의 수직 단면 형상은 외측으로 돌출된 라운드 형상을 유지하고 있다.
상기 웨이퍼 지지 기판(70)은 상기 웨이퍼(10)의 그라인딩시 상기 웨이퍼(10)를 홀딩해야하는 지그(jig)에 의해 실질적으로 홀딩되는 부분으로서, 상기 웨이퍼(10)에 도포된 접착제(60)를 통해 상기 웨이퍼(10)의 제 1 면(11)에 부착된 다. 여기서, 상기 웨이퍼 지지 기판(70)은 상기 웨이퍼(10)의 가로폭과 동일한 가로폭을 가지도록 형성될 수 있다. 이는, 상기 웨이퍼 지지 기판(70)이 상기 웨이퍼(10)의 가로폭보다 큰 가로폭을 가지도록 형성되면, 이후 설명될 웨이퍼 그라인딩 단계(S5) 이후의 다른 단계에서 상기 웨이퍼(10)보다 큰 웨이퍼 지지 기판(70)을 핸들링하기 위한 특수 지그를 별도로 준비해야 하기 때문이다. 따라서, 상기 웨이퍼(10)의 가로폭보다 큰 가로폭을 가지는 상기 웨이퍼 지지 기판(70)이 부착된 상기 웨이퍼(10)는 상기 웨이퍼 그라인딩 단계(S5) 후 웨이퍼 크기의 지그(jig)를 사용하는 표준 공정을 따를 수 없어 제조 수율을 높일 수 없게 된다. 상기 웨이퍼 지지 기판(70)은 글래스(glass) 재질로 이루어질 수 있지만, 이러한 재질로 상기 웨이퍼 지지 기판(70)을 한정하는 것은 아니다. 또한, 상기 웨이퍼 지지 기판(70)은 상기 웨이퍼(10)와 상기 웨이퍼 지지 기판(70)의 분리시 상기 접착제(60)에 가해지는 레이저와 같은 열에 의해 손상되지 않도록 특수 코팅되어 이루어질 수 있다.
상기와 같이, 액상 타입의 접착제(60)를 상기 제 3 면(13)까지 감쌀 수 있도록 상기 웨이퍼(10)의 제 1 면(11)에 충분한 양으로 도포한 후, 상기 웨이퍼 지지 기판(70)을 상기 웨이퍼(10)의 제 1 면(11)에 부착시키면, 상기 접착제(60)는 상기 웨이퍼 지지 기판(70)이 상기 접착제(60)를 누르는 소정의 압력에 의해 퍼지게 되어 상기 웨이퍼 지지 기판(70)의 측면 일부와 상기 웨이퍼(10)의 제 3 면(13)을 덮게 된다. 따라서, 상기 웨이퍼(10)의 제 3 면(13)은 상기 접착제(60)에 의해 커버되어, 이후의 웨이퍼 그라인딩 단계(S5)에서 발생하는 외력으로부터 보호받을 수 있다. 여기서, 상기 접착제(60)는 상기 웨이퍼(10)의 제 2 면(12)에 부착된 임시 기판(50)으로 인해 더 이상 웨이퍼(10)의 제 2 면(12) 아래로 퍼지지 않고 상기 웨이퍼(10)의 라운드진 제 3 면(13)으로부터 수평방향으로 퍼지게 되어, 상기 접착제(60)의 측면(61) 중 상기 웨이퍼(10)의 제 3 면(13) 하부에 대응되는 부분은 다른 부분보다 외측으로 돌출되어 있다.
도 2d를 참조하면, 상기 임시 기판 제거 단계(S4)는 상기 웨이퍼(10)의 제 2 면(12)으로부터 상기 임시 기판(50)을 제거하는 단계이다.
상기 임시 기판(50)은 이후 웨이퍼(10)의 제 2 면(12)을 용이하게 그라인딩하기 위해서 미리 제거되는 것이다. 한편, 상기 임시 기판(50)이 웨이퍼(10)의 제 2 면(12)에 남아 있더라도 웨이퍼(10)의 제 2 면(12)에 대한 그라인딩이 가능하므로, 상기 임시 기판 제거 단계(S4)는 생략될 수도 있다.
도 2e를 참조하면, 상기 웨이퍼 그라인딩 단계(S5)는 상기 웨이퍼(10)의 제 2 면(12)을 일정 두께만큼 그라인딩하여 상기 관통 전극(40)을 노출시키는 단계이다.
구체적으로, 상기 관통 전극(40)의 기둥부(40b)가 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩함으로써 노출된다. 이렇게 노출되는 상기 관통 전극(40)의 기둥부(40b)는 수직 적층형 반도체 패키지 형성시 상부에 위치하는 반도체 패키지와 하부에 위치하는 반도체 패키지 또는 인쇄회로기판을 전기적으로 연결하기 위해 실시되는 다수의 와이어 본딩을 제거하기 위해 인접한 반도체 패키지들의 전기적 패턴과 연결된다. 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩하는 방법은 예를 들어 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 이러한 방법으로 그라인딩 방법을 한정하는 것은 아니다.
한편, 상기 웨이퍼(10)의 제 2 면(12)을 그라인딩하면, 상기 접착제(60)의 측면(61) 중 상기 웨이퍼(10)의 제 3면(13) 하부에 대응되는 부분도 제거된다. 따라서, 상기 웨이퍼(10)의 제 3 면(13)과 상기 웨이퍼 지지 기판(70)의 측면을 덮는 상기 접착제(60)의 측면(61)은 전체적으로 평평하게 된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 상기 웨이퍼(10)의 제 3 면(13)을 상기 접착제(60)로 감싼다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼(10)의 제 2 면(12)을 그라인딩시 발생하는 외력으로부터 취약한 상기 웨이퍼(10)의 제 3 면(13), 즉 가장자리를 보호함으로써, 웨이퍼(10)의 가장자리에서 쉽게 발생될 수 있는 파손(chipping) 현상을 방지할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지의 제조 수율을 높일 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 상기 웨이퍼(10)의 가로폭과 동일한 상기 웨이퍼 지지 기판(70)을 구비함으로써, 종래 반도체 패키지 제조 공정에서 웨이퍼 지지 기판의 가로폭이 웨이퍼의 가로폭보다 큰 경우 웨이퍼의 그라인딩 공정 이후의 다른 공정에서 웨이퍼를 홀딩하는 지그를 웨이퍼 지지 기판의 크기에 맞춰 별도로 준비해야 하는 과정을 없앨 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지의 제조 공정을 단순화할 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법에 대해 설명하기로 한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이고, 도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 준비 단계(S11), 웨이퍼의 1차 그라인딩 또는 소잉(sawing) 단계(S12), 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S13), 및 웨이퍼의 2차 그라인딩 단계(S14)를 포함한다.
먼저, 도 4a를 참조하면, 상기 웨이퍼 준비 단계(S11)는 평평한 제 1 면(11)과 상기 제 1 면(11)의 반대면으로써 평평한 제 2 면(12)과, 상기 제 1 면(11)과 상기 2 면(12)을 연결하는 라운드진 제 3 면(13)을 갖고, 상기 제 1 면(11)에 다수의 본드 패드(20) 및 상기 본드 패드(20)를 노출시키는 패시베이션층(30)이 형성되며, 상기 본드 패드(20)와 상기 제 1 면(11)을 관통하는 관통 전극(40)이 형성된 웨이퍼(10)를 준비하는 단계이다.
상기 웨이퍼 준비 단계(S11)는 도 2a에 도시된 상기 웨이퍼 준비 단계(S1)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
도 4b를 참조하면, 상기 웨이퍼의 1차 그라인딩 또는 소잉 단계(S12)는 상기 웨이퍼(10)의 제 3 면(13)을 1차적으로 그라인딩 또는 소잉하는 단계이다.
상기 웨이퍼의 1차 그라인딩 또는 소잉 단계(S12)는 상기 웨이퍼(10)의 제 3 면(13)을 1차적으로 그라인딩 또는 소잉하여, 상기 웨이퍼(10)의 제 3 면(13)의 수직 단면 형상을 평평하게 만든다. 이는 이후 설명되는 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S13)에서 접착제(60)가 웨이퍼(10)의 평평해진 제 3 면(13)에 균일하게 도포되도록 하여, 웨이퍼(10)의 제 3 면(13)을 균일하게 보호하기 위함이다. 또한, 웨이퍼(10)의 크기를 작게 함으로써, 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S13)에서 접착제(60)를 먼저 웨이퍼 지지 기판(70)에 도포하여 상기 접착제(60)를 통해 웨이퍼(10)를 상기 웨이퍼 지지 기판(70)에 접착시키는데 용이하도록 하기 위함이다.
도 4c를 참조하면, 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S13)는 상기 웨이퍼(10)의 제 3 면(13)까지 도포될 수 있도록 상기 웨이퍼(10)와 마주보는 상기 웨이퍼 지지 기판(70)에 충분한 양의 접착제(60)를 도포하고, 상기 접착제(60)를 통해 웨이퍼 지지 기판(70)과 상기 웨이퍼(10)의 제 1 면(11)을 부착시키는 단계이다.
상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S13)는 도 2c에 도시된 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3)와 동일하게 이루어진다. 다만, 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S13)는 접착제(60)가 웨이퍼 지지 기판(70)에 먼저 도포 된다는 점에서, 도 2c에 도시된 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S3)에서 접착제(60)가 웨이퍼(10)의 1 면(11)에 먼저 도포되는 것과 다르다. 한편, 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단 계(S13)는 상기 웨이퍼 1차 그라인딩 또는 소잉 단계(S12) 이전의 상기 웨이퍼(10)의 가로폭과 동일한 가로폭을 갖는 웨이퍼 지지 기판(70)을 준비한다. 이는 이후 설명될 웨이퍼의 2차 그라인딩 단계(S14) 이후의 다른 단계에서 사용되는 지그(jig)가 상기 웨이퍼 1차 그라인딩 또는 소잉 단계(S12) 이전의 웨이퍼(10)의 크기로 맞춰져 있기 때문이다.
도 4d를 참조하면, 상기 웨이퍼의 2차 그라인딩 단계(S14)는 상기 웨이퍼(10)의 제 2 면(12)을 일정 두께만큼 그라인딩하여 상기 관통 전극(40)을 노출시키는 단계이다.
상기 웨이퍼의 2차 그라인딩 단계(S14)는 도 2e에 도시된 상기 웨이퍼 그라인딩 단계(S5)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 상기 웨이퍼(10)의 제 3 면(13)에 접착제(60)가 도포되기 전에 상기 웨이퍼(10)의 제 3 면(13)을 평평하게 만들어 접착제(60)가 상기 웨이퍼(10)의 제 3 면(13)에 균일하게 도포되도록 하여 상기 웨이퍼(10)의 제 3 면(13)을 균일하게 보호한다. 따라서, 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법은 상기 웨이퍼(10)의 그라인딩시 상기 웨이퍼(10)의 제 3 면(13)의 파손(chipping) 현상을 효과적으로 방지할 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법에 대해 설명하기로 한다.
도 5를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이고, 도 6a 내지 도 6d는 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이다.
도 5에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 준비 단계(S21), 웨이퍼의 1차 그라인딩 또는 소잉(sawing) 단계(S22), 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S23), 및 웨이퍼의 2차 그라인딩 단계(S24)를 포함한다.
먼저, 도 6a를 참조하면, 상기 웨이퍼 준비 단계(S21)는 평평한 제 1 면(11)과 상기 제 1 면(11)의 반대면으로써 평평한 제 2 면(12)과, 상기 제 1 면(11)과 상기 2 면(12)을 연결하는 라운드진 제 3 면(13)을 갖고, 상기 제 1 면(11)에 다수의 본드 패드(20) 및 상기 본드 패드(20)를 노출시키는 패시베이션층(30)이 형성되며, 상기 본드 패드(20)와 상기 제 1 면(11)을 관통하는 관통 전극(40)이 형성된 웨이퍼(10)를 준비하는 단계이다.
상기 웨이퍼 준비 단계(S21)는 도 2a에 도시된 상기 웨이퍼 준비 단계(S1)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
도 6b를 참조하면, 상기 웨이퍼의 1차 그라인딩 또는 소잉 단계(S22)는 상기 웨이퍼(10)의 제 3 면(13)을 1차적으로 그라인딩 또는 소잉하는 단계이다.
상기 웨이퍼의 1차 그라인딩 또는 소잉 단계(S22)는 상기 웨이퍼(10)의 제 3 면(13) 중 상부 부분을 그라인딩 또는 소잉하여, 상기 웨이퍼(10)의 제 3 면(13)의 수직 단면 형상을 단차지게 만든다. 이는 이후 설명되는 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S24)에서 웨이퍼(10)의 제 3 면(13) 중 하부 부분이 웨이퍼(10)의 그라인딩시 제거되기 때문에, 접착제(60)가 웨이퍼(10)의 3 면(13) 중 단차진 부분(13a)에만 도포되도록 하여, 웨이퍼(10)의 제 3 면(13)을 감싸는 접착제(60)의 양을 줄이기 위함이다. 이에 따라, 접착제(60)에 대한 제조 비용을 줄일 수 있다.
도 6c를 참조하면, 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S23)는 상기 웨이퍼(10)의 제 3 면(13) 중 단차진 부분까지 도포될 수 있도록 상기 웨이퍼(10)와 마주보는 상기 웨이퍼 지지 기판(70)에 충분한 양의 접착제(60)를 도포하고, 상기 접착제(60)를 통해 웨이퍼 지지 기판(70)과 상기 웨이퍼(10)의 제 1 면(11)을 부착시키는 단계이다.
상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S23)는 도 4c에 도시된 상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계(S13)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
도 6d를 참조하면, 상기 웨이퍼의 2차 그라인딩 단계(S24)는 상기 웨이퍼(10)의 제 2 면(12)을 일정 두께만큼 그라인딩하여 상기 관통 전극(40)을 노출시키는 단계이다.
상기 웨이퍼 2차 그라인딩 단계(S24)는 도 2e에 도시된 상기 웨이퍼 그라인딩 단계(S5)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 상기 웨이퍼(10)의 제 3 면(13)에 접착제(60)가 도포되기 전에 상기 웨이 퍼(10)의 제 3 면(13) 중 상부 부분만 그라인딩하여 상기 웨이퍼(10)의 제 3 면(13)의 수직 단면 형상을 단차지게 한다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 상기 웨이퍼(10)의 제 3 면(13) 중 단차진 부분(13a)에만 접착제(60)가 도포될 수 있을 정도의 양으로 상기 웨이퍼 지지 기판(70)에 접착제(60)를 도포함으로써, 상기 웨이퍼(10)의 제 3 면(13) 전체에 접착제(60)가 도포되도록 하는 경우보다 접착제(60)의 양을 줄일 수 있다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 제조 비용을 줄일 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법에 대해 설명하기로 한다.
도 7을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이고, 도 8a 내지 도 8f는 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이다.
도 7에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 준비 단계(S31), 임시 기판 부착 단계(S32), 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계(S33), 임시 기판 제거 단계(S34), 접착제 2차 도포(S35), 및 웨이퍼 그라인딩 단계(S36)를 포함한다.
먼저, 도 8a를 참조하면, 상기 웨이퍼 준비 단계(S31)는 평평한 제 1 면(11)과 상기 제 1 면(11)의 반대면으로써 평평한 제 2 면(12)과, 상기 제 1 면(11)과 상기 2 면(12)을 연결하는 라운드진 제 3 면(13)을 갖고, 상기 제 1 면(11)에 다수의 본드 패드(20) 및 상기 본드 패드(20)를 노출시키는 패시베이션층(30)이 형성되며, 상기 본드 패드(20)와 상기 제 1 면(11)을 관통하는 관통 전극(40)이 형성된 웨이퍼(10)를 준비하는 단계이다.
상기 웨이퍼 준비 단계(S31)는 도 2a에 도시된 상기 웨이퍼 준비 단계(S1)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
도 8b를 참조하면, 상기 임시 기판 부착 단계(S32)는 상기 웨이퍼(10)의 제 2 면(12)에 임시 기판(50)을 부착하는 단계이다.
상기 임시 기판 부착 단계(S32)은 도 2b에 도시된 상기 임시 기판 부착 단계(S2)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
도 8c를 참조하면, 상기 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계(S33)는 상기 웨이퍼(10)의 제 1 면(11)에 접착제(60)를 1차적으로 도포하고, 상기 접착제(60)를 통해 웨이퍼 지지 기판(70)을 상기 웨이퍼(10)의 제 1 면(11)을 부착시키는 단계이다.
상기 접착제(60)를 상기 웨이퍼(10)의 제 1 면(11)에만 도포 되도록 하는 이유는 상기 웨이퍼(10)의 제 3 면(13)을 감싸도록 충분한 양으로 상기 웨이퍼(10)의 제 1 면(11)에 상기 접착제(60)를 도포하고 상기 웨이퍼 지지 기판(70)을 상기 접착제(60)에 부착시키기 위해 누르면 상기 웨이퍼 지지 기판(70)의 누르는 압력에 의해 상기 웨이퍼(10)의 제 1 면(11)에 형성된 상기 본드 패드(20), 상기 패시베이션층(30), 및 상기 관통 전극(40)이 변형될 수 있기 때문이다. 상기 접착제(60)는 롤러 코팅 방법 또는 플로우 코팅 방법으로 상기 웨이퍼(10)의 제 1 면(11)에 도포될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 여기서, 상기 웨이퍼의 제 3 면(13)은 수직 단면 형상이 외측으로 돌출된 라운드 형상을 유지하고 있다.
도 8d를 참조하면, 상기 임시 기판 제거 단계(S34)는 상기 웨이퍼(10)의 제 2 면(12)으로부터 상기 임시 기판(50)을 제거하는 단계이다.
상기 임시 기판 제거 단계(S34)는 도 2d에 도시된 상기 임시 기판 제거 단계(S4)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
도 8e를 참조하면, 상기 접착제 2차 도포 단계(S35)는 상기 웨이퍼의 제 3 면(13)과 상기 제 2 면(12)을 감싸도록 상기 접착제(80)를 도포하는 단계이다.
구체적으로, 상기 접착제(80)는 스핀 코팅 방법을 이용해 상기 웨이퍼의 제 3 면(13)과 상기 제 2 면(12)과 상기 웨이퍼 지지 기판(70)의 측면 일부에 도포된다. 상기 스핀 코팅 방법은 상기 접착제(80)를 빈틈없이 상기 웨이퍼(10)의 제 3 면(13)에 도포하는데 유리하므로, 상기 웨이퍼(10)의 그라인딩시 외력으로부터 상기 웨이퍼(10)의 제 3 면(13)을 효과적으로 보호할 수 있다. 한편, 상기 스핀 코팅 방법은 도포 두께를 정밀하게 제어하기 어렵기 때문에, 상기 접착제(80)가 상기 웨이퍼(10)의 제 2 면(12) 아래로 돌출된 부분(62)을 가질 수 있다. 상기 접착제(80)는 상기 접착제(60)와 마찬가지로 액상 타입일 수 있으며, 예를 들어 UV 큐어용 레진 또는 레지스트일 수 있다.
도 8f를 참조하면, 상기 웨이퍼 그라인딩 단계(S36)는 상기 웨이퍼(10)의 제 2 면(12)을 일정 두께만큼 그라인딩하여 상기 관통 전극(40)을 노출시키는 단계이 다.
상기 웨이퍼 그라인딩 단계(S36)는 도 2e에 도시된 상기 웨이퍼 그라인딩 단계(S5)와 동일하게 이루어지므로, 중복된 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 스핀 코팅법을 이용해 상기 접착제(80)를 상기 웨이퍼(10)의 제 3 면(13)에 빈틈없이 도포한다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법은 상기 웨이퍼(10)의 제 3 면(13)을 효과적으로 보호하여 웨이퍼(10)의 제 3 면(12)을 그라인딩시 발생하는 외력으로부터 취약한 상기 웨이퍼(10)의 제 3 면(13), 즉 가장자리를 보호함으로써, 웨이퍼(10)의 가장자리에서 쉽게 발생될 수 있는 파손(chipping) 현상을 방지할 수 있다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이다.
도 6a 내지 도 6d는 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이다.
도 7은 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 플로우 챠트이다.
도 8a 내지 도 8f는 본 발명의 또다른 실시예에 따른 반도체 패키지 제조 방법을 나타내는 웨이퍼의 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 웨이퍼 20: 본드 패드
30: 패시베이션층 40: 관통 전극
50: 임시 기판 60, 80: 접착제
70: 웨이퍼 지지 기판

Claims (22)

  1. 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면과, 상기 제 1 면과 상기 2 면을 연결하는 라운드진 제 3 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션층이 형성되며, 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계;
    상기 웨이퍼의 제 2 면에 임시 기판을 부착하는 임시 기판 부착 단계;
    상기 웨이퍼의 제 3 면까지 감쌀 수 있도록 상기 웨이퍼의 제 1 면에 접착제를 도포하고, 상기 접착제를 통해 웨이퍼 지지 기판을 상기 웨이퍼의 제 1 면에 부착시키는 접착제 도포 및 웨이퍼 지지 기판 부착 단계; 및
    상기 웨이퍼의 제 2 면을 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼 그라인딩 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계와 상기 웨이퍼 그라인딩 단계 사이에 상기 웨이퍼의 제 2 면으로부터 상기 임시 기판을 제거하는 임시 기판 제거 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계에서 상기 웨이퍼의 제 3 면의 수직 단면 형상이 외측으로 돌출된 라운드 형상인 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제 3 항에 있어서,
    상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계는
    상기 웨이퍼의 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 것을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 웨이퍼 그라인딩 단계 후, 상기 웨이퍼의 제 3 면과 상기 웨이퍼 지지 기판의 측면을 덮는 상기 접착제의 측면은 평평한 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 1 항에 있어서,
    상기 접착제는 액상 타입인 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 접착제는 UV 큐어용 레진 또는 레지스트인 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면과, 상기 제 1 면과 상기 2 면을 연결하는 라운드진 제 3 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션층이 형성되며, 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계;
    상기 웨이퍼의 제 3 면을 1차적으로 그라인딩 또는 소잉하는 웨이퍼의 1차 그라인딩 또는 소잉 단계;
    상기 웨이퍼의 제 3 면을 감쌀 수 있도록 상기 웨이퍼와 마주보는 웨이퍼 지지 기판에 접착제를 도포하고, 상기 접착제를 통해 상기 웨이퍼 지지 기판과 상기 웨이퍼의 제 1 면을 부착시키는 접착제 도포 및 웨이퍼 지지 기판 부착 단계; 및
    상기 웨이퍼의 제 2 면을 2차적으로 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼의 2차 그라인딩 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 8 항에 있어서,
    상기 웨이퍼의 1차 그라인딩 또는 소잉 단계는 상기 웨이퍼의 제 3 면을 전체적으로 그라인딩 또는 소잉하여, 상기 웨이퍼의 제 3 면의 수직 단면 형상을 평평하게 만드는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 8 항에 있어서,
    상기 웨이퍼의 1차 그라인딩 또는 소잉 단계는 상기 웨이퍼의 제 3 면 중 상부 부분을 그라인딩하여, 상기 웨이퍼의 제 3 면의 수직 단면 형상을 단차지게 만드는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 접착제 도포 및 웨이퍼 지지 기판 부착 단계는
    상기 웨이퍼 1차 그라인딩 또는 소잉 단계 이전의 상기 웨이퍼 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제 8 항에 있어서,
    상기 웨이퍼 그라인딩 단계 후, 상기 웨이퍼의 제 3 면과 상기 웨이퍼 지지 기판의 측면을 덮는 상기 접착제의 측면은 평평한 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 제 8 항에 있어서,
    상기 접착제는 액상 타입인 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제 13 항에 있어서,
    상기 접착제는 UV 큐어용 레진 또는 레지스트인 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 평평한 제 1 면과 상기 제 1 면의 반대면으로써 평평한 제 2 면과, 상기 제 1 면과 상기 2 면을 연결하는 제 3 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션층이 형성되며, 상기 본드 패드와 상기 제 1 면을 관통하는 관통 전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계;
    상기 웨이퍼의 제 2 면에 임시 기판을 부착하는 임시 기판 부착 단계;
    상기 웨이퍼의 제 1 면에 접착제를 1차적으로 도포하고 상기 접착제를 통해 웨이퍼 지지 기판을 상기 웨이퍼의 제 1 면에 부착시키는 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계;
    상기 웨이퍼의 제 3 면과 제 2 면을 감싸도록 상기 접착제를 도포하는 접착제 2차 도포 단계; 및
    상기 웨이퍼의 제 2 면을 그라인딩(grinding)하여 상기 관통 전극을 노출시키는 웨이퍼 그라인딩 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 제 15 항에 있어서,
    상기 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계와 상기 접착제 2차 도 포 단계 사이에 상기 웨이퍼의 제 2 면으로부터 상기 임시 기판을 제거하는 임시 기판 제거 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 제 15 항에 있어서,
    상기 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계에서 상기 웨이퍼의 제 3 면은 수직 단면 형상이 외측으로 돌출된 라운드 형상인 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 제 17 항에 있어서,
    상기 접착제 1차 도포 및 웨이퍼 지지 기판 부착 단계는
    상기 웨이퍼의 가로폭과 동일한 가로폭을 갖는 상기 웨이퍼 지지 기판을 준비하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  19. 제 15 항에 있어서,
    상기 접착제 2차 도포 단계는 스핀 코팅 방법을 이용해 상기 웨이퍼의 제 3 면에 상기 접착제를 도포하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  20. 제 15 항에 있어서,
    상기 웨이퍼 그라인딩 단계 후, 상기 웨이퍼의 제 3 면과 상기 웨이퍼 지지 기판의 측면을 덮는 상기 접착제의 측면은 평평한 것을 특징으로 하는 반도체 패키 지 제조 방법.
  21. 제 15 항에 있어서,
    상기 접착제는 액상 타입인 것을 특징으로 하는 반도체 패키지 제조 방법.
  22. 제 21 항에 있어서,
    상기 접착제는 UV 큐어용 레진 또는 레지스트인 것을 특징으로 하는 반도체 패키지 제조 방법.
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