JP2001210651A - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】
【課題】 他に悪影響を及ぼすことなく電圧発振を抑制
したＰＮ接合部を有する半導体装置を得る。 【解決手段】 ダイオードの電圧阻止能力の略１／２〜
略２／３の逆方向電圧印加時にＮ-層１０１とＰ層１０
２とのＰＮ接合部からＮ-層１０１に拡がる空乏層がＮ+
層１０３に到達しない第１の条件と、電圧阻止能力の略
２／３を越える逆方向電圧印加時に上記空乏層がＮ+層
１０３に到達する第２の条件とを共に満足するように、
Ｎ-層１０１の膜厚を設定する。さらに、電圧阻止能力
と同等の逆バイアス電圧設定時に空乏層にかかる電界が
シリコン最大電界強度以下になるように、Ｎ-層１０１
の不純物濃度（比抵抗）を設定している。
したＰＮ接合部を有する半導体装置を得る。 【解決手段】 ダイオードの電圧阻止能力の略１／２〜
略２／３の逆方向電圧印加時にＮ-層１０１とＰ層１０
２とのＰＮ接合部からＮ-層１０１に拡がる空乏層がＮ+
層１０３に到達しない第１の条件と、電圧阻止能力の略
２／３を越える逆方向電圧印加時に上記空乏層がＮ+層
１０３に到達する第２の条件とを共に満足するように、
Ｎ-層１０１の膜厚を設定する。さらに、電圧阻止能力
と同等の逆バイアス電圧設定時に空乏層にかかる電界が
シリコン最大電界強度以下になるように、Ｎ-層１０１
の不純物濃度（比抵抗）を設定している。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧かつ速や
かな逆回復特性が要求されるＰＮ接合部を有するダイオ
ード等の半導体装置に関する。
かな逆回復特性が要求されるＰＮ接合部を有するダイオ
ード等の半導体装置に関する。
【０００２】
【従来の技術】ＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor）やＧＣＴ（Gate CommutatedTurn-off Thyrist
or）などの高耐圧スイッチング阻止の応用に必要な還流
用ダイオードや電圧クランプ用ダイオードとして、高耐
圧かつ速やかな逆回復特性がダイオードに要求される。
nsistor）やＧＣＴ（Gate CommutatedTurn-off Thyrist
or）などの高耐圧スイッチング阻止の応用に必要な還流
用ダイオードや電圧クランプ用ダイオードとして、高耐
圧かつ速やかな逆回復特性がダイオードに要求される。
【０００３】図１３は、上記要求に応えた従来の一般的
なダイオードの断面構造を示す断面図である。同図に示
すように、Ｎ+層６０３上にシリコン等の半導体基板で
あるＮ-層６０１が形成され、Ｎ-層６０１上にＰ層６０
２が形成されている。Ｎ+層６０３はＮ-層６０１に比べ
Ｎ型の不純物濃度が高い。
なダイオードの断面構造を示す断面図である。同図に示
すように、Ｎ+層６０３上にシリコン等の半導体基板で
あるＮ-層６０１が形成され、Ｎ-層６０１上にＰ層６０
２が形成されている。Ｎ+層６０３はＮ-層６０１に比べ
Ｎ型の不純物濃度が高い。
【０００４】Ｐ層６０２上には電気抵抗の小さい金属か
らなるアノード電極６０４が形成され、Ｎ+層６０３下
には、アノード電極６０４と同様に電気抵抗の小さい金
属からなるカソード電極６０５が形成される。
らなるアノード電極６０４が形成され、Ｎ+層６０３下
には、アノード電極６０４と同様に電気抵抗の小さい金
属からなるカソード電極６０５が形成される。
【０００５】ＰＮ接合近傍のライフタイムはプロトン照
射等により制御され、キャリア再結合の中心が形成され
ている。また、半導体基板全体のライフタイムは貴金属
の核酸や電子線照射等の技術によって短くなるように制
御されている。
射等により制御され、キャリア再結合の中心が形成され
ている。また、半導体基板全体のライフタイムは貴金属
の核酸や電子線照射等の技術によって短くなるように制
御されている。
【０００６】ダイオードにおいて、順方向に電流が流れ
ている状態から、瞬間的に外部回路の切り替えによって
逆バイアスを加えようとすると、ダイオードには少数キ
ャリア蓄積現象があるため、電流が“０”になっても直
ちに逆方向回復せず、過渡的なある期間だけ大きな逆電
流（逆バイアス値と外部回路のインダクタンスで決まる
電流減少率を持った電流）が流れる。この逆電流はＰＮ
接合近傍にある過剰キャリアがある濃度以下に減少し
て、空乏層が形成されるまで流れる。
ている状態から、瞬間的に外部回路の切り替えによって
逆バイアスを加えようとすると、ダイオードには少数キ
ャリア蓄積現象があるため、電流が“０”になっても直
ちに逆方向回復せず、過渡的なある期間だけ大きな逆電
流（逆バイアス値と外部回路のインダクタンスで決まる
電流減少率を持った電流）が流れる。この逆電流はＰＮ
接合近傍にある過剰キャリアがある濃度以下に減少し
て、空乏層が形成されるまで流れる。
【０００７】空乏層が形成されると逆電圧が発生し始
め、空乏層の広がりに対応して逆電圧が徐々に増加する
とともに、逆電流が徐々に減少する。そして、素子電圧
が印加逆電圧に定常的に等しくなって逆回復動作が完了
する。
め、空乏層の広がりに対応して逆電圧が徐々に増加する
とともに、逆電流が徐々に減少する。そして、素子電圧
が印加逆電圧に定常的に等しくなって逆回復動作が完了
する。
【０００８】
【発明が解決しようとする課題】図１３で示したような
構造の従来のダイオードは、ＰＮ接合近傍のライフタイ
ムを局部的に短く制御することにより、順電圧が低く、
かつ逆回復電流（逆電流のピーク値）が小さい、ｄｉ／
ｄｔ耐量（ダイオードに損傷を生じることなく付与する
ことのできる電流減少率di/dtの最大値）の高い特性を
実現できる。
構造の従来のダイオードは、ＰＮ接合近傍のライフタイ
ムを局部的に短く制御することにより、順電圧が低く、
かつ逆回復電流（逆電流のピーク値）が小さい、ｄｉ／
ｄｔ耐量（ダイオードに損傷を生じることなく付与する
ことのできる電流減少率di/dtの最大値）の高い特性を
実現できる。
【０００９】しかしながら、逆回復時の逆バイアス電圧
が高い場合、ダイオードの印加電圧が急激に振動し、周
辺の電気機器の誤動作をもたらす等、ノイズの原因とな
る問題点があった。ダイオードの電圧の振動は次のよう
に発生すると考えられる。
が高い場合、ダイオードの印加電圧が急激に振動し、周
辺の電気機器の誤動作をもたらす等、ノイズの原因とな
る問題点があった。ダイオードの電圧の振動は次のよう
に発生すると考えられる。
【００１０】逆回復動作時のダイオードは、空乏層と過
剰キャリアをパラメータにした容量成分と、印加電圧と
漏れ電流及び過剰キャリアの再結合電流をパラメータに
した抵抗成分とを有している。上記抵抗成分、上記容量
成分、及び逆電圧を印加するための外部回路のインダク
タンス成分でＬＣＲ直列回路が形成される。ダイオード
の容量成分と抵抗成分は時間的に変化し、空乏層外にあ
る過剰キャリアが消滅すると、抵抗成分が急激に増加し
て、ＬＣＲ直列回路の固有振動条件に達し、電圧発振を
起こす。また、空乏層がＮ+層６０３に到達すると抵抗
成分が急激に変化し、電圧発振を発生させる場合もあ
る。
剰キャリアをパラメータにした容量成分と、印加電圧と
漏れ電流及び過剰キャリアの再結合電流をパラメータに
した抵抗成分とを有している。上記抵抗成分、上記容量
成分、及び逆電圧を印加するための外部回路のインダク
タンス成分でＬＣＲ直列回路が形成される。ダイオード
の容量成分と抵抗成分は時間的に変化し、空乏層外にあ
る過剰キャリアが消滅すると、抵抗成分が急激に増加し
て、ＬＣＲ直列回路の固有振動条件に達し、電圧発振を
起こす。また、空乏層がＮ+層６０３に到達すると抵抗
成分が急激に変化し、電圧発振を発生させる場合もあ
る。
【００１１】この発明は上記問題点を解決するためにな
されたもので、他に悪影響を及ぼすことなく電圧発振を
抑制したＰＮ接合部を有する半導体装置を得ることを目
的とする。
されたもので、他に悪影響を及ぼすことなく電圧発振を
抑制したＰＮ接合部を有する半導体装置を得ることを目
的とする。
【００１２】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、第１の導電型の第１の半導体層
と、前記第１の半導体層上に形成される第１の導電型の
第２の半導体層とを備え、前記第２の半導体層は前記第
１の半導体層より第１の導電型の不純物濃度が低く、前
記第２の半導体層上に形成される第２の導電型の第３の
半導体層と、前記第３の半導体層の上方に形成される第
１の主電極と、前記第１の半導体層の下方に形成される
第２の主電極とをさらに備え、前記第２の半導体層と前
記第３の半導体層との界面のＰＮ接合部による逆方向の
電圧阻止能力の略１／２〜略２／３の逆方向電圧が前記
第１及び第２の主電極に印加された時に前記ＰＮ接合部
から伸びる空乏層が前記第１の半導体層に到達しない第
１の条件と、前記電圧阻止能力の略２／３を越える逆方
向電圧が前記第１及び第２の主電極に印加された時に前
記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に
到達する第２の条件とを共に満足するように、前記第２
の半導体層の膜厚を設定している。
記載の半導体装置は、第１の導電型の第１の半導体層
と、前記第１の半導体層上に形成される第１の導電型の
第２の半導体層とを備え、前記第２の半導体層は前記第
１の半導体層より第１の導電型の不純物濃度が低く、前
記第２の半導体層上に形成される第２の導電型の第３の
半導体層と、前記第３の半導体層の上方に形成される第
１の主電極と、前記第１の半導体層の下方に形成される
第２の主電極とをさらに備え、前記第２の半導体層と前
記第３の半導体層との界面のＰＮ接合部による逆方向の
電圧阻止能力の略１／２〜略２／３の逆方向電圧が前記
第１及び第２の主電極に印加された時に前記ＰＮ接合部
から伸びる空乏層が前記第１の半導体層に到達しない第
１の条件と、前記電圧阻止能力の略２／３を越える逆方
向電圧が前記第１及び第２の主電極に印加された時に前
記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に
到達する第２の条件とを共に満足するように、前記第２
の半導体層の膜厚を設定している。
【００１３】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記第１の主電極は前記第３の半
導体層上に直接形成される主電極を含み、前記第２の主
電極は前記第１の半導体層下に直接形成される主電極を
含む。
半導体装置であって、前記第１の主電極は前記第３の半
導体層上に直接形成される主電極を含み、前記第２の主
電極は前記第１の半導体層下に直接形成される主電極を
含む。
【００１４】また、請求項３の発明は、請求項１記載の
半導体装置であって、前記第１の半導体層下に形成され
る第２の導電型の第４の半導体層をさらに備え、前記第
１の主電極は前記第３の半導体層上に直接形成される主
電極を含み、前記第２の主電極は前記第４の半導体層下
に直接形成される主電極を含む。
半導体装置であって、前記第１の半導体層下に形成され
る第２の導電型の第４の半導体層をさらに備え、前記第
１の主電極は前記第３の半導体層上に直接形成される主
電極を含み、前記第２の主電極は前記第４の半導体層下
に直接形成される主電極を含む。
【００１５】また、請求項４の発明は、請求項１記載の
半導体装置であって、前記第１の半導体層下に形成され
る第２の導電型の第４の半導体層と、前記第３の半導体
層上に形成される第１の導電型の第５の半導体層とをさ
らに備え、前記第１の主電極は前記第５の半導体層上に
直接形成される主電極を含み、前記第２の主電極は前記
第４の半導体層下に直接形成される主電極を含む。
半導体装置であって、前記第１の半導体層下に形成され
る第２の導電型の第４の半導体層と、前記第３の半導体
層上に形成される第１の導電型の第５の半導体層とをさ
らに備え、前記第１の主電極は前記第５の半導体層上に
直接形成される主電極を含み、前記第２の主電極は前記
第４の半導体層下に直接形成される主電極を含む。
【００１６】また、請求項５の発明は、請求項２記載の
半導体装置であって、前記第３の半導体層は、前記第２
の半導体層の表面に選択的に形成される複数の半導体領
域を含み、前記第１の主電極は、前記複数の半導体領域
上に形成される複数の部分電極を含む。
半導体装置であって、前記第３の半導体層は、前記第２
の半導体層の表面に選択的に形成される複数の半導体領
域を含み、前記第１の主電極は、前記複数の半導体領域
上に形成される複数の部分電極を含む。
【００１７】また、請求項６の発明は、請求項２記載の
半導体装置であって、前記第２及び第３の半導体層の界
面近傍におけるライフタイムは、前記第１及び第２の半
導体層の界面近傍におけるライフタイムより短く設定さ
れる。
半導体装置であって、前記第２及び第３の半導体層の界
面近傍におけるライフタイムは、前記第１及び第２の半
導体層の界面近傍におけるライフタイムより短く設定さ
れる。
【００１８】また、請求項７の発明は、請求項１ないし
請求項６のうちいずれか１項に記載の半導体装置であっ
て、前記第２の条件は、前記電圧阻止能力と同等の逆方
向電圧が前記第１及び第２の主電極に印加された時に前
記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に
到達する条件を含む。
請求項６のうちいずれか１項に記載の半導体装置であっ
て、前記第２の条件は、前記電圧阻止能力と同等の逆方
向電圧が前記第１及び第２の主電極に印加された時に前
記ＰＮ接合部から伸びる空乏層が前記第１の半導体層に
到達する条件を含む。
【００１９】さらに、請求項８の発明は、請求項１ない
し請求項７のうちいずれか１項に記載の半導体装置であ
って、前記電圧阻止能力と同等の逆バイアス電圧設定時
に前記空乏層にかかる電界が所定の電界強度以下の実使
用レベルになる第３の条件を満足するように、前記第２
の半導体層の前記不純物濃度を設定する。
し請求項７のうちいずれか１項に記載の半導体装置であ
って、前記電圧阻止能力と同等の逆バイアス電圧設定時
に前記空乏層にかかる電界が所定の電界強度以下の実使
用レベルになる第３の条件を満足するように、前記第２
の半導体層の前記不純物濃度を設定する。
【００２０】
【発明の実施の形態】＜原理＞本発明での基本構造はＰ
層、Ｎ-層及びＮ+層の３層構造であり、例えば、後述す
る実施の形態１の構造では、図８のＰ層１０２、Ｎ-層
１０１及びＮ+層１０３がそれぞれＰ層、Ｎ-層及びＮ+
層に相当する。
層、Ｎ-層及びＮ+層の３層構造であり、例えば、後述す
る実施の形態１の構造では、図８のＰ層１０２、Ｎ-層
１０１及びＮ+層１０３がそれぞれＰ層、Ｎ-層及びＮ+
層に相当する。
【００２１】この基本構造のダイオード部（ＰＮ接合
部）に対して逆回復動作（ＰＮ接合が順方向の導通状態
から逆方向の阻止状態に切り換わるとき、逆方向の電圧
阻止能力を回復する動作）をさせた時、基本構造内に生
じる空乏層がＮ+層に到達すると抵抗成分が急激に変化
し、これがトリガとなって電圧発振を発生させる。
部）に対して逆回復動作（ＰＮ接合が順方向の導通状態
から逆方向の阻止状態に切り換わるとき、逆方向の電圧
阻止能力を回復する動作）をさせた時、基本構造内に生
じる空乏層がＮ+層に到達すると抵抗成分が急激に変化
し、これがトリガとなって電圧発振を発生させる。
【００２２】電圧発振を発生させないようにするには、
基本構造において、Ｎ-層の膜厚を厚くし、Ｐ層及びＮ-
層間のＰＮ接合部からＮ-層に拡がる空乏層がＮ+層に到
達しないように設定すれば良い。しかしながら、単純に
Ｎ-層を厚くする設定では、Ｎ-層の膜厚（ウェハ厚）が
厚くなりすぎてオン電圧の増大を招いてしまう問題点が
あった。
基本構造において、Ｎ-層の膜厚を厚くし、Ｐ層及びＮ-
層間のＰＮ接合部からＮ-層に拡がる空乏層がＮ+層に到
達しないように設定すれば良い。しかしながら、単純に
Ｎ-層を厚くする設定では、Ｎ-層の膜厚（ウェハ厚）が
厚くなりすぎてオン電圧の増大を招いてしまう問題点が
あった。
【００２３】一方、ウェハ厚を薄くしたＰＩＮ構造では
オン電圧は低いが、逆回復動作時に空乏層がＮ+層に到
達してしまい、非常に大きな電圧発振を回避することが
できなかった。
オン電圧は低いが、逆回復動作時に空乏層がＮ+層に到
達してしまい、非常に大きな電圧発振を回避することが
できなかった。
【００２４】本発明は、オン電圧の低下と電圧発振の抑
制をバランス良く図る基本構造を得ることである。そこ
で、基本構造のダイオード部に対して、電圧阻止能力の
略１／２〜略２／３の逆方向電圧印加時に、Ｐ層及びＮ
-層間のＰＮ接合部からＮ-層に拡がる空乏層がＮ+層に
到達せず、電圧阻止能力の略２／３を越える逆方向電圧
印加時に上記空乏層がＮ+層に到達するように、Ｎ-層の
膜厚を設定することを見いだした。
制をバランス良く図る基本構造を得ることである。そこ
で、基本構造のダイオード部に対して、電圧阻止能力の
略１／２〜略２／３の逆方向電圧印加時に、Ｐ層及びＮ
-層間のＰＮ接合部からＮ-層に拡がる空乏層がＮ+層に
到達せず、電圧阻止能力の略２／３を越える逆方向電圧
印加時に上記空乏層がＮ+層に到達するように、Ｎ-層の
膜厚を設定することを見いだした。
【００２５】図１は本発明の構造のＮ-層の膜厚とオン
電圧との関係を示すグラフである。同図において、本発
明により設定したＮ-層の膜厚（以下、「設定膜厚」と
略記する）を“１”としている。同図に示すように、Ｎ
-層の膜厚を設定膜厚の膜厚より厚くするとオン電圧は
上昇し、例えば、設定膜厚の２倍に設定するするとオン
電圧が０．８Ｖ程度も上昇してしまう。一方、Ｎ-層の
膜厚を設定膜厚の膜厚より薄くするとオン電圧は下降す
るが、その度合いは小さく、例えば、設定膜厚の半分に
してもオン電圧は０．１〜０．２Ｖ程度しか下降しな
い。
電圧との関係を示すグラフである。同図において、本発
明により設定したＮ-層の膜厚（以下、「設定膜厚」と
略記する）を“１”としている。同図に示すように、Ｎ
-層の膜厚を設定膜厚の膜厚より厚くするとオン電圧は
上昇し、例えば、設定膜厚の２倍に設定するするとオン
電圧が０．８Ｖ程度も上昇してしまう。一方、Ｎ-層の
膜厚を設定膜厚の膜厚より薄くするとオン電圧は下降す
るが、その度合いは小さく、例えば、設定膜厚の半分に
してもオン電圧は０．１〜０．２Ｖ程度しか下降しな
い。
【００２６】一方、電圧阻止能力の略２／３以下の逆方
向電圧の印加時には、ＰＮ接合部から拡がる空乏層がＮ
+層に到達しないため、電圧発振の大きさをほぼ“０”
に抑えることができる。
向電圧の印加時には、ＰＮ接合部から拡がる空乏層がＮ
+層に到達しないため、電圧発振の大きさをほぼ“０”
に抑えることができる。
【００２７】図２は、電圧阻止能力の略２／３を越える
逆方向電圧の印加時に空乏層がＮ+層内の拡がりの割合
と電圧発振の大きさを示すグラフである。同図に示すよ
うに、電圧阻止能力の略２／３を越える逆方向電圧が印
加されて空乏層がＮ+層に到達しＮ+層内に拡がっても、
電圧の発振の大きさが２ＫＶを大きく下回る許容範囲に
抑制できている。
逆方向電圧の印加時に空乏層がＮ+層内の拡がりの割合
と電圧発振の大きさを示すグラフである。同図に示すよ
うに、電圧阻止能力の略２／３を越える逆方向電圧が印
加されて空乏層がＮ+層に到達しＮ+層内に拡がっても、
電圧の発振の大きさが２ＫＶを大きく下回る許容範囲に
抑制できている。
【００２８】図３は逆回復動作時の逆バイアス設定例を
示す波形図である。同図に示すように、１〜２Ｖ程度の
定電圧をダイオードに与え順方向電流を流した状態か
ら、逆バイアスを与える。この際、そのピーク値は電圧
阻止能力の略２／３程度であり、定常電圧は略１／２当
たりて使用されるの一般的である。例えば、−４．５Ｋ
Ｖ（逆方向を「−」で示す）の電圧阻止能力のダイオー
ドにおいて略２／３である−３ＫＶ程度がピーク値とな
り、略１／２の−２．２５ＫＶが定常電圧となる。
示す波形図である。同図に示すように、１〜２Ｖ程度の
定電圧をダイオードに与え順方向電流を流した状態か
ら、逆バイアスを与える。この際、そのピーク値は電圧
阻止能力の略２／３程度であり、定常電圧は略１／２当
たりて使用されるの一般的である。例えば、−４．５Ｋ
Ｖ（逆方向を「−」で示す）の電圧阻止能力のダイオー
ドにおいて略２／３である−３ＫＶ程度がピーク値とな
り、略１／２の−２．２５ＫＶが定常電圧となる。
【００２９】そのような状況を加味して、前述したよう
に、本発明では、基本構造のダイオード部に対して、電
圧阻止能力の略１／２〜略２／３の逆方向電圧印加時に
Ｎ-層に拡がる空乏層がＮ+層に到達しない第１の条件
と、電圧阻止能力の略２／３を越える逆方向電圧印加時
に上記空乏層がＮ+層に到達する第２の条件とを共に満
足するように、Ｎ-層の膜厚を設定することにした。
に、本発明では、基本構造のダイオード部に対して、電
圧阻止能力の略１／２〜略２／３の逆方向電圧印加時に
Ｎ-層に拡がる空乏層がＮ+層に到達しない第１の条件
と、電圧阻止能力の略２／３を越える逆方向電圧印加時
に上記空乏層がＮ+層に到達する第２の条件とを共に満
足するように、Ｎ-層の膜厚を設定することにした。
【００３０】前述したように、逆回復動作時には電圧阻
止能力の略１／２〜略２／３の逆バイアスが設定される
ため、Ｎ-層の膜厚は第１の条件を満足しておりこの期
間においてＮ-層に拡がる空乏層がＮ+層に到達すること
はないため、上述したように電圧振動を効果的に抑制す
ることができる。
止能力の略１／２〜略２／３の逆バイアスが設定される
ため、Ｎ-層の膜厚は第１の条件を満足しておりこの期
間においてＮ-層に拡がる空乏層がＮ+層に到達すること
はないため、上述したように電圧振動を効果的に抑制す
ることができる。
【００３１】そして、Ｎ-層の膜厚は第２の条件を満足
するレベルに薄く設定されているため、オン電圧も適度
なレベルで低く設定することができる。
するレベルに薄く設定されているため、オン電圧も適度
なレベルで低く設定することができる。
【００３２】さらに、実使用に耐えるべく、電圧阻止能
力の１／１程度の逆バイアス電圧設定時に空乏層にかか
る電界がシリコン最大電界強度（シリコンが耐えうる電
界強度の最大値）以下の実使用レベルになる第３の条件
を満足するように、Ｎ-層の不純物濃度（比抵抗）を設
定する。
力の１／１程度の逆バイアス電圧設定時に空乏層にかか
る電界がシリコン最大電界強度（シリコンが耐えうる電
界強度の最大値）以下の実使用レベルになる第３の条件
を満足するように、Ｎ-層の不純物濃度（比抵抗）を設
定する。
【００３３】なお、Ｎ-層の不純分濃度は空乏層の伸び
に関連するため、実際には、第１〜第３の条件の相互関
連を考慮してＮ-層の不純物濃度と膜厚とを決定するこ
とになる。
に関連するため、実際には、第１〜第３の条件の相互関
連を考慮してＮ-層の不純物濃度と膜厚とを決定するこ
とになる。
【００３４】図４は本発明の構造を特徴を示す説明図で
ある。図４に示すように、本発明は、Ｐ層１０２、Ｎ-
層１０１及びＮ+層１０３の３層構造を基本構造として
おり、電圧阻止能力の略１／２〜略２／３の逆方向電圧
印加時にＮ-層１０１とＰ層１０２とのＰＮ接合部から
生じる空乏層がＮ+層１０３に到達せずＬ１で示す電界
分布となり、電圧阻止能力の略２／３を越える逆方向電
圧印加時に上記空乏層がＮ+層１０３に到達し、Ｌ２で
示す電界分布となる。
ある。図４に示すように、本発明は、Ｐ層１０２、Ｎ-
層１０１及びＮ+層１０３の３層構造を基本構造として
おり、電圧阻止能力の略１／２〜略２／３の逆方向電圧
印加時にＮ-層１０１とＰ層１０２とのＰＮ接合部から
生じる空乏層がＮ+層１０３に到達せずＬ１で示す電界
分布となり、電圧阻止能力の略２／３を越える逆方向電
圧印加時に上記空乏層がＮ+層１０３に到達し、Ｌ２で
示す電界分布となる。
【００３５】図５は図１３で示した従来のＰＩＮ構造の
ダイオードの特徴を示す説明図である。同図に示すよう
に、ＰＩＮ構造は、Ｐ層６０２、Ｎ-層６０１及びＮ+層
６０３の３層構造を基本構造としており、電圧阻止能力
の略１／２〜略２／３の逆方向電圧印加時にＮ-層６０
１とＰ層６０２とのＰＮ接合部で生じる空乏層、及び電
圧阻止能力の略２／３を越える逆方向電圧印加時に上記
ＰＮ接合部で生じる空乏層が共にＮ+層６０３に到達す
る。なお、前者の場合の電界分布をＬ１１に、後者の場
合の電界分布をＬ１２に示す。
ダイオードの特徴を示す説明図である。同図に示すよう
に、ＰＩＮ構造は、Ｐ層６０２、Ｎ-層６０１及びＮ+層
６０３の３層構造を基本構造としており、電圧阻止能力
の略１／２〜略２／３の逆方向電圧印加時にＮ-層６０
１とＰ層６０２とのＰＮ接合部で生じる空乏層、及び電
圧阻止能力の略２／３を越える逆方向電圧印加時に上記
ＰＮ接合部で生じる空乏層が共にＮ+層６０３に到達す
る。なお、前者の場合の電界分布をＬ１１に、後者の場
合の電界分布をＬ１２に示す。
【００３６】図６は単純なＰＮ接合構造のダイオードの
特徴を示す説明図である。同図に示すように、単純ＰＮ
接合構造は、Ｐ層７０２及びＮ-層７０１の２層構造を
基本構造としており、電圧阻止能力の略１／２〜略２／
３の逆方向電圧印加時にＮ-層６０１とＰ層６０２との
ＰＮ接合部で生じる空乏層、及び電圧阻止能力の略２／
３を越える逆方向電圧印加時に生じる上記空乏層は共に
Ｎ+層６３に到達しない。なお、前者の場合の電界分布
をＬ２１に、後者の場合の電界分布をＬ２２に示す。
特徴を示す説明図である。同図に示すように、単純ＰＮ
接合構造は、Ｐ層７０２及びＮ-層７０１の２層構造を
基本構造としており、電圧阻止能力の略１／２〜略２／
３の逆方向電圧印加時にＮ-層６０１とＰ層６０２との
ＰＮ接合部で生じる空乏層、及び電圧阻止能力の略２／
３を越える逆方向電圧印加時に生じる上記空乏層は共に
Ｎ+層６３に到達しない。なお、前者の場合の電界分布
をＬ２１に、後者の場合の電界分布をＬ２２に示す。
【００３７】したがって、Ｎ-層の膜厚以外の条件を同
一とし、ＰＩＮ構造のＮ-層６０１の膜厚をＡμｍと仮
定した場合、Ｎ-層１０１層の膜厚は（Ａ＋α（＞
０））μｍとなり、Ｎ-層７０１の膜厚は（Ａ＋β（＞
α））μｍとなる。
一とし、ＰＩＮ構造のＮ-層６０１の膜厚をＡμｍと仮
定した場合、Ｎ-層１０１層の膜厚は（Ａ＋α（＞
０））μｍとなり、Ｎ-層７０１の膜厚は（Ａ＋β（＞
α））μｍとなる。
【００３８】図７は本発明の構造、ＰＩＮ構造、及びＰ
Ｎ接合構造それぞれのオン電圧及び電圧発振の割合を示
すグラフである。同図のオン電圧曲線Ｌ３及び電圧発振
曲線Ｌ４に示すように、本発明の構造は、従来のＰＩＮ
構造やＰＮ接合構造にくらべ、オン電圧の低下及び電圧
発振の抑制をバランス良く達成することができる。
Ｎ接合構造それぞれのオン電圧及び電圧発振の割合を示
すグラフである。同図のオン電圧曲線Ｌ３及び電圧発振
曲線Ｌ４に示すように、本発明の構造は、従来のＰＩＮ
構造やＰＮ接合構造にくらべ、オン電圧の低下及び電圧
発振の抑制をバランス良く達成することができる。
【００３９】なお、第２の条件の電圧阻止能力の略２／
３を越える電圧としては、電圧阻止能力と同等の電圧を
採用することが、現実的な設計を考えると望ましいた
め、以下で述べる実施の形態では電圧阻止能力と同等の
電圧を第２の条件用の逆方向電圧として採用している。
３を越える電圧としては、電圧阻止能力と同等の電圧を
採用することが、現実的な設計を考えると望ましいた
め、以下で述べる実施の形態では電圧阻止能力と同等の
電圧を第２の条件用の逆方向電圧として採用している。
【００４０】＜実施の形態１＞図８はこの発明の実施の
形態１である半導体装置の構造を示す断面図である。同
図に示すように、Ｎ+層１０３層上にシリコン等の半導
体基板であるＮ-層１０１が形成され、Ｎ-層１０１上に
Ｐ層１０２が形成されており、Ｎ+層１０３はＮ -層１０
１に比べ不純物濃度が高い。
形態１である半導体装置の構造を示す断面図である。同
図に示すように、Ｎ+層１０３層上にシリコン等の半導
体基板であるＮ-層１０１が形成され、Ｎ-層１０１上に
Ｐ層１０２が形成されており、Ｎ+層１０３はＮ -層１０
１に比べ不純物濃度が高い。
【００４１】Ｐ層１０２上には電気抵抗の小さい金属か
らなるアノード電極１０４が形成され、Ｎ+層１０３下
には、アノード電極１０４と同様に電気抵抗の小さい金
属からなるカソード電極１０５が形成される。
らなるアノード電極１０４が形成され、Ｎ+層１０３下
には、アノード電極１０４と同様に電気抵抗の小さい金
属からなるカソード電極１０５が形成される。
【００４２】このように実施の形態１の半導体装置は、
Ｐ層１０２、（Ｎ-層１０１，Ｎ+層１０３）からなるダ
イオードを構成している。
Ｐ層１０２、（Ｎ-層１０１，Ｎ+層１０３）からなるダ
イオードを構成している。
【００４３】この際、前述したように、このダイオード
のＰＮ接合部の電圧阻止能力の略１／２〜略２／３の逆
方向電圧印加時にＮ-層１０１とＰ層１０２とのＰＮ接
合部からＮ-層１０１に拡がる空乏層がＮ+層１０３に到
達しない第１の条件と、電圧阻止能力の略１／１の逆方
向電圧印加時に上記空乏層がＮ+層１０３に到達する第
２の条件を共に満足するように、Ｎ-層１０１の膜厚を
設定している。
のＰＮ接合部の電圧阻止能力の略１／２〜略２／３の逆
方向電圧印加時にＮ-層１０１とＰ層１０２とのＰＮ接
合部からＮ-層１０１に拡がる空乏層がＮ+層１０３に到
達しない第１の条件と、電圧阻止能力の略１／１の逆方
向電圧印加時に上記空乏層がＮ+層１０３に到達する第
２の条件を共に満足するように、Ｎ-層１０１の膜厚を
設定している。
【００４４】さらに、電圧阻止能力の１／１程度の逆バ
イアス電圧設定時に空乏層にかかる電界がシリコン最大
電界強度以下になるように、Ｎ-層１０１の不純物濃度
（比抵抗）を設定している。
イアス電圧設定時に空乏層にかかる電界がシリコン最大
電界強度以下になるように、Ｎ-層１０１の不純物濃度
（比抵抗）を設定している。
【００４５】このような構造の実施の形態１によって、
オン電圧の低下及び電圧発振の低下をバランス良く達成
することができるダイオードを得ることができる。
オン電圧の低下及び電圧発振の低下をバランス良く達成
することができるダイオードを得ることができる。
【００４６】なお、実施の形態１の実例として、Ｐ層１
０２の不純物濃度が５．０×１０23atom／ｍ3、Ｎ-層１
０１の不純物濃度が２．１×１０19atom／ｍ3（比抵抗
２．２Ω・ｍ）、Ｎ+層１０３の不純物濃度が１．０×
１０20atom／ｍ3のとき、ウェハ厚であるＮ-層１０１の
膜厚が６００μｍ、Ｐ層１０２の膜厚９０μｍ、Ｎ+層
１０３の膜厚が４０μｍの構成が考えられ、このとき、
電圧阻止能力は約４．５ＫＶを呈する。
０２の不純物濃度が５．０×１０23atom／ｍ3、Ｎ-層１
０１の不純物濃度が２．１×１０19atom／ｍ3（比抵抗
２．２Ω・ｍ）、Ｎ+層１０３の不純物濃度が１．０×
１０20atom／ｍ3のとき、ウェハ厚であるＮ-層１０１の
膜厚が６００μｍ、Ｐ層１０２の膜厚９０μｍ、Ｎ+層
１０３の膜厚が４０μｍの構成が考えられ、このとき、
電圧阻止能力は約４．５ＫＶを呈する。
【００４７】＜実施の形態２＞図９はこの発明の実施の
形態２である半導体装置の構造を示す断面図である。同
図に示すように、Ｎ+層１０３とカソード電極１０５と
の間にＰ層１０６が介挿されている。他の構造は全て図
８で示した実施の形態１と同様であるため、説明を省略
する。
形態２である半導体装置の構造を示す断面図である。同
図に示すように、Ｎ+層１０３とカソード電極１０５と
の間にＰ層１０６が介挿されている。他の構造は全て図
８で示した実施の形態１と同様であるため、説明を省略
する。
【００４８】このように実施の形態２の半導体装置は、
Ｐ層１０２、（Ｎ-層１０１，Ｎ+層１０３）及びＰ層１
０６からなるＰＮＰバイポーラトランジスタを構成して
いる。このような構造の実施の形態２のバイポーラトラ
ンジスタは、オン電圧の低下及び電圧発振の低下をバラ
ンス良く達成することができる。
Ｐ層１０２、（Ｎ-層１０１，Ｎ+層１０３）及びＰ層１
０６からなるＰＮＰバイポーラトランジスタを構成して
いる。このような構造の実施の形態２のバイポーラトラ
ンジスタは、オン電圧の低下及び電圧発振の低下をバラ
ンス良く達成することができる。
【００４９】＜実施の形態３＞図１０はこの発明の実施
の形態３である半導体装置の構造を示す断面図である。
同図に示すように、Ｐ層１０２とアノード電極１０４と
の間にＮ層１０７が介挿されている。他の構造は全て図
９で示した実施の形態２と同様であるため、説明を省略
する。
の形態３である半導体装置の構造を示す断面図である。
同図に示すように、Ｐ層１０２とアノード電極１０４と
の間にＮ層１０７が介挿されている。他の構造は全て図
９で示した実施の形態２と同様であるため、説明を省略
する。
【００５０】このように、実施の形態３の半導体装置
は、Ｎ層１０７、Ｐ層１０２、（Ｎ-層１０１，Ｎ+層１
０３）及びＰ層１０６からなるＮＰＮＰサイリスタを構
成している。このような構造の実施の形態３のサイリス
タはオン電圧の低下及び電圧発振の低下をバランス良く
達成することができる。
は、Ｎ層１０７、Ｐ層１０２、（Ｎ-層１０１，Ｎ+層１
０３）及びＰ層１０６からなるＮＰＮＰサイリスタを構
成している。このような構造の実施の形態３のサイリス
タはオン電圧の低下及び電圧発振の低下をバランス良く
達成することができる。
【００５１】＜実施の形態４＞図１１はこの発明の実施
の形態４である半導体装置の構造を示す断面図である。
同図に示すように、図８で示した実施の形態１のＰ層１
０２の代わりに複数のＰ領域１０８がＮ-層１０１の表
面に選択的に形成されている。そして、複数のＰ領域１
０８上それぞれに部分アノード電極１０９が形成されて
いる。他の構造は全て図８で示した実施の形態２と同様
であるため、説明を省略する。
の形態４である半導体装置の構造を示す断面図である。
同図に示すように、図８で示した実施の形態１のＰ層１
０２の代わりに複数のＰ領域１０８がＮ-層１０１の表
面に選択的に形成されている。そして、複数のＰ領域１
０８上それぞれに部分アノード電極１０９が形成されて
いる。他の構造は全て図８で示した実施の形態２と同様
であるため、説明を省略する。
【００５２】このような構造の実施の形態４によって、
複数のＰ領域１０８それぞれの側面分にもＮ-層１０１
とによってＰＮ接合部を形成することができるため、実
施の形態１以上に耐圧の向上を図ったダイオードを得る
ことができる。
複数のＰ領域１０８それぞれの側面分にもＮ-層１０１
とによってＰＮ接合部を形成することができるため、実
施の形態１以上に耐圧の向上を図ったダイオードを得る
ことができる。
【００５３】＜実施の形態５＞図１２はこの発明の実施
の形態５である半導体装置の構造を示す断面図である。
実施の形態５の構造はほぼ図８で示した実施の形態１の
構造と等価である。しかしながら、Ｎ-層１０１とＮ+層
１０３との接合近傍のライフタイムより、Ｐ層１０２と
Ｎ-層１０１との接合近傍のライフタイムの方が短くな
るように制御されている点が異なる。
の形態５である半導体装置の構造を示す断面図である。
実施の形態５の構造はほぼ図８で示した実施の形態１の
構造と等価である。しかしながら、Ｎ-層１０１とＮ+層
１０３との接合近傍のライフタイムより、Ｐ層１０２と
Ｎ-層１０１との接合近傍のライフタイムの方が短くな
るように制御されている点が異なる。
【００５４】このような構造の実施の形態５は、Ｎ-層
１０１とＰ層１０２とのＰＮ接合部近傍のライフタイム
が短く設定されるため、Ｎ-層１０１とＰ層１０２との
ＰＮ接合部からＮ-層１０１に拡がる空乏層の伸びが抑
制され、他の条件を同一と仮定すると実施の形態１以上
にＮ-層１０１の膜厚を薄くしても、上記第１〜第３の
条件を満足することができる。
１０１とＰ層１０２とのＰＮ接合部近傍のライフタイム
が短く設定されるため、Ｎ-層１０１とＰ層１０２との
ＰＮ接合部からＮ-層１０１に拡がる空乏層の伸びが抑
制され、他の条件を同一と仮定すると実施の形態１以上
にＮ-層１０１の膜厚を薄くしても、上記第１〜第３の
条件を満足することができる。
【００５５】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の第２の半導体層の膜厚は、
上記第１の条件を満足するように設定されているため、
逆回復動作において一般的に使用される電圧阻止能力の
略１／２〜２／３の逆方向電圧の印加時に、上記空乏層
が第１の半導体層に達することにより生ずる電圧発振を
確実に抑制することができる。
請求項１記載の半導体装置の第２の半導体層の膜厚は、
上記第１の条件を満足するように設定されているため、
逆回復動作において一般的に使用される電圧阻止能力の
略１／２〜２／３の逆方向電圧の印加時に、上記空乏層
が第１の半導体層に達することにより生ずる電圧発振を
確実に抑制することができる。
【００５６】加えて、第２の半導体層の膜厚は、上記第
２の条件を満足する厚みに設定されているため、オン電
圧を適切なレベルで低く維持することができる。
２の条件を満足する厚みに設定されているため、オン電
圧を適切なレベルで低く維持することができる。
【００５７】その結果、オン電圧の低下及び電圧発振の
抑制をバランス良く達成することができる。
抑制をバランス良く達成することができる。
【００５８】請求項２記載の半導体装置によって、オン
電圧の低下及び電圧発振の抑制をバランス良く達成する
ダイオードを得ることにができる。
電圧の低下及び電圧発振の抑制をバランス良く達成する
ダイオードを得ることにができる。
【００５９】請求項３記載の半導体装置によって、オン
電圧の低下及び電圧発振の抑制をバランス良く達成する
トランジスタを得ることにができる。
電圧の低下及び電圧発振の抑制をバランス良く達成する
トランジスタを得ることにができる。
【００６０】請求項４記載の半導体装置によって、オン
電圧の低下及び電圧発振の抑制をバランス良く達成する
サイリスタを得ることにができる。
電圧の低下及び電圧発振の抑制をバランス良く達成する
サイリスタを得ることにができる。
【００６１】請求項５記載の半導体装置における複数の
半導体領域は、それぞれの側面分にも第１の半導体層と
によってＰＮ接合部を形成することができるため、耐圧
の向上を図ったダイオードを得ることができる。
半導体領域は、それぞれの側面分にも第１の半導体層と
によってＰＮ接合部を形成することができるため、耐圧
の向上を図ったダイオードを得ることができる。
【００６２】請求項６記載の半導体装置は、第２及び第
３の界面近傍（ＰＮ接合部近傍）のライフタイムを短く
設定することにより、上記ＰＮ接合部から拡がる空乏層
の伸びが抑制されるため、より薄い膜厚の第２の半導体
層を得ることができる。
３の界面近傍（ＰＮ接合部近傍）のライフタイムを短く
設定することにより、上記ＰＮ接合部から拡がる空乏層
の伸びが抑制されるため、より薄い膜厚の第２の半導体
層を得ることができる。
【００６３】請求項７記載の半導体装置は、第２の条件
用の逆方向電圧として電圧阻止能力と同等の電圧を用い
るため、現実的な設計に即した構造となる。
用の逆方向電圧として電圧阻止能力と同等の電圧を用い
るため、現実的な設計に即した構造となる。
【００６４】請求項８記載の半導体装置は、電圧阻止能
力に相当する逆バイアス電圧設定時に空乏層にかかる電
界が所定の電界強度以下の実使用レベルになるように、
第２の半導体層の不純物濃度を設定するため、実動作に
支障は来さない。
力に相当する逆バイアス電圧設定時に空乏層にかかる電
界が所定の電界強度以下の実使用レベルになるように、
第２の半導体層の不純物濃度を設定するため、実動作に
支障は来さない。
【図１】 本発明の構造のＮ-層の膜厚とオン電圧との
関係を示すグラフである。
関係を示すグラフである。
【図２】 電圧阻止能力の２／３を越える逆方向電圧の
印加時に、空乏層のＮ-層内の拡がりの割合と電圧発振
の大きさを示すグラフである。
印加時に、空乏層のＮ-層内の拡がりの割合と電圧発振
の大きさを示すグラフである。
【図３】 ダイオードの逆回復動作時の逆バイアス電圧
変化を示す波形図である。
変化を示す波形図である。
【図４】 本発明の構造を特徴を示す説明図である。
【図５】 従来のＰＩＮ構造のダイオードの特徴を示す
説明図である。
説明図である。
【図６】 ＰＮ接合構造のダイオードの特徴を示す説明
図である。
図である。
【図７】 本発明の構造、ＰＩＮ構造、及びＰＮ接合構
造それぞれのオン電圧及び電圧発振の割合を示すグラフ
である。
造それぞれのオン電圧及び電圧発振の割合を示すグラフ
である。
【図８】 この発明の実施の形態１である半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図９】 この発明の実施の形態２である半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図１０】 この発明の実施の形態３である半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図１１】 この発明の実施の形態４である半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図１２】 この発明の実施の形態５である半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図１３】 従来の一般的なダイオードの断面構造を示
す断面図である。
す断面図である。
１０１ Ｎ-層、１０２，１０６ Ｐ層、１０３ Ｎ
+層、１０４ アノード電極、１０５ カソード電極、
１０７ Ｎ層、１０８ Ｐ領域、１０９ 部分アノード
電極。
+層、１０４ アノード電極、１０５ カソード電極、
１０７ Ｎ層、１０８ Ｐ領域、１０９ 部分アノード
電極。
Claims (8)
- 【請求項１】 第１の導電型の第１の半導体層と、 前記第１の半導体層上に形成される第１の導電型の第２
の半導体層とを備え、前記第２の半導体層は前記第１の
半導体層より第１の導電型の不純物濃度が低く、 前記第２の半導体層上に形成される第２の導電型の第３
の半導体層と、 前記第３の半導体層の上方に形成される第１の主電極
と、 前記第１の半導体層の下方に形成される第２の主電極と
をさらに備え、 前記第２の半導体層と前記第３の半導体層との界面のＰ
Ｎ接合部による逆方向の電圧阻止能力の略１／２〜略２
／３の逆方向電圧が前記第１及び第２の主電極に印加さ
れた時に前記ＰＮ接合部から伸びる空乏層が前記第１の
半導体層に到達しない第１の条件と、前記電圧阻止能力
の略２／３を越える逆方向電圧が前記第１及び第２の主
電極に印加された時に前記ＰＮ接合部から伸びる空乏層
が前記第１の半導体層に到達する第２の条件とを共に満
足するように、前記第２の半導体層の膜厚を設定したこ
とを特徴とする、半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記第１の主電極は前記第３の半導体層上に直接形成さ
れる主電極を含み、 前記第２の主電極は前記第１の半導体層下に直接形成さ
れる主電極を含む、半導体装置。 - 【請求項３】 請求項１記載の半導体装置であって、 前記第１の半導体層下に形成される第２の導電型の第４
の半導体層をさらに備え、 前記第１の主電極は前記第３の半導体層上に直接形成さ
れる主電極を含み、 前記第２の主電極は前記第４の半導体層下に直接形成さ
れる主電極を含む、半導体装置。 - 【請求項４】 請求項１記載の半導体装置であって、 前記第１の半導体層下に形成される第２の導電型の第４
の半導体層と、 前記第３の半導体層上に形成される第１の導電型の第５
の半導体層とをさらに備え、 前記第１の主電極は前記第５の半導体層上に直接形成さ
れる主電極を含み、 前記第２の主電極は前記第４の半導体層下に直接形成さ
れる主電極を含む、半導体装置。 - 【請求項５】 請求項２記載の半導体装置であって、 前記第３の半導体層は、前記第２の半導体層の表面に選
択的に形成される複数の半導体領域を含み、 前記第１の主電極は、前記複数の半導体領域上に形成さ
れる複数の部分電極を含む、半導体装置。 - 【請求項６】 請求項２記載の半導体装置であって、 前記第２及び第３の半導体層の界面近傍におけるライフ
タイムは、前記第１及び第２の半導体層の界面近傍にお
けるライフタイムより短く設定される、半導体装置。 - 【請求項７】 請求項１ないし請求項６のうちいずれか
１項に記載の半導体装置であって、 前記第２の条件は、前記電圧阻止能力と同等の逆方向電
圧が前記第１及び第２の主電極に印加された時に前記Ｐ
Ｎ接合部から伸びる空乏層が前記第１の半導体層に到達
する条件を含む、半導体装置。 - 【請求項８】 請求項１ないし請求項７のうちいずれか
１項に記載の半導体装置であって、 前記電圧阻止能力と同等の逆バイアス電圧設定時に前記
空乏層にかかる電界が所定の電界強度以下の実使用レベ
ルになる第３の条件を満足するように、前記第２の半導
体層の前記不純物濃度を設定する、半導体装置。
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2000
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| Publication number | Priority date | Publication date | Assignee | Title |
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