JP2001167040A - 記憶サブシステム及び記憶制御装置 - Google Patents

記憶サブシステム及び記憶制御装置

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JP2001167040A
JP2001167040A JP35380699A JP35380699A JP2001167040A JP 2001167040 A JP2001167040 A JP 2001167040A JP 35380699 A JP35380699 A JP 35380699A JP 35380699 A JP35380699 A JP 35380699A JP 2001167040 A JP2001167040 A JP 2001167040A
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control
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信一 中山
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Abstract

(57)【要約】 【課題】 記憶制御装置の性能向上、特にファイバチャ
ネルのもつ高速データ転送を生かすような高性能をもつ
とともに、信頼性の向上を図る。また複数種類のインタ
フェースをもつホストコンピュータを接続可能とする。 【解決手段】 ループ１３３はファイバチャネルインタ
フェースをもつ共通のループ伝送路である。ＨＩＦＣ１
０３，１０４，１０５は、各々インタフェースの異なる
ホストコンピュータ１００，１０１，１０２と接続し、
必要に応じファイバチャネルインタフェースとの間の変
換機能を有する。制御プロセッサ１１４〜１１７は、Ｈ
ＩＦＣ１０３〜１０５によって共有されるプロセッサで
ある。制御プロセッサ１１４〜１１７は、各々ＦＣＡＬ
管理情報１１３を参照し、ループ１３３を流れるフレー
ムのうち設定されたアドレスをもつフレームを取り込
み、設定されたＬＵＮ範囲の入出力要求の処理をする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、上位側でホストコ
ンピュータと接続する記憶サブシステム及び記憶制御装
置に係わり、特に処理性能及び信頼性の向上を図る記憶
サブシステム及び記憶制御装置に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの大規模
化、データ処理の高速化、２４時間あるいは３６５日無
停止運転の必要性、データ転送インタフェースの高速化
などに伴い、記憶制御装置に対して性能、信頼性、可用
性の向上が強く要求されている。性能向上を目的とする
記憶制御装置の例として、記憶制御装置内に内部ネット
ワークを備えることにより性能向上を図ることを目的と
する特開平１１-７３５９号公報に開示される技術があ
る。
【０００３】また記憶制御装置に接続するホストコンピ
ュータとの間のインタフェースについて着眼すると、図
８に示すように複数種類のインタフェースをもつホスト
コンピュータを接続する必要が生じている。記憶制御装
置内のホストインタフェース部は、ホストインタフェー
スごとに設けられ、その制御プロセッサは、ホストコン
ピュータから受け取った入出力コマンドを解析し、信号
線を介してキャッシュメモリ２１５との間でデータ転送
を行う。例えば特開平９−３２５９０５号公報はこのよ
うな記憶制御装置を開示する。
【０００４】さらに近年、性能及び可用性を向上させる
ために、ホストコンピュータと記憶制御装置との間のイ
ンタフェースをＳＣＳＩ(Small Computer System Inter
face)からファイバチャネルインタフェースに置き換え
た公知技術が知られている。例えば特開平１０-３３３
８３９号公報は、記憶制御装置とホストコンピュータ間
をファイバチャネルインタフェースによって接続する技
術を開示する。これはファイバチャネルインタフェース
を有するホストコンピュータ専用の記憶制御装置であ
る。
【０００５】
【発明が解決しようとする課題】上記の特開平１１−７
３５９号公報および特開平９−３２５９０５号公報に開
示される技術は、ホストコンピュータから受け取った入
出力要求を一つの制御プロセッサが処理するため、制御
プロセッサの性能によって記憶制御装置全体の性能が押
さえられるという問題がある。また制御プロセッサの障
害によって関連するホストコンピュータから記憶制御装
置が使用できなくなるという問題がある。特に昨今のフ
ァイバチャネルは１００ＭＢ／Ｓという高速データ転送
が可能であるため、制御プロセッサの処理性能がネック
となってファイバチャネルのもつデータ転送速度を充分
生かせない。
【０００６】さらに特開平１０-３３３８３９号公報に
開示された技術はファイバチャネルインタフェース専用
の記憶制御装置であるため、ＳＣＳＩインタフェースを
有するホストコンピュータを接続することができない。
【０００７】本発明の目的は、記憶制御装置の性能向
上、特にファイバチャネルのもつ高速データ転送を生か
すような高性能をもつとともに、信頼性、可用性の高い
記憶サブシステム及び記憶制御装置を提供することにあ
る。
【０００８】本発明の他の目的は、複数種類のインタフ
ェースをもつホストコンピュータを接続可能な記憶サブ
システム及び記憶制御装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、上位外部から
受け取った入出力要求に応じて下位側の記憶媒体の駆動
装置との間で入出力データの転送を制御する記憶サブシ
ステムにおいて、この記憶サブシステムは、上位外部と
のインタフェースに応じて入出力要求を受け取る少なく
とも１台の外部インタフェースコントローラと、入出力
要求の処理をする少なくとも１台の制御プロセッサと、
外部インタフェースコントローラと制御プロセッサとの
間に介在し、両者間の情報伝送の伝送路となるファイバ
チャネルインタフェースのループとを有する記憶サブシ
ステムを特徴とする。またこのような記憶制御装置を特
徴とする。
【００１０】また本発明は、上位外部とのインタフェー
スがファイバチャネルインタフェースであるような外部
インタフェースコントローラ、およびファイバチャネル
インタフェースと異なる上位外部とのインタフェースと
ファイバチャネルインタフェースとの間のインタフェー
ス変換機能を有する外部インタフェースコントローラを
設けた記憶サブシステム及び記憶制御装置を特徴とす
る。
【００１１】
【発明の実施の形態】以下、本発明の実施形態について
図面により詳細に説明する。
【００１２】図１は、本発明の一実施形態を示すディス
クサブシステムを含むシステムの構成図である。ディス
ク制御装置１０７は、上位外部側で、ホストコンピュー
タ１００，１０１及び１０２と接続する。ホストコンピ
ュータ１０１は、メインフレーム系のコンピュータであ
り、メインフレーム系チャネルを介してディスク制御装
置１０７と接続する。ホストコンピュータ１００は、オ
ープンシステム系のホストコンピュータであり、ファイ
バチャネルインタフェースを介してディスク制御装置１
０７と接続する。ホストコンピュータ１０２は、オープ
ンシステム系のコンピュータであり、ＳＣＳＩ(Small C
omputer System Interface)を介してディスク制御装置
１０７と接続する。ディスク制御装置１０７は、下位外
部側でファイバチャネルインタフェースのループ１２５
及び１２６を介してドライブ１２７，１２８，１２９及
び１３０と接続する。
【００１３】ホストインタフェースコントローラ（ＨＩ
ＦＣ）１０３，１０４及び１０５は、それぞれホストコ
ンピュータ１００，１０１及び１０２と接続し、また他
方でファイバチャネルインタフェースに準拠するループ
１３３と接続する。制御プロセッサ１１４，１１５，１
１６及び１１７は、一方でループ１３３と接続し、また
他方で共通バス１１８と接続する。共通バス１１８に
は、制御プロセッサ１１４〜１１７のほかに共通制御メ
モリ１１２、キャッシュメモリ１２２、制御プロセッサ
１１９及び１２０が接続される。制御プロセッサ１１９
および１２０は、それぞれファイバチャネル１４１を介
してドライブインタフェースコントローラ（ＤＩＦＣ）
１２３及び１２４と接続する。ＤＩＦＣ１２３および１
２４は、それぞれループ１２５及び１２６を介してドラ
イブ１２７，１２８，１２９及び１３０と接続する。制
御プロセッサ１１４，１１５，１１６及び１１７は、信
号線１３２を介してサービスプロセッサ１３１と接続す
る。
【００１４】ＨＩＦＣ１０３は、上位外部との間のイン
タフェースコントローラであり、ホストコンピュータ１
００からフレームの形式で受け取った入出力コマンド、
データ及び制御情報をそのままの形式でループ１３３を
介して制御プロセッサ１１４〜１１７のいずれかへ転送
する。またループ１３３を介して制御プロセッサ１１４
〜１１７からフレームの形式で受け取ったデータ及び制
御情報をそのままホストコンピュータ１００へ転送す
る。ＨＩＦＣ１０４は、ホストコンピュータ１０１から
受け取ったチャネルコマンド、データ及び制御情報をフ
ァイバチャネルのフレーム形式に変換し、ループ１３３
を介して制御プロセッサ１１４〜１１７のいずれかへ転
送する。また制御プロセッサ１１４〜１１７からフレー
ムの形式で受け取ったデータ及び制御情報をメインフレ
ーム系のチャネルインタフェースに従うデータ形式に変
換してホストコンピュータ１０１へ転送する。ＨＩＦＣ
１０５は、ホストコンピュータ１０２から受け取った入
出力コマンド、データ及び制御情報をファイバチャネル
のフレーム形式に変換し、ループ１３３を介して制御プ
ロセッサ１１４〜１１７のいずれかへ転送する。また制
御プロセッサ１１４〜１１７からフレームの形式で受け
取ったデータ及び制御情報をＳＣＳＩに従うデータ形式
に変換してホストコンピュータ１０２へ転送する。１台
のＨＩＦＣ１０３，１０４又は１０５にそれぞれ複数台
のホストコンピュータ１００，１０１及び１０２を接続
することも可能である。
【００１５】キャッシュメモリ１２２は、共通バス１１
８のバスインタフェースを介してすべての制御プロセッ
サ１１４〜１１７，１１９及び１２０からアクセス可能
なメモリであり、ホストコンピュータ１００〜１０２か
ら送られたデータ及びドライブ１２７〜１３０から読み
出したデータを一時的に格納するために用いられる。キ
ャッシュメモリ１２２上のデータは、キャッシュスロッ
トと呼ばれるデータ管理単位に分割されている。
【００１６】共通制御メモリ１１２は、共通バス１１８
を介してすべての制御プロセッサ１１４〜１１７，１１
９及び１２０からアクセス可能な共通メモリであり、制
御プロセッサ間の通信のための領域、キャッシュスロッ
ト管理テーブルなどのほかに、制御プロセッサ１１４〜
１１７の各々がループ１３３を介して取り込むべきフレ
ームを設定するＦＣＡＬ(Fibre Channel Arbitrated Lo
op)管理情報１１３を格納する。
【００１７】制御プロセッサ１１４〜１１７の各々は、
共通制御メモリ１１２上のＦＣＡＬ管理情報１１３を参
照し、ループ１３３上を流れるフレームのうち設定され
たアドレスをもつフレームを取り込み、入出力コマンド
によって指定された入出力要求を実行する。すなわちリ
ードコマンドの場合には、キャッシュメモリ１２２上に
要求されたデータがあれば読み出して、ループ１３３及
びＨＩＦＣ１０３〜１０５のいずれかを介して要求元の
ホストコンピュータへ送信する。キャッシュメモリ１２
２上に要求されたデータがなければ、制御プロセッサ１
１９及び１２０に対して入出力要求を通知する。またラ
イトコマンドの場合には、書き込みデータをキャッシュ
メモリ１２２上のキャッシュスロットに書き込み、制御
プロセッサ１１９及び１２０に対して入出力要求を通知
する。
【００１８】制御プロセッサ１１９及び１２０は、制御
プロセッサ１１４〜１１７から入出力要求の通知を受け
取り、リードコマンドの場合にはドライブ１２７〜１３
０から要求されたデータを読み出してキャッシュメモリ
１２２上のキャッシュスロットに書き込む。またライト
コマンドの場合には、キャッシュメモリ１２２上のデー
タをドライブ１２７〜１３０上に書き込む。
【００１９】図２は、ＨＩＦＣ１０３〜１０６と制御プ
ロセッサ１１４〜１１７との間に介在し、両者間の伝送
路となるループ１３３及び関連機構の構成を示す図であ
る。ループ１３３は、ＰＢＣ(Port Bypass Circuit)１
０８，１０９，１１０及び１１１を有し、いわゆるハブ
（ＨＵＢ）構造を形成している。ＰＢＣ１０８〜１１１
は、各々１入力ｎ出力の電子スイッチであり、図示する
ようにＨＩＦＣ１０３〜１０６及び制御プロセッサ１１
４〜１１７と接続するとともに、ＰＢＣ１０８、ＰＢＣ
１１１間及びＰＢＣ１０９、ＰＢＣ１１０間を接続す
る。本例のＰＢＣ１０８〜１１１は、１入力２出力のス
イッチであり、ＰＢＣに入力信号を与えると出力経路を
限定することができる。ファイバコントローラ（ＦＣ）
１５１は、制御プロセッサ１１４〜１１７の各々に前置
するファイバチャネルインタフェースコントローラであ
り、ループ１３３を介して送られるフレームの宛先アド
レスを認識し、あらかじめ設定されたアドレスを宛先ア
ドレスとするフレームを取り込んで接続される制御プロ
セッサへ送る。また制御プロセッサ１１４〜１１７から
受け取ったデータ及び制御情報をフレーム形式のデータ
にしてループ１３３へ送出する。ループ１３３は、ＨＩ
ＦＣ１０３〜１０６、ＦＣ１５１及び制御プロセッサ１
１４〜１１７を端末としてFibre Channel Arbitrated L
oop(ＦＣＡＬ)と呼ばれるトポロジカルなループ伝送路
を形成する。ファイバチャネルの通信プロトコルについ
ては、例えばＡＮＳＩ公開マニュアル「FIBRE CHANNEL
PHYSICALAND SIGNALLING (FC-PH)REV.4.3」に記載され
ている。
【００２０】例えばＰＢＣ１０８は、ＨＩＦＣ１０３を
介してホストコンピュータ１００と接続され、制御プロ
セッサ１１４，１１５及びＰＢＣ１１１と接続可能であ
る。従ってホストコンピュータ１００から送られた入出
力要求のコマンドは、ＰＢＣ１０８を介して制御プロセ
ッサ１１４，１１５又はＰＢＣ１１１を介して制御プロ
セッサ１１６，１１７で処理することができる。同様に
ホストコンピュータ１０１から送られた入出力要求のコ
マンドは、ＰＢＣ１０９を介して制御プロセッサ１１
４，１１５又はＰＢＣ１１０を介して制御プロセッサ１
１６，１１７で処理することができる。
【００２１】本実施形態では、ファイバチャネル１４
１，ループ１２５及び１２６にも、ファイバチャネルイ
ンタフェースを採用している。従って図示していない
が、制御プロセッサ１１９，１２０とファイバチャネル
１４１との間にＦＣ１５１が介在する。
【００２２】図３は、ＦＣＡＬ管理情報１１３のデータ
構成を示す図である。ＦＣＡＬ管理情報１１３は、制御
プロセッサ１１４〜１１７の各々についてループ１３３
を介して取り込むべきフレームと入出力処理の対象とす
るデバイス番号の範囲を設定するテーブルである。ＦＣ
ＡＬ管理情報１１３の各エントリは、制御プロセッサ２
０１、ＡＬ−ＰＡ(Arbitrated Loop Physical Address)
２０２及びＬＵＮ(Logical Unit Number)２０３を有す
る。制御プロセッサ２０１は、制御プロセッサ１１４〜
１１７のいずれかの制御プロセッサの識別子である。Ａ
Ｌ−ＰＡ２０２は、その制御プロセッサに割り当てられ
たループ１３３上のアドレスである。ＬＵＮ２０３は、
制御プロセッサが入出力処理を分担する論理デバイス番
号又は論理デバイス番号の範囲である。ＦＣＡＬ管理情
報１１３の情報は、サービスプロセッサ１３１からの指
示により設定又は設定解除することができる。
【００２３】図４は、制御プロセッサ１１４〜１１７の
処理の流れを示すフローチャートである。制御プロセッ
サ１１４〜１１７は、各々周期的にＦＣＡＬ管理情報１
１３から自プロセッサのエントリを読み込み、接続され
ているＦＣ１５１に自プロセッサのＡＬ−ＰＡを設定
し、変更があればＡＬ−ＰＡを再設定する。ＦＣ１５１
は、ＨＩＦＣ１０３及びループ１３３を介してホストコ
ンピュータ１００から送られるフレーム上のＡＬ−ＰＡ
を読み取り(ステップ３０１)、接続されている制御プロ
セッサのＡＬ−ＰＡでなければ(ステップ３０２ＮＯ)、
処理を終了する。接続されている制御プロセッサのＡＬ
−ＰＡであれば(ステップ３０２ＹＥＳ)、その制御プロ
セッサに通知する。通知を受けた制御プロセッサ１１４
〜１１７のいずれかは、ＦＣ１５１を介してフレームを
読み込み(ステップ３０３)、フレーム中の入出力コマン
ドのＬＵＮがＬＵＮ２０３の範囲にあるか否かをチェッ
クする(ステップ３０４)。もし指定されたＬＵＮがＬＵ
Ｎ２０３の範囲になければホストコンピュータ１００へ
エラー応答を返す。次に制御プロセッサは受け取った入
出力コマンドに従って入出力要求を実行する(ステップ
３０５)。
【００２４】制御プロセッサ１１４〜１１７は、入出力
要求が書き込み要求であれば、ホストコンピュータ１０
０からデータを受領し、キャッシュメモリ１２２上の該
当するキャッシュスロットにデータを書き込み、書き込
み要求処理を終了する。データを書き込むべきキャッシ
ュスロットのスロット番号はデータに付されたＬＢＡ
（Logical Block Address）から計算される。またスロ
ット番号に対応するキャッシュメモリ１２２上のメモリ
アドレスは、共通制御メモリ１１２上のキャッシュスロ
ット管理テーブルから得られる。入出力要求が読み出し
要求であれば、キャッシュメモリ１２２上に要求された
データがある場合、キャッシュメモリ１２２から読み出
し、ループ１３３及びＨＩＦＣ１０３を介してホストコ
ンピュータ１００へ送る。キャッシュスロット管理テー
ブルを参照することによって目的のデータの有無を判定
することができる。キャッシュメモリ１２２上に要求さ
れたデータがなければ、共通制御メモリ１１２上のプロ
セッサ間連絡領域に読み出し要求を書き込み、目的のデ
ータがキャッシュメモリ１２２上に格納されたと判定し
たとき、キャッシュメモリ１２２から読み出してホスト
コンピュータ１００へ送る。
【００２５】制御プロセッサ１１９，１２０は、キャッ
シュメモリ１２２を探索し、キャッシュスロットにドラ
イブ１２７〜１３０に書き込むべきデータがあれば、フ
ァイバチャネル１４１、ＤＩＦＣ１２３，１２４及びル
ープ１２５，１２６を介してそのデータをドライブ１２
７〜１３０に書き込む。この書き込みは、ホストコンピ
ュータ１００と制御プロセッサ１１４〜１１７との間の
入出力要求の処理動作とは非同期に行われる。制御プロ
セッサ１１９，１２０は、指定されたＬＵＮ及びＬＢＡ
を物理デバイス番号と物理アドレスに変換して書き込み
対象とするドライブとドライブ内アドレスを決定する。
制御プロセッサ１１９，１２０は、共通制御メモリ１１
２上のプロセッサ間連絡領域を参照し、データ読み出し
要求があれば、該当するドライブ１２７〜１３０からデ
ータを読み出し、キャッシュメモリ１２２上の該当する
キャッシュスロットに書き込み、キャッシュスロット管
理テーブル上で該当するデータ有に更新する。
【００２６】ドライブ１２７〜１３０への入出力要求
は、制御プロセッサ１１９，１２０のいずれでも処理可
能である。例えば制御プロセッサ１１９またはファイバ
インタフェースのループ１２５が故障等で使用できない
とき、制御プロセッサ１２０とファイバインタフェース
のループ１２６によって入出力要求を処理できる。これ
により障害発生時もドライブ１２７〜１３０への入出力
を停止することなく入出力要求を実行できる。
【００２７】制御プロセッサ１１４，１１５，１１６及
び１１７は、お互いの制御プロセッサの状態を監視して
いる。各制御プロセッサは、一定周期で共通制御メモリ
１１２に現在時刻を書き込む。それを他の制御プロセッ
サが一定周期で参照し、前回参照時と時刻の差分がある
か否かをチェックし、差分がなければ当該制御プロセッ
サは停止していると判断する。停止状態を見つけた制御
プロセッサは、ＦＣＡＬ管理情報１１３からその制御プ
ロセッサの管理情報を引き継ぎ、処理を継続する。例え
ば制御プロセッサ１１４が制御プロセッサ１１５の停止
を検出したとする。このとき制御プロセッサ１１４は、
ＦＣＡＬ管理情報１１３を図５のように書き換える。こ
れにより制御プロセッサ１１４は、制御プロセッサ１１
５が処理していたＬＵＮ１０〜１９に関する入出力要求
を引き継いで処理することが可能である。
【００２８】また制御プロセッサ１１４〜１１７は、処
理した入出力要求の処理数を計数し、一定周期で共通制
御メモリ１１２に格納する。他の制御プロセッサは、こ
の処理数を参照し、処理数の多い制御プロセッサを見つ
け出し、より処理数の少ない制御プロセッサの処理数を
上げることにより、各制御プロセッサの処理数を平均化
する。例えば制御プロセッサ１１７が制御プロセッサ１
１６の処理数の低下と制御プロセッサ１１５の処理数の
上昇を検出したとする。制御プロセッサ１１７は、ＦＣ
ＡＬ管理情報１１３を図６のように書き換える。ただし
ループ１３３を介してＡＬ−ＰＡがＥ８を有するフレー
ムが制御プロセッサ１１６に伝送されるように、ＰＢＣ
１０８〜１１１のうちの該当するＰＢＣのスイッチ制御
を変更しなければならない。これにより制御プロセッサ
１１６は、ＬＵＮ１０〜１９及びＬＵＮ２０〜２９に関
する入出力要求を処理することが可能となり、制御プロ
セッサ間の処理数を平均化し、負荷分散を実現できる。
【００２９】なお制御プロセッサの管理するＬＵＮ２０
３のうち一部のＬＵＮのみを他の制御プロセッサが引き
継いで処理を継続することも可能である。例えば制御プ
ロセッサ１１５の管理するＬＵＮ１０〜１９のうち制御
プロセッサ１１６がＬＵＮ１５〜１９のみを引き継ぐこ
とも可能である。このときＦＣＡＬ管理情報１１３は図
７のように書き換えられる。ただしＬＵＮ１５〜１９に
ついてＡＬ−ＰＡ２０２とＬＵＮ２０３との対応づけが
変更となるので、制御プロセッサは、ホストコンピュー
タ１００，１０１，１０２にこの変更を通知しなければ
ならない。
【００３０】なお上記制御プロセッサ１１４〜１１７の
処理の流れは、ファイバチャネルインタフェースによっ
てディスク制御装置１０７と接続されるホストコンピュ
ータ１００に関する入出力要求の処理について説明し
た。ホストコンピュータ１０１，１０２は、ファイバチ
ャネルインタフェースとは異なるインタフェースによっ
てディスク制御装置１０７と接続するので、ＨＩＦＣ１
０４および１０５は、ホストコンピュータ１０１及び１
０２から受け取った入出力コマンドをファイバチャネル
インタフェースに従うフレームの形式に変換した後に、
ループ１３３を介して制御プロセッサ１１４〜１１７へ
送信する。これによってホストコンピュータ１０１およ
び１０２から送られる入出力要求の処理は上記処理と同
様となる。ＨＩＦＣ１０４は、ＥＳＣＯＮ(Enterprize
System Connection)と呼ばれるインタフェースに従うコ
マンド、制御情報、データとファイバチャネルインタフ
ェースに従うコマンド、制御情報、データとの間の変換
をする機能を有する。またＨＩＦＣ１０５は、ＳＣＳＩ
に従うコマンド、制御情報、データとファイバチャネル
インタフェースに従うコマンド、制御情報、データとの
間の変換をする機能を有する。このようにホストインタ
フェースの変換機能を有するＨＩＦＣをディスク制御装
置１０７に搭載することによって、ホストインタフェー
スの種類に関係なく、任意のホストコンピュータをディ
スク制御装置１０７に接続することができる。
【００３１】また本実施形態はドライブ１２７〜１３０
がディスクドライブの場合について説明したが、ＤＩＦ
Ｃ１２３，１２４を変更することによって磁気テープ装
置やフロッピディスク・ドライブを接続することができ
る。またＤＩＦＣに、ＳＣＳＩとファイバチャネルイン
タフェースの変換機能を設けることによって、ループ１
２５，１２６をＳＣＳＩによるケーブルに置き換えるこ
ともできる。
【００３２】本実施形態のディスク制御装置１０７によ
れば、ホストコンピュータ１００から送られる入出力要
求は制御プロセッサ１１４〜１１７のうちのどの制御プ
ロセッサでも処理できる。従ってホストコンピュータ１
００とＨＩＦＣ１０３との間およびループ１３３のデー
タ転送速度に応じてホストコンピュータ１００からの入
出力要求の数が多い場合には、制御プロセッサ１１４〜
１１７すべてがホストコンピュータ１００からの入出力
要求を処理することが可能であり、制御プロセッサの台
数がより少ない場合に比べてスループットが向上する。
同様にホストコンピュータ１０１及び１０２から送られ
る入出力要求は、各々制御プロセッサ１１４〜１１７の
うちのどの制御プロセッサでも処理できる。このように
ホストコンピュータ１００，１０１及び１０２がループ
１３３及び制御プロセッサ１１４〜１１７を共有するの
で、従来のようにホストコンピュータ１００，１０１及
び１０２ごとに共通バスに接続するホストインタフェー
ス部が独立している構成に比べて機構の分割損をなく
し、記憶制御装置の性能向上を図るとともにコスト／性
能比の向上を図ることができる。
【００３３】
【発明の効果】以上述べたように本発明によれば、ホス
トコンピュータから送られる入出力要求を複数の制御プ
ロセッサによって並列処理するとともに、制御プロセッ
サ間で負荷の分散をするので、記憶制御装置の性能向上
を図ることができる。特に高速のファイバチャネルの性
能を充分生かすことができる。また１つの制御プロセッ
サが障害により停止した場合に、他の制御プロセッサが
障害制御プロセッサの処理を引き継ぐので、信頼性の高
い記憶制御装置を提供できる。
【００３４】さらに本発明の記憶制御装置は、複数種類
のインタフェースをもつホストコンピュータを接続可能
であるとともに、複数のホストコンピュータが記憶制御
装置内部のファイバチャネルループ及び制御プロセッサ
を共有するので、コスト／性能比のよい記憶制御装置を
提供できる。また異なる種類の記憶媒体の駆動装置を接
続可能な記憶制御装置を提供できる。
【図面の簡単な説明】
【図１】実施形態の記憶サブシステムの構成図である。
【図２】実施形態のループ１３３と関連機構の構成図で
ある。
【図３】実施形態のＦＣＡＬ管理情報１１３のデータ構
成を示す図である。
【図４】実施形態の制御プロセッサ１１４〜１１７の処
理の流れを示すフローチャートである。
【図５】制御プロセッサが停止したときに書き換えたＦ
ＣＡＬ管理情報１１３の例を示す図である。
【図６】制御プロセッサの負荷の不平衡を検出したとき
に書き換えたＦＣＡＬ管理情報１１３の例を示す図であ
る。
【図７】制御プロセッサの負荷の不平衡を検出したとき
に書き換えた他のＦＣＡＬ管理情報１１３の例を示す図
である。
【図８】従来の記憶制御装置の構成例を示す図である。
【符号の説明】
１００，１０１，１０２：ホストコンピュータ、１０
３，１０４，１０５，１０６：ホストインタフェースコ
ントローラ、１０７：ディスク制御装置、１１３：ＦＣ
ＡＬ管理情報、１１４〜１１７，１１９〜１２０：制御
プロセッサ、１２３，１２４：ドライブインタフェース
コントローラ、１２７，１２８，１２９，１３０：ドラ
イブ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】上位外部から受け取った入出力要求に応じ
    て下位外部との間で入出力データの転送を制御する記憶
    制御装置において、前記記憶制御装置は、上位外部との
    インタフェースに応じて前記入出力要求を受け取る少な
    くとも１台の外部インタフェースコントローラと、前記
    入出力要求の処理をする少なくとも１台の制御プロセッ
    サと、前記外部インタフェースコントローラと前記制御
    プロセッサとの間に介在し、両者間の情報伝送の伝送路
    となるファイバチャネルインタフェースのループとを有
    することを特徴とする記憶制御装置。
  2. 【請求項２】前記外部インタフェースコントローラの上
    位外部とのインタフェースは、ファイバチャネルインタ
    フェースであることを特徴とする請求項１記載の記憶制
    御装置。
  3. 【請求項３】前記外部インタフェースコントローラは、
    ファイバチャネルインタフェースと異なる上位外部との
    インタフェースと前記ループのファイバチャネルインタ
    フェースとの間のインタフェース変換機能を有すること
    を特徴とする請求項１記載の記憶制御装置。
  4. 【請求項４】前記ループは、入力信号に応じて前記外部
    インタフェースコントローラと前記制御プロセッサとの
    間の伝送経路を形成する電子スイッチ機構を有すること
    を特徴とする請求項１記載の記憶制御装置。
  5. 【請求項５】上位外部から受け取った入出力要求に応じ
    て下位側の記憶媒体の駆動装置との間で入出力データの
    転送を制御する記憶サブシステムにおいて、前記記憶サ
    ブシステムは、上位外部とのインタフェースに応じて前
    記入出力要求を受け取る少なくとも１台の外部インタフ
    ェースコントローラと、前記入出力要求の処理をする少
    なくとも１台の制御プロセッサと、前記外部インタフェ
    ースコントローラと前記制御プロセッサとの間に介在
    し、両者間の情報伝送の伝送路となるファイバチャネル
    インタフェースのループとを有することを特徴とする記
    憶サブシステム。
  6. 【請求項６】上位外部から受け取った入出力要求に応じ
    て下位外部との間で入出力データの転送を制御する記憶
    制御装置において、前記記憶制御装置は、前記入出力要
    求を受け取る複数の外部インタフェースコントローラ
    と、前記入出力要求の処理をする複数台の制御プロセッ
    サと、前記外部インタフェースコントローラと前記制御
    プロセッサとの間に介在し、両者間の情報伝送の伝送路
    となるファイバチャネルインタフェースのループとを有
    し、前記制御プロセッサは、前記ループを介して送られ
    る前記入出力要求のうち自プロセッサ宛てのアドレスを
    有するフレームを読み込む手段と、読み込んだフレーム
    について前記入出力要求の処理をする手段とを有するこ
    とを特徴とする記憶制御装置。
  7. 【請求項７】上位外部から受け取った入出力要求に応じ
    て下位外部との間で入出力データの転送を制御する記憶
    制御装置において、前記記憶制御装置は、前記入出力要
    求を受け取る複数の外部インタフェースコントローラ
    と、前記入出力要求の処理をする複数台の制御プロセッ
    サと、前記外部インタフェースコントローラと前記制御
    プロセッサとの間に介在し、両者間の情報伝送の伝送路
    となるファイバチャネルインタフェースのループと、前
    記制御プロセッサによって共通にアクセスされ前記制御
    プロセッサ対応に処理すべき入出力要求の論理ユニット
    番号を記憶する記憶手段とを有し、前記制御プロセッサ
    は、他の制御プロセッサの稼動状態を監視する手段と、
    他の制御プロセッサが停止していることを検出したと
    き、前記記憶手段上の前記論理ユニット番号を書き換え
    ることにより、停止した制御プロセッサに関する処理を
    引き継ぐ手段とを有することを特徴とする記憶制御装
    置。
  8. 【請求項８】前記記憶手段は、前記制御プロセッサ対応
    に前記ループ上の物理アドレスと処理すべき入出力要求
    の論理ユニット番号とを記憶し、前記制御プロセッサ
    は、他の制御プロセッサが停止していることを検出した
    とき、前記記憶手段上の前記物理アドレスと前記論理ユ
    ニット番号とを引き継ぐべく書き換えることにより、停
    止した制御プロセッサに関する処理を引き継ぐ手段とを
    有することを特徴とする請求項７記載の記憶制御装置。
  9. 【請求項９】上位外部から受け取った入出力要求に応じ
    て下位外部との間で入出力データの転送を制御する記憶
    制御装置において、前記記憶制御装置は、前記入出力要
    求を受け取る複数の外部インタフェースコントローラ
    と、前記入出力要求の処理をする複数台の制御プロセッ
    サと、前記外部インタフェースコントローラと前記制御
    プロセッサとの間に介在し、両者間の情報伝送の伝送路
    となるファイバチャネルインタフェースのループと、前
    記制御プロセッサによって共通にアクセスされ前記制御
    プロセッサ対応に処理すべき入出力要求の論理ユニット
    番号を記憶する記憶手段とを有し、前記制御プロセッサ
    は、処理入出力要求数を計数する手段と、他の制御プロ
    セッサに処理入出力要求数を通知する手段と、他の制御
    プロセッサの処理入出力要求数を取得する手段と、制御
    プロセッサ間の処理入出力要求数が平均化するように前
    記記憶手段上の前記論理ユニット番号を書き換える手段
    とを有することを特徴とする記憶制御装置。
  10. 【請求項１０】上位のホストコンピュータから受け取っ
    た入出力要求に応じて下位側の記憶媒体の駆動装置との
    間で入出力データの転送を制御する記憶サブシステムに
    おいて、前記記憶サブシステムは、上位ホストコンピュ
    ータとのインタフェースに応じて前記入出力要求を受け
    取る少なくとも１台の外部インタフェースコントローラ
    と、データを一時的に格納するキャッシュメモリと、前
    記入出力要求を解析し、前記ホストコンピュータと前記
    キャッシュメモリとの間で行う入出力データの転送を制
    御する少なくとも１台の上位側の制御プロセッサと、前
    記外部インタフェースコントローラと前記上位側の制御
    プロセッサとの間に介在し、両者間の情報伝送の伝送路
    となるファイバチャネルインタフェースのループと、前
    記キャッシュメモリと前記記憶媒体の駆動装置との間で
    行う入出力データの転送を制御する少なくとも１台の下
    位側の制御プロセッサと、前記下位側の制御プロセッサ
    と前記記憶媒体の駆動装置との間に介在し、下位駆動装
    置とのインタフェースに応じて前記記憶媒体の駆動装置
    との間で入出力データの転送を行うドライブインタフェ
    ースコントローラとを有することを特徴とする記憶サブ
    システム。
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