JP2001167040A - 記憶サブシステム及び記憶制御装置 - Google Patents
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Abstract
ネルのもつ高速データ転送を生かすような高性能をもつ
とともに、信頼性の向上を図る。また複数種類のインタ
フェースをもつホストコンピュータを接続可能とする。 【解決手段】 ループ133はファイバチャネルインタ
フェースをもつ共通のループ伝送路である。HIFC1
03,104,105は、各々インタフェースの異なる
ホストコンピュータ100,101,102と接続し、
必要に応じファイバチャネルインタフェースとの間の変
換機能を有する。制御プロセッサ114〜117は、H
IFC103〜105によって共有されるプロセッサで
ある。制御プロセッサ114〜117は、各々FCAL
管理情報113を参照し、ループ133を流れるフレー
ムのうち設定されたアドレスをもつフレームを取り込
み、設定されたLUN範囲の入出力要求の処理をする。
Description
ンピュータと接続する記憶サブシステム及び記憶制御装
置に係わり、特に処理性能及び信頼性の向上を図る記憶
サブシステム及び記憶制御装置に関する。
化、データ処理の高速化、24時間あるいは365日無
停止運転の必要性、データ転送インタフェースの高速化
などに伴い、記憶制御装置に対して性能、信頼性、可用
性の向上が強く要求されている。性能向上を目的とする
記憶制御装置の例として、記憶制御装置内に内部ネット
ワークを備えることにより性能向上を図ることを目的と
する特開平11-7359号公報に開示される技術があ
る。
ュータとの間のインタフェースについて着眼すると、図
8に示すように複数種類のインタフェースをもつホスト
コンピュータを接続する必要が生じている。記憶制御装
置内のホストインタフェース部は、ホストインタフェー
スごとに設けられ、その制御プロセッサは、ホストコン
ピュータから受け取った入出力コマンドを解析し、信号
線を介してキャッシュメモリ215との間でデータ転送
を行う。例えば特開平9−325905号公報はこのよ
うな記憶制御装置を開示する。
ために、ホストコンピュータと記憶制御装置との間のイ
ンタフェースをSCSI(Small Computer System Inter
face)からファイバチャネルインタフェースに置き換え
た公知技術が知られている。例えば特開平10-333
839号公報は、記憶制御装置とホストコンピュータ間
をファイバチャネルインタフェースによって接続する技
術を開示する。これはファイバチャネルインタフェース
を有するホストコンピュータ専用の記憶制御装置であ
る。
359号公報および特開平9−325905号公報に開
示される技術は、ホストコンピュータから受け取った入
出力要求を一つの制御プロセッサが処理するため、制御
プロセッサの性能によって記憶制御装置全体の性能が押
さえられるという問題がある。また制御プロセッサの障
害によって関連するホストコンピュータから記憶制御装
置が使用できなくなるという問題がある。特に昨今のフ
ァイバチャネルは100MB/Sという高速データ転送
が可能であるため、制御プロセッサの処理性能がネック
となってファイバチャネルのもつデータ転送速度を充分
生かせない。
開示された技術はファイバチャネルインタフェース専用
の記憶制御装置であるため、SCSIインタフェースを
有するホストコンピュータを接続することができない。
上、特にファイバチャネルのもつ高速データ転送を生か
すような高性能をもつとともに、信頼性、可用性の高い
記憶サブシステム及び記憶制御装置を提供することにあ
る。
ェースをもつホストコンピュータを接続可能な記憶サブ
システム及び記憶制御装置を提供することにある。
受け取った入出力要求に応じて下位側の記憶媒体の駆動
装置との間で入出力データの転送を制御する記憶サブシ
ステムにおいて、この記憶サブシステムは、上位外部と
のインタフェースに応じて入出力要求を受け取る少なく
とも1台の外部インタフェースコントローラと、入出力
要求の処理をする少なくとも1台の制御プロセッサと、
外部インタフェースコントローラと制御プロセッサとの
間に介在し、両者間の情報伝送の伝送路となるファイバ
チャネルインタフェースのループとを有する記憶サブシ
ステムを特徴とする。またこのような記憶制御装置を特
徴とする。
スがファイバチャネルインタフェースであるような外部
インタフェースコントローラ、およびファイバチャネル
インタフェースと異なる上位外部とのインタフェースと
ファイバチャネルインタフェースとの間のインタフェー
ス変換機能を有する外部インタフェースコントローラを
設けた記憶サブシステム及び記憶制御装置を特徴とす
る。
図面により詳細に説明する。
クサブシステムを含むシステムの構成図である。ディス
ク制御装置107は、上位外部側で、ホストコンピュー
タ100,101及び102と接続する。ホストコンピ
ュータ101は、メインフレーム系のコンピュータであ
り、メインフレーム系チャネルを介してディスク制御装
置107と接続する。ホストコンピュータ100は、オ
ープンシステム系のホストコンピュータであり、ファイ
バチャネルインタフェースを介してディスク制御装置1
07と接続する。ホストコンピュータ102は、オープ
ンシステム系のコンピュータであり、SCSI(Small C
omputer System Interface)を介してディスク制御装置
107と接続する。ディスク制御装置107は、下位外
部側でファイバチャネルインタフェースのループ125
及び126を介してドライブ127,128,129及
び130と接続する。
FC)103,104及び105は、それぞれホストコ
ンピュータ100,101及び102と接続し、また他
方でファイバチャネルインタフェースに準拠するループ
133と接続する。制御プロセッサ114,115,1
16及び117は、一方でループ133と接続し、また
他方で共通バス118と接続する。共通バス118に
は、制御プロセッサ114〜117のほかに共通制御メ
モリ112、キャッシュメモリ122、制御プロセッサ
119及び120が接続される。制御プロセッサ119
および120は、それぞれファイバチャネル141を介
してドライブインタフェースコントローラ(DIFC)
123及び124と接続する。DIFC123および1
24は、それぞれループ125及び126を介してドラ
イブ127,128,129及び130と接続する。制
御プロセッサ114,115,116及び117は、信
号線132を介してサービスプロセッサ131と接続す
る。
タフェースコントローラであり、ホストコンピュータ1
00からフレームの形式で受け取った入出力コマンド、
データ及び制御情報をそのままの形式でループ133を
介して制御プロセッサ114〜117のいずれかへ転送
する。またループ133を介して制御プロセッサ114
〜117からフレームの形式で受け取ったデータ及び制
御情報をそのままホストコンピュータ100へ転送す
る。HIFC104は、ホストコンピュータ101から
受け取ったチャネルコマンド、データ及び制御情報をフ
ァイバチャネルのフレーム形式に変換し、ループ133
を介して制御プロセッサ114〜117のいずれかへ転
送する。また制御プロセッサ114〜117からフレー
ムの形式で受け取ったデータ及び制御情報をメインフレ
ーム系のチャネルインタフェースに従うデータ形式に変
換してホストコンピュータ101へ転送する。HIFC
105は、ホストコンピュータ102から受け取った入
出力コマンド、データ及び制御情報をファイバチャネル
のフレーム形式に変換し、ループ133を介して制御プ
ロセッサ114〜117のいずれかへ転送する。また制
御プロセッサ114〜117からフレームの形式で受け
取ったデータ及び制御情報をSCSIに従うデータ形式
に変換してホストコンピュータ102へ転送する。1台
のHIFC103,104又は105にそれぞれ複数台
のホストコンピュータ100,101及び102を接続
することも可能である。
8のバスインタフェースを介してすべての制御プロセッ
サ114〜117,119及び120からアクセス可能
なメモリであり、ホストコンピュータ100〜102か
ら送られたデータ及びドライブ127〜130から読み
出したデータを一時的に格納するために用いられる。キ
ャッシュメモリ122上のデータは、キャッシュスロッ
トと呼ばれるデータ管理単位に分割されている。
を介してすべての制御プロセッサ114〜117,11
9及び120からアクセス可能な共通メモリであり、制
御プロセッサ間の通信のための領域、キャッシュスロッ
ト管理テーブルなどのほかに、制御プロセッサ114〜
117の各々がループ133を介して取り込むべきフレ
ームを設定するFCAL(Fibre Channel Arbitrated Lo
op)管理情報113を格納する。
共通制御メモリ112上のFCAL管理情報113を参
照し、ループ133上を流れるフレームのうち設定され
たアドレスをもつフレームを取り込み、入出力コマンド
によって指定された入出力要求を実行する。すなわちリ
ードコマンドの場合には、キャッシュメモリ122上に
要求されたデータがあれば読み出して、ループ133及
びHIFC103〜105のいずれかを介して要求元の
ホストコンピュータへ送信する。キャッシュメモリ12
2上に要求されたデータがなければ、制御プロセッサ1
19及び120に対して入出力要求を通知する。またラ
イトコマンドの場合には、書き込みデータをキャッシュ
メモリ122上のキャッシュスロットに書き込み、制御
プロセッサ119及び120に対して入出力要求を通知
する。
プロセッサ114〜117から入出力要求の通知を受け
取り、リードコマンドの場合にはドライブ127〜13
0から要求されたデータを読み出してキャッシュメモリ
122上のキャッシュスロットに書き込む。またライト
コマンドの場合には、キャッシュメモリ122上のデー
タをドライブ127〜130上に書き込む。
ロセッサ114〜117との間に介在し、両者間の伝送
路となるループ133及び関連機構の構成を示す図であ
る。ループ133は、PBC(Port Bypass Circuit)1
08,109,110及び111を有し、いわゆるハブ
(HUB)構造を形成している。PBC108〜111
は、各々1入力n出力の電子スイッチであり、図示する
ようにHIFC103〜106及び制御プロセッサ11
4〜117と接続するとともに、PBC108、PBC
111間及びPBC109、PBC110間を接続す
る。本例のPBC108〜111は、1入力2出力のス
イッチであり、PBCに入力信号を与えると出力経路を
限定することができる。ファイバコントローラ(FC)
151は、制御プロセッサ114〜117の各々に前置
するファイバチャネルインタフェースコントローラであ
り、ループ133を介して送られるフレームの宛先アド
レスを認識し、あらかじめ設定されたアドレスを宛先ア
ドレスとするフレームを取り込んで接続される制御プロ
セッサへ送る。また制御プロセッサ114〜117から
受け取ったデータ及び制御情報をフレーム形式のデータ
にしてループ133へ送出する。ループ133は、HI
FC103〜106、FC151及び制御プロセッサ1
14〜117を端末としてFibre Channel Arbitrated L
oop(FCAL)と呼ばれるトポロジカルなループ伝送路
を形成する。ファイバチャネルの通信プロトコルについ
ては、例えばANSI公開マニュアル「FIBRE CHANNEL
PHYSICALAND SIGNALLING (FC-PH)REV.4.3」に記載され
ている。
介してホストコンピュータ100と接続され、制御プロ
セッサ114,115及びPBC111と接続可能であ
る。従ってホストコンピュータ100から送られた入出
力要求のコマンドは、PBC108を介して制御プロセ
ッサ114,115又はPBC111を介して制御プロ
セッサ116,117で処理することができる。同様に
ホストコンピュータ101から送られた入出力要求のコ
マンドは、PBC109を介して制御プロセッサ11
4,115又はPBC110を介して制御プロセッサ1
16,117で処理することができる。
1,ループ125及び126にも、ファイバチャネルイ
ンタフェースを採用している。従って図示していない
が、制御プロセッサ119,120とファイバチャネル
141との間にFC151が介在する。
構成を示す図である。FCAL管理情報113は、制御
プロセッサ114〜117の各々についてループ133
を介して取り込むべきフレームと入出力処理の対象とす
るデバイス番号の範囲を設定するテーブルである。FC
AL管理情報113の各エントリは、制御プロセッサ2
01、AL−PA(Arbitrated Loop Physical Address)
202及びLUN(Logical Unit Number)203を有す
る。制御プロセッサ201は、制御プロセッサ114〜
117のいずれかの制御プロセッサの識別子である。A
L−PA202は、その制御プロセッサに割り当てられ
たループ133上のアドレスである。LUN203は、
制御プロセッサが入出力処理を分担する論理デバイス番
号又は論理デバイス番号の範囲である。FCAL管理情
報113の情報は、サービスプロセッサ131からの指
示により設定又は設定解除することができる。
処理の流れを示すフローチャートである。制御プロセッ
サ114〜117は、各々周期的にFCAL管理情報1
13から自プロセッサのエントリを読み込み、接続され
ているFC151に自プロセッサのAL−PAを設定
し、変更があればAL−PAを再設定する。FC151
は、HIFC103及びループ133を介してホストコ
ンピュータ100から送られるフレーム上のAL−PA
を読み取り(ステップ301)、接続されている制御プロ
セッサのAL−PAでなければ(ステップ302NO)、
処理を終了する。接続されている制御プロセッサのAL
−PAであれば(ステップ302YES)、その制御プロ
セッサに通知する。通知を受けた制御プロセッサ114
〜117のいずれかは、FC151を介してフレームを
読み込み(ステップ303)、フレーム中の入出力コマン
ドのLUNがLUN203の範囲にあるか否かをチェッ
クする(ステップ304)。もし指定されたLUNがLU
N203の範囲になければホストコンピュータ100へ
エラー応答を返す。次に制御プロセッサは受け取った入
出力コマンドに従って入出力要求を実行する(ステップ
305)。
要求が書き込み要求であれば、ホストコンピュータ10
0からデータを受領し、キャッシュメモリ122上の該
当するキャッシュスロットにデータを書き込み、書き込
み要求処理を終了する。データを書き込むべきキャッシ
ュスロットのスロット番号はデータに付されたLBA
(Logical Block Address)から計算される。またスロ
ット番号に対応するキャッシュメモリ122上のメモリ
アドレスは、共通制御メモリ112上のキャッシュスロ
ット管理テーブルから得られる。入出力要求が読み出し
要求であれば、キャッシュメモリ122上に要求された
データがある場合、キャッシュメモリ122から読み出
し、ループ133及びHIFC103を介してホストコ
ンピュータ100へ送る。キャッシュスロット管理テー
ブルを参照することによって目的のデータの有無を判定
することができる。キャッシュメモリ122上に要求さ
れたデータがなければ、共通制御メモリ112上のプロ
セッサ間連絡領域に読み出し要求を書き込み、目的のデ
ータがキャッシュメモリ122上に格納されたと判定し
たとき、キャッシュメモリ122から読み出してホスト
コンピュータ100へ送る。
シュメモリ122を探索し、キャッシュスロットにドラ
イブ127〜130に書き込むべきデータがあれば、フ
ァイバチャネル141、DIFC123,124及びル
ープ125,126を介してそのデータをドライブ12
7〜130に書き込む。この書き込みは、ホストコンピ
ュータ100と制御プロセッサ114〜117との間の
入出力要求の処理動作とは非同期に行われる。制御プロ
セッサ119,120は、指定されたLUN及びLBA
を物理デバイス番号と物理アドレスに変換して書き込み
対象とするドライブとドライブ内アドレスを決定する。
制御プロセッサ119,120は、共通制御メモリ11
2上のプロセッサ間連絡領域を参照し、データ読み出し
要求があれば、該当するドライブ127〜130からデ
ータを読み出し、キャッシュメモリ122上の該当する
キャッシュスロットに書き込み、キャッシュスロット管
理テーブル上で該当するデータ有に更新する。
は、制御プロセッサ119,120のいずれでも処理可
能である。例えば制御プロセッサ119またはファイバ
インタフェースのループ125が故障等で使用できない
とき、制御プロセッサ120とファイバインタフェース
のループ126によって入出力要求を処理できる。これ
により障害発生時もドライブ127〜130への入出力
を停止することなく入出力要求を実行できる。
び117は、お互いの制御プロセッサの状態を監視して
いる。各制御プロセッサは、一定周期で共通制御メモリ
112に現在時刻を書き込む。それを他の制御プロセッ
サが一定周期で参照し、前回参照時と時刻の差分がある
か否かをチェックし、差分がなければ当該制御プロセッ
サは停止していると判断する。停止状態を見つけた制御
プロセッサは、FCAL管理情報113からその制御プ
ロセッサの管理情報を引き継ぎ、処理を継続する。例え
ば制御プロセッサ114が制御プロセッサ115の停止
を検出したとする。このとき制御プロセッサ114は、
FCAL管理情報113を図5のように書き換える。こ
れにより制御プロセッサ114は、制御プロセッサ11
5が処理していたLUN10〜19に関する入出力要求
を引き継いで処理することが可能である。
理した入出力要求の処理数を計数し、一定周期で共通制
御メモリ112に格納する。他の制御プロセッサは、こ
の処理数を参照し、処理数の多い制御プロセッサを見つ
け出し、より処理数の少ない制御プロセッサの処理数を
上げることにより、各制御プロセッサの処理数を平均化
する。例えば制御プロセッサ117が制御プロセッサ1
16の処理数の低下と制御プロセッサ115の処理数の
上昇を検出したとする。制御プロセッサ117は、FC
AL管理情報113を図6のように書き換える。ただし
ループ133を介してAL−PAがE8を有するフレー
ムが制御プロセッサ116に伝送されるように、PBC
108〜111のうちの該当するPBCのスイッチ制御
を変更しなければならない。これにより制御プロセッサ
116は、LUN10〜19及びLUN20〜29に関
する入出力要求を処理することが可能となり、制御プロ
セッサ間の処理数を平均化し、負荷分散を実現できる。
3のうち一部のLUNのみを他の制御プロセッサが引き
継いで処理を継続することも可能である。例えば制御プ
ロセッサ115の管理するLUN10〜19のうち制御
プロセッサ116がLUN15〜19のみを引き継ぐこ
とも可能である。このときFCAL管理情報113は図
7のように書き換えられる。ただしLUN15〜19に
ついてAL−PA202とLUN203との対応づけが
変更となるので、制御プロセッサは、ホストコンピュー
タ100,101,102にこの変更を通知しなければ
ならない。
処理の流れは、ファイバチャネルインタフェースによっ
てディスク制御装置107と接続されるホストコンピュ
ータ100に関する入出力要求の処理について説明し
た。ホストコンピュータ101,102は、ファイバチ
ャネルインタフェースとは異なるインタフェースによっ
てディスク制御装置107と接続するので、HIFC1
04および105は、ホストコンピュータ101及び1
02から受け取った入出力コマンドをファイバチャネル
インタフェースに従うフレームの形式に変換した後に、
ループ133を介して制御プロセッサ114〜117へ
送信する。これによってホストコンピュータ101およ
び102から送られる入出力要求の処理は上記処理と同
様となる。HIFC104は、ESCON(Enterprize
System Connection)と呼ばれるインタフェースに従うコ
マンド、制御情報、データとファイバチャネルインタフ
ェースに従うコマンド、制御情報、データとの間の変換
をする機能を有する。またHIFC105は、SCSI
に従うコマンド、制御情報、データとファイバチャネル
インタフェースに従うコマンド、制御情報、データとの
間の変換をする機能を有する。このようにホストインタ
フェースの変換機能を有するHIFCをディスク制御装
置107に搭載することによって、ホストインタフェー
スの種類に関係なく、任意のホストコンピュータをディ
スク制御装置107に接続することができる。
がディスクドライブの場合について説明したが、DIF
C123,124を変更することによって磁気テープ装
置やフロッピディスク・ドライブを接続することができ
る。またDIFCに、SCSIとファイバチャネルイン
タフェースの変換機能を設けることによって、ループ1
25,126をSCSIによるケーブルに置き換えるこ
ともできる。
れば、ホストコンピュータ100から送られる入出力要
求は制御プロセッサ114〜117のうちのどの制御プ
ロセッサでも処理できる。従ってホストコンピュータ1
00とHIFC103との間およびループ133のデー
タ転送速度に応じてホストコンピュータ100からの入
出力要求の数が多い場合には、制御プロセッサ114〜
117すべてがホストコンピュータ100からの入出力
要求を処理することが可能であり、制御プロセッサの台
数がより少ない場合に比べてスループットが向上する。
同様にホストコンピュータ101及び102から送られ
る入出力要求は、各々制御プロセッサ114〜117の
うちのどの制御プロセッサでも処理できる。このように
ホストコンピュータ100,101及び102がループ
133及び制御プロセッサ114〜117を共有するの
で、従来のようにホストコンピュータ100,101及
び102ごとに共通バスに接続するホストインタフェー
ス部が独立している構成に比べて機構の分割損をなく
し、記憶制御装置の性能向上を図るとともにコスト/性
能比の向上を図ることができる。
トコンピュータから送られる入出力要求を複数の制御プ
ロセッサによって並列処理するとともに、制御プロセッ
サ間で負荷の分散をするので、記憶制御装置の性能向上
を図ることができる。特に高速のファイバチャネルの性
能を充分生かすことができる。また1つの制御プロセッ
サが障害により停止した場合に、他の制御プロセッサが
障害制御プロセッサの処理を引き継ぐので、信頼性の高
い記憶制御装置を提供できる。
のインタフェースをもつホストコンピュータを接続可能
であるとともに、複数のホストコンピュータが記憶制御
装置内部のファイバチャネルループ及び制御プロセッサ
を共有するので、コスト/性能比のよい記憶制御装置を
提供できる。また異なる種類の記憶媒体の駆動装置を接
続可能な記憶制御装置を提供できる。
ある。
成を示す図である。
理の流れを示すフローチャートである。
CAL管理情報113の例を示す図である。
に書き換えたFCAL管理情報113の例を示す図であ
る。
に書き換えた他のFCAL管理情報113の例を示す図
である。
3,104,105,106:ホストインタフェースコ
ントローラ、107:ディスク制御装置、113:FC
AL管理情報、114〜117,119〜120:制御
プロセッサ、123,124:ドライブインタフェース
コントローラ、127,128,129,130:ドラ
イブ
Claims (10)
- 【請求項1】上位外部から受け取った入出力要求に応じ
て下位外部との間で入出力データの転送を制御する記憶
制御装置において、前記記憶制御装置は、上位外部との
インタフェースに応じて前記入出力要求を受け取る少な
くとも1台の外部インタフェースコントローラと、前記
入出力要求の処理をする少なくとも1台の制御プロセッ
サと、前記外部インタフェースコントローラと前記制御
プロセッサとの間に介在し、両者間の情報伝送の伝送路
となるファイバチャネルインタフェースのループとを有
することを特徴とする記憶制御装置。 - 【請求項2】前記外部インタフェースコントローラの上
位外部とのインタフェースは、ファイバチャネルインタ
フェースであることを特徴とする請求項1記載の記憶制
御装置。 - 【請求項3】前記外部インタフェースコントローラは、
ファイバチャネルインタフェースと異なる上位外部との
インタフェースと前記ループのファイバチャネルインタ
フェースとの間のインタフェース変換機能を有すること
を特徴とする請求項1記載の記憶制御装置。 - 【請求項4】前記ループは、入力信号に応じて前記外部
インタフェースコントローラと前記制御プロセッサとの
間の伝送経路を形成する電子スイッチ機構を有すること
を特徴とする請求項1記載の記憶制御装置。 - 【請求項5】上位外部から受け取った入出力要求に応じ
て下位側の記憶媒体の駆動装置との間で入出力データの
転送を制御する記憶サブシステムにおいて、前記記憶サ
ブシステムは、上位外部とのインタフェースに応じて前
記入出力要求を受け取る少なくとも1台の外部インタフ
ェースコントローラと、前記入出力要求の処理をする少
なくとも1台の制御プロセッサと、前記外部インタフェ
ースコントローラと前記制御プロセッサとの間に介在
し、両者間の情報伝送の伝送路となるファイバチャネル
インタフェースのループとを有することを特徴とする記
憶サブシステム。 - 【請求項6】上位外部から受け取った入出力要求に応じ
て下位外部との間で入出力データの転送を制御する記憶
制御装置において、前記記憶制御装置は、前記入出力要
求を受け取る複数の外部インタフェースコントローラ
と、前記入出力要求の処理をする複数台の制御プロセッ
サと、前記外部インタフェースコントローラと前記制御
プロセッサとの間に介在し、両者間の情報伝送の伝送路
となるファイバチャネルインタフェースのループとを有
し、前記制御プロセッサは、前記ループを介して送られ
る前記入出力要求のうち自プロセッサ宛てのアドレスを
有するフレームを読み込む手段と、読み込んだフレーム
について前記入出力要求の処理をする手段とを有するこ
とを特徴とする記憶制御装置。 - 【請求項7】上位外部から受け取った入出力要求に応じ
て下位外部との間で入出力データの転送を制御する記憶
制御装置において、前記記憶制御装置は、前記入出力要
求を受け取る複数の外部インタフェースコントローラ
と、前記入出力要求の処理をする複数台の制御プロセッ
サと、前記外部インタフェースコントローラと前記制御
プロセッサとの間に介在し、両者間の情報伝送の伝送路
となるファイバチャネルインタフェースのループと、前
記制御プロセッサによって共通にアクセスされ前記制御
プロセッサ対応に処理すべき入出力要求の論理ユニット
番号を記憶する記憶手段とを有し、前記制御プロセッサ
は、他の制御プロセッサの稼動状態を監視する手段と、
他の制御プロセッサが停止していることを検出したと
き、前記記憶手段上の前記論理ユニット番号を書き換え
ることにより、停止した制御プロセッサに関する処理を
引き継ぐ手段とを有することを特徴とする記憶制御装
置。 - 【請求項8】前記記憶手段は、前記制御プロセッサ対応
に前記ループ上の物理アドレスと処理すべき入出力要求
の論理ユニット番号とを記憶し、前記制御プロセッサ
は、他の制御プロセッサが停止していることを検出した
とき、前記記憶手段上の前記物理アドレスと前記論理ユ
ニット番号とを引き継ぐべく書き換えることにより、停
止した制御プロセッサに関する処理を引き継ぐ手段とを
有することを特徴とする請求項7記載の記憶制御装置。 - 【請求項9】上位外部から受け取った入出力要求に応じ
て下位外部との間で入出力データの転送を制御する記憶
制御装置において、前記記憶制御装置は、前記入出力要
求を受け取る複数の外部インタフェースコントローラ
と、前記入出力要求の処理をする複数台の制御プロセッ
サと、前記外部インタフェースコントローラと前記制御
プロセッサとの間に介在し、両者間の情報伝送の伝送路
となるファイバチャネルインタフェースのループと、前
記制御プロセッサによって共通にアクセスされ前記制御
プロセッサ対応に処理すべき入出力要求の論理ユニット
番号を記憶する記憶手段とを有し、前記制御プロセッサ
は、処理入出力要求数を計数する手段と、他の制御プロ
セッサに処理入出力要求数を通知する手段と、他の制御
プロセッサの処理入出力要求数を取得する手段と、制御
プロセッサ間の処理入出力要求数が平均化するように前
記記憶手段上の前記論理ユニット番号を書き換える手段
とを有することを特徴とする記憶制御装置。 - 【請求項10】上位のホストコンピュータから受け取っ
た入出力要求に応じて下位側の記憶媒体の駆動装置との
間で入出力データの転送を制御する記憶サブシステムに
おいて、前記記憶サブシステムは、上位ホストコンピュ
ータとのインタフェースに応じて前記入出力要求を受け
取る少なくとも1台の外部インタフェースコントローラ
と、データを一時的に格納するキャッシュメモリと、前
記入出力要求を解析し、前記ホストコンピュータと前記
キャッシュメモリとの間で行う入出力データの転送を制
御する少なくとも1台の上位側の制御プロセッサと、前
記外部インタフェースコントローラと前記上位側の制御
プロセッサとの間に介在し、両者間の情報伝送の伝送路
となるファイバチャネルインタフェースのループと、前
記キャッシュメモリと前記記憶媒体の駆動装置との間で
行う入出力データの転送を制御する少なくとも1台の下
位側の制御プロセッサと、前記下位側の制御プロセッサ
と前記記憶媒体の駆動装置との間に介在し、下位駆動装
置とのインタフェースに応じて前記記憶媒体の駆動装置
との間で入出力データの転送を行うドライブインタフェ
ースコントローラとを有することを特徴とする記憶サブ
システム。
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