JP2001154652A - 表示コントローラ - Google Patents
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Abstract
(57)【要約】
【課題】 各行の表示データを効率よく読み出す。
【解決手段】 表示アドレス格納レジスタ１４から行先
頭アドレスを読み出し、ＲＡＭアドレス指定レジスタ１
８にセットする。そして、このＲＡＭアドレス指定レジ
スタ１８にセットされたＲＡＭ１０のアドレスを文字の
区切り毎にインクリメントする。これによって、各行の
文字データが順次ＲＡＭ１０から読み出される。なお、
セレクタ１６により行の変化毎に表示アドレス格納レジ
スタ１４からの読み出し先頭アドレスを順次変更する。
頭アドレスを読み出し、ＲＡＭアドレス指定レジスタ１
８にセットする。そして、このＲＡＭアドレス指定レジ
スタ１８にセットされたＲＡＭ１０のアドレスを文字の
区切り毎にインクリメントする。これによって、各行の
文字データが順次ＲＡＭ１０から読み出される。なお、
セレクタ１６により行の変化毎に表示アドレス格納レジ
スタ１４からの読み出し先頭アドレスを順次変更する。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置における
表示データを記憶する表示用ＲＡＭからのデータ読み出
しを制御する表示コントローラに関する。
表示データを記憶する表示用ＲＡＭからのデータ読み出
しを制御する表示コントローラに関する。
【０００２】
【従来の技術】従来より、ディスプレイへの文字などの
キャラクタデータの表示のために、ディスプレイの表示
に対応して文字データなどコードデータを記憶するＶＲ
ＡＭが利用されている。このＶＲＡＭは、そのアドレス
の１つ１つがディスプレイの表示位置に対応されてお
り、各アドレスに記憶された表示データに基づいて、デ
ィスプレイへの表示が行われる。従って、ＶＲＡＭのデ
ィスプレイで表示したい位置に表示データを書き込む必
要がある。
キャラクタデータの表示のために、ディスプレイの表示
に対応して文字データなどコードデータを記憶するＶＲ
ＡＭが利用されている。このＶＲＡＭは、そのアドレス
の１つ１つがディスプレイの表示位置に対応されてお
り、各アドレスに記憶された表示データに基づいて、デ
ィスプレイへの表示が行われる。従って、ＶＲＡＭのデ
ィスプレイで表示したい位置に表示データを書き込む必
要がある。
【０００３】そして、このＶＲＡＭにデータを書き込む
際には、その書き込みアドレスを発生しなければならな
い。ここで、ディスプレイと１対１に対応するＶＲＡＭ
を設けることも可能であるが、データ数の変更などに対
応するためには、記憶容量が固定のメモリを利用するよ
りは、通常の処理に用いるＲＡＭの一部をＶＲＡＭとし
て用い、表示データのための記憶容量を可変とすること
が好ましい。
際には、その書き込みアドレスを発生しなければならな
い。ここで、ディスプレイと１対１に対応するＶＲＡＭ
を設けることも可能であるが、データ数の変更などに対
応するためには、記憶容量が固定のメモリを利用するよ
りは、通常の処理に用いるＲＡＭの一部をＶＲＡＭとし
て用い、表示データのための記憶容量を可変とすること
が好ましい。
【０００４】ところが、通常のＲＡＭを利用するＶＲＡ
Ｍは、連続するアドレスで管理されているが、表示デー
タは水平ライン毎に表示行が変化するデータである。そ
こで、各行（水平ライン）についてのデータとして送ら
れてくる表示データをＶＲＡＭに書き込む際には、行数
および横方向文字数をそれぞれカウンタでカウントして
おき、アドレス＝行数カウンタ値×横方向表示文字数＋
横方向文字カウンタ値というに計算の結果に基づいてＲ
ＡＭの書き込みアドレスを発生して、その位置に書き込
んでいた。
Ｍは、連続するアドレスで管理されているが、表示デー
タは水平ライン毎に表示行が変化するデータである。そ
こで、各行（水平ライン）についてのデータとして送ら
れてくる表示データをＶＲＡＭに書き込む際には、行数
および横方向文字数をそれぞれカウンタでカウントして
おき、アドレス＝行数カウンタ値×横方向表示文字数＋
横方向文字カウンタ値というに計算の結果に基づいてＲ
ＡＭの書き込みアドレスを発生して、その位置に書き込
んでいた。
【０００５】
【発明が解決しようとする課題】このように、アドレス
を決定するために、かけ算および加算が必要であり、こ
のためにかけ算回路および加算回路が必要になる。従っ
て、アドレス発生のための回路が大規模になってしまう
という問題がある。
を決定するために、かけ算および加算が必要であり、こ
のためにかけ算回路および加算回路が必要になる。従っ
て、アドレス発生のための回路が大規模になってしまう
という問題がある。
【０００６】さらに、アドレス決定のために専用のかけ
算回路および加算回路を設けると、この変更は容易でな
く、従って横方向、縦方向の最大表示文字数等を変更す
ることが難しかった。本発明は、上記課題に鑑みなされ
たものであり、ＶＲＡＭへの書き込みアドレスを効果的
に発生することのできる表示コントローラを提供するこ
とを目的とする。
算回路および加算回路を設けると、この変更は容易でな
く、従って横方向、縦方向の最大表示文字数等を変更す
ることが難しかった。本発明は、上記課題に鑑みなされ
たものであり、ＶＲＡＭへの書き込みアドレスを効果的
に発生することのできる表示コントローラを提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明は、表示装置にお
ける表示データを記憶する表示用ＲＡＭからのデータ読
み出しを制御する表示コントローラにおいて、表示用Ｒ
ＡＭにおける各行の先頭アドレスに対応する先頭アドレ
スデータを記憶する先頭アドレスデータ記憶部と、表示
行に対応した先頭アドレスデータに基づいて、表示ＲＡ
Ｍの各行のアドレスを決定して、表示ＲＡＭに記憶され
ている表示データを順次読み出す読み出し回路と、を有
することを特徴とする。このように、先頭アドレスデー
タ記憶部に先頭アドレスデータを記憶したため、これに
よって順次各行の先頭アドレスをアドレッシングするこ
とができ、各行の先頭アドレスを演算算出する必要がな
くなる。
ける表示データを記憶する表示用ＲＡＭからのデータ読
み出しを制御する表示コントローラにおいて、表示用Ｒ
ＡＭにおける各行の先頭アドレスに対応する先頭アドレ
スデータを記憶する先頭アドレスデータ記憶部と、表示
行に対応した先頭アドレスデータに基づいて、表示ＲＡ
Ｍの各行のアドレスを決定して、表示ＲＡＭに記憶され
ている表示データを順次読み出す読み出し回路と、を有
することを特徴とする。このように、先頭アドレスデー
タ記憶部に先頭アドレスデータを記憶したため、これに
よって順次各行の先頭アドレスをアドレッシングするこ
とができ、各行の先頭アドレスを演算算出する必要がな
くなる。
【０００８】また、前記先頭アドレスデータ記憶部は、
前記表示ＲＡＭとは独立して設けられたレジスタであ
り、前記読み出し回路は、前記レジスタからの先頭アド
レスデータに基づき、表示ＲＡＭから表示データを読み
出すことが好適である。レジスタに先頭アドレスデータ
を書き込んでおくことで、表示ＲＡＭの任意の場所を各
行の文字データ格納場所にすることができる。
前記表示ＲＡＭとは独立して設けられたレジスタであ
り、前記読み出し回路は、前記レジスタからの先頭アド
レスデータに基づき、表示ＲＡＭから表示データを読み
出すことが好適である。レジスタに先頭アドレスデータ
を書き込んでおくことで、表示ＲＡＭの任意の場所を各
行の文字データ格納場所にすることができる。
【０００９】また、前記先頭アドレスデータ記憶部は、
前記表示ＲＡＭの一部で構成されており、前記読み出し
回路は、前記表示ＲＡＭの先頭アドレスデータ記憶部か
ら先頭アドレスデータに基づき、表示ＲＡＭから表示デ
ータを読み出すことが好適である。表示ＲＡＭを利用し
て先頭アドレスデータを記憶することができる。
前記表示ＲＡＭの一部で構成されており、前記読み出し
回路は、前記表示ＲＡＭの先頭アドレスデータ記憶部か
ら先頭アドレスデータに基づき、表示ＲＡＭから表示デ
ータを読み出すことが好適である。表示ＲＡＭを利用し
て先頭アドレスデータを記憶することができる。
【００１０】また、前記表示ＲＡＭの前記先頭アドレス
データ記憶部は可変長であることが好適である。これに
よって、表示行数を任意に設定することができる。ま
た、前記表示ＲＡＭの前記表示データの記憶部は可変長
であることが好適である。これによって１行の表示デー
タ数を任意に変更することができる。
データ記憶部は可変長であることが好適である。これに
よって、表示行数を任意に設定することができる。ま
た、前記表示ＲＡＭの前記表示データの記憶部は可変長
であることが好適である。これによって１行の表示デー
タ数を任意に変更することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。 「第１実施形態」図１は、第１実施形態の表示コントロ
ーラの全体構成を示すブロック図である。 ＲＡＭ１０
には、表示装置の表示位置に対応したアドレスに表示す
べき文字データ（コードデータ）が記憶されており、Ｖ
ＲＡＭとして機能する。なお、このＲＡＭ１０には、適
当なタイミングで、マイコンなどによって表示すべき文
字データが書き込まれる。
実施形態という）について、図面に基づいて説明する。 「第１実施形態」図１は、第１実施形態の表示コントロ
ーラの全体構成を示すブロック図である。 ＲＡＭ１０
には、表示装置の表示位置に対応したアドレスに表示す
べき文字データ（コードデータ）が記憶されており、Ｖ
ＲＡＭとして機能する。なお、このＲＡＭ１０には、適
当なタイミングで、マイコンなどによって表示すべき文
字データが書き込まれる。
【００１２】このＲＡＭ１０には、表示制御回路１２が
接続されている。この表示制御回路１２には、表示装置
における水平同期信号、垂直同期信号が供給されてい
る。そして、表示制御回路１２は、水平同期信号、垂直
同期信号に基づき、ＲＡＭ１０から文字データを読み出
し、読み出した文字データに基づき表示装置に文字表示
を行うための制御を行う。
接続されている。この表示制御回路１２には、表示装置
における水平同期信号、垂直同期信号が供給されてい
る。そして、表示制御回路１２は、水平同期信号、垂直
同期信号に基づき、ＲＡＭ１０から文字データを読み出
し、読み出した文字データに基づき表示装置に文字表示
を行うための制御を行う。
【００１３】そして、本実施形態においては、表示アド
レス格納レジスタ１４が設けられており、ここには、Ｒ
ＡＭ１０において記憶されている文字データについて、
各行の先頭アドレスが格納されている。すなわち、１行
目先頭アドレス、２行目先頭アドレス、・・・といよう
に、各先頭アドレスが表示されている。なお、この表示
アドレス格納レジスタ１４のデータもマイコン等によっ
て、適宜書き込まれる。
レス格納レジスタ１４が設けられており、ここには、Ｒ
ＡＭ１０において記憶されている文字データについて、
各行の先頭アドレスが格納されている。すなわち、１行
目先頭アドレス、２行目先頭アドレス、・・・といよう
に、各先頭アドレスが表示されている。なお、この表示
アドレス格納レジスタ１４のデータもマイコン等によっ
て、適宜書き込まれる。
【００１４】表示アドレス格納レジスタ１４には、セレ
クタ１６が接続されており、このセレクタ１６が表示ア
ドレス格納レジスタに記憶されている各行の先頭アドレ
スの中から表示行の先頭アドレスを選択して出力する。
ここで、表示行は、水平同期信号のカウントによって表
示制御回路１２が把握しており、表示制御回路１２がセ
レクタ１６に行数カウント値αを供給することによっ
て、セレクタ１６が表示行の先頭アドレスを選択する。
クタ１６が接続されており、このセレクタ１６が表示ア
ドレス格納レジスタに記憶されている各行の先頭アドレ
スの中から表示行の先頭アドレスを選択して出力する。
ここで、表示行は、水平同期信号のカウントによって表
示制御回路１２が把握しており、表示制御回路１２がセ
レクタ１６に行数カウント値αを供給することによっ
て、セレクタ１６が表示行の先頭アドレスを選択する。
【００１５】セレクタ１６の出力は、ＲＡＭアドレス指
定レジスタ１８に供給される。このＲＡＭアドレス指定
レジスタ１８は、表示制御回路１２からのロード信号Ａ
に基づいてセレクタ１６の出力を取り込む。そして、表
示制御回路１２からのインクリメント信号Ａに応じて取
り込んだ値をインクリメントする。ここで、ロード信号
Ａは各行の先頭文字に戻るタイミング、すなわち１水平
周期の先頭で出力され、インクリメント信号Ａは文字変
更のタイミングで出力される。
定レジスタ１８に供給される。このＲＡＭアドレス指定
レジスタ１８は、表示制御回路１２からのロード信号Ａ
に基づいてセレクタ１６の出力を取り込む。そして、表
示制御回路１２からのインクリメント信号Ａに応じて取
り込んだ値をインクリメントする。ここで、ロード信号
Ａは各行の先頭文字に戻るタイミング、すなわち１水平
周期の先頭で出力され、インクリメント信号Ａは文字変
更のタイミングで出力される。
【００１６】ＲＡＭアドレス指定レジスタ１８の出力
は、ＲＡＭ１０に読み出しアドレスとして供給される。
従って、ＲＡＭアドレス指定レジスタ１８によって指定
されたアドレスの文字データがＲＡＭ１０から読み出さ
れ、表示制御回路１２に供給される。表示制御回路１２
は、この文字データに基づいて、文字パターンを読み出
し、表示装置における文字表示を制御する。なお、文字
データは、コードデータであり、フォントＲＯＭなどに
各コードデータに対するドットパターンが文字パターン
として記憶されている。
は、ＲＡＭ１０に読み出しアドレスとして供給される。
従って、ＲＡＭアドレス指定レジスタ１８によって指定
されたアドレスの文字データがＲＡＭ１０から読み出さ
れ、表示制御回路１２に供給される。表示制御回路１２
は、この文字データに基づいて、文字パターンを読み出
し、表示装置における文字表示を制御する。なお、文字
データは、コードデータであり、フォントＲＯＭなどに
各コードデータに対するドットパターンが文字パターン
として記憶されている。
【００１７】この装置において、垂直同期信号が表示制
御回路１２に供給されると、表示制御回路１２は、１画
面の表示の開始を認識し、水平同期信号をカウントし始
める。そして、行数カウント値αをセレクタ１６に供給
するとともに、ロード信号ＡをＲＡＭアドレス指定レジ
スタ１８に供給する。なお、１行は、所定の数の水平走
査線数に予め対応づけられている。
御回路１２に供給されると、表示制御回路１２は、１画
面の表示の開始を認識し、水平同期信号をカウントし始
める。そして、行数カウント値αをセレクタ１６に供給
するとともに、ロード信号ＡをＲＡＭアドレス指定レジ
スタ１８に供給する。なお、１行は、所定の数の水平走
査線数に予め対応づけられている。
【００１８】これによって、行数カウント値αは、開始
時に初期値（例えば１）であり、これによって１行目の
先頭アドレスがＲＡＭアドレス指定レジスタ１８にセッ
トされ、ＲＡＭ１０から最初の文字データが出力され
る。表示制御回路１２は、１文字分の時間に対応するク
ロックを発生し、これをインクリメント信号Ａとして、
ＲＡＭアドレス指定レジスタ１８に供給する。ＲＡＭア
ドレス指定レジスタ１８は、水平方向の文字の区切り毎
に値をインクリメントすることで、ＲＡＭ１０から文字
コードが順次出力される。なお、ＲＡＭアドレス指定レ
ジスタ１８は、１行分の期間においては、１水平期間終
了毎にαに戻り繰り返し同一のアドレスを出力する。
時に初期値（例えば１）であり、これによって１行目の
先頭アドレスがＲＡＭアドレス指定レジスタ１８にセッ
トされ、ＲＡＭ１０から最初の文字データが出力され
る。表示制御回路１２は、１文字分の時間に対応するク
ロックを発生し、これをインクリメント信号Ａとして、
ＲＡＭアドレス指定レジスタ１８に供給する。ＲＡＭア
ドレス指定レジスタ１８は、水平方向の文字の区切り毎
に値をインクリメントすることで、ＲＡＭ１０から文字
コードが順次出力される。なお、ＲＡＭアドレス指定レ
ジスタ１８は、１行分の期間においては、１水平期間終
了毎にαに戻り繰り返し同一のアドレスを出力する。
【００１９】垂直方向における１行分の期間を経過する
と、行数カウント値αがインクリメントされ、セレクタ
１６において選択する表示アドレス格納レジスタの先頭
アドレスが次の行の先頭アドレスになる。例えば、１行
目の先頭アドレスの次には２行目の先頭アドレスが選択
される。
と、行数カウント値αがインクリメントされ、セレクタ
１６において選択する表示アドレス格納レジスタの先頭
アドレスが次の行の先頭アドレスになる。例えば、１行
目の先頭アドレスの次には２行目の先頭アドレスが選択
される。
【００２０】また、ロード信号Ａが出力され、これによ
ってＲＡＭアドレス指定レジスタ１８に、セレクタ１６
からの出力を取り込む。例えば、１行目の先頭アドレス
の次には２行目の先頭アドレスが取り込まれる。そし
て、取り込まれた先頭アドレスがＲＡＭアドレスとして
ＲＡＭ１０に供給され、そのアドレスの文字データが出
力される。インクリメント信号Ａについては、各行につ
いて同様に出力され、その行の文字データが順次出力さ
れる。
ってＲＡＭアドレス指定レジスタ１８に、セレクタ１６
からの出力を取り込む。例えば、１行目の先頭アドレス
の次には２行目の先頭アドレスが取り込まれる。そし
て、取り込まれた先頭アドレスがＲＡＭアドレスとして
ＲＡＭ１０に供給され、そのアドレスの文字データが出
力される。インクリメント信号Ａについては、各行につ
いて同様に出力され、その行の文字データが順次出力さ
れる。
【００２１】このように、本実施形態においては、表示
アドレス格納レジスタ１４を有しており、この表示アド
レス格納レジスタ１４にＲＡＭ１０の各行の先頭の文字
データが記憶されているアドレスが記憶されている。従
って、この表示アドレス格納レジスタ１４からデータを
読み出すことで、演算することなくＲＡＭ１０から文字
データを読み出すことができる。従って、回路規模を小
さくすることができる。また、表示アドレス格納レジス
タ１４の記載内容を変更することで、表示行数を任意に
変更することができ、また１行当たりの表示文字数もＲ
ＡＭ１０における記載内容およびインクリメント信号Ａ
を変更することで対応することができる。 「第２実施形態」図２は、第２実施形態の装置の構成を
示すブロック図であり、図３はＲＡＭ１０の構成を示す
図である。本実施形態においては、ＲＡＭ１０の内部に
各行の表示用データ先頭アドレスを記憶する行データア
ドレステーブルが設けられている。そして、この行デー
タアドレステーブルの先頭アドレスが先頭アドレス格納
レジスタ２０に記憶されている。この先頭アドレス格納
レジスタ２０へのデータの記憶はマイコンによって行わ
れる。この先頭アドレス格納レジスタ２０に記憶されて
いる行データアドレステーブル先頭アドレスがＲＡＭア
ドレス参照レジスタ２２の１画面の最初（垂直同期信号
の後）に取り込まれる。この先頭アドレス格納レジスタ
２０の出力は、ＲＡＭ１０に読み出しアドレスとして供
給され、該当アドレスのデータが出力される。
アドレス格納レジスタ１４を有しており、この表示アド
レス格納レジスタ１４にＲＡＭ１０の各行の先頭の文字
データが記憶されているアドレスが記憶されている。従
って、この表示アドレス格納レジスタ１４からデータを
読み出すことで、演算することなくＲＡＭ１０から文字
データを読み出すことができる。従って、回路規模を小
さくすることができる。また、表示アドレス格納レジス
タ１４の記載内容を変更することで、表示行数を任意に
変更することができ、また１行当たりの表示文字数もＲ
ＡＭ１０における記載内容およびインクリメント信号Ａ
を変更することで対応することができる。 「第２実施形態」図２は、第２実施形態の装置の構成を
示すブロック図であり、図３はＲＡＭ１０の構成を示す
図である。本実施形態においては、ＲＡＭ１０の内部に
各行の表示用データ先頭アドレスを記憶する行データア
ドレステーブルが設けられている。そして、この行デー
タアドレステーブルの先頭アドレスが先頭アドレス格納
レジスタ２０に記憶されている。この先頭アドレス格納
レジスタ２０へのデータの記憶はマイコンによって行わ
れる。この先頭アドレス格納レジスタ２０に記憶されて
いる行データアドレステーブル先頭アドレスがＲＡＭア
ドレス参照レジスタ２２の１画面の最初（垂直同期信号
の後）に取り込まれる。この先頭アドレス格納レジスタ
２０の出力は、ＲＡＭ１０に読み出しアドレスとして供
給され、該当アドレスのデータが出力される。
【００２２】また、ＲＡＭ１０には、図３に示すよう
に、行アドレステーブルが先頭アドレス格納レジスタ２
０に記憶されているデータを先頭アドレスとして記憶し
ている。この行アドレステーブルにはＲＡＭ１０の各行
の文字データが記憶されているエリアの先頭アドレスが
記憶されている。
に、行アドレステーブルが先頭アドレス格納レジスタ２
０に記憶されているデータを先頭アドレスとして記憶し
ている。この行アドレステーブルにはＲＡＭ１０の各行
の文字データが記憶されているエリアの先頭アドレスが
記憶されている。
【００２３】この第２実施形態の動作を説明すると、ま
ず垂直同期信号に基づいて、表示制御回路１２がロード
信号ＢをＲＡＭアドレス参照レジスタ２２に供給する。
これによって、先頭アドレス格納レジスタ２０に記憶さ
れているＲＡＭ１０の行データアドレステーブルの先頭
アドレスαが取り込まれる。そこで、この先頭アドレス
αが１画面の最初の表示行の文字データ読み出しアドレ
スとしてＲＡＭ１０に供給され、そこに記憶されている
１行目の文字データ先頭アドレスが出力される。このＲ
ＡＭ１０からの行先頭アドレスは、ＲＡＭアドレス指定
レジスタ１８に供給される。一方、１水平周期の先頭
で、ロード信号Ａが出力され、これがＲＡＭアドレス指
定レジスタ１８に供給されるため、ＲＡＭ１０の出力で
ある各行の文字データの先頭アドレスがＲＡＭアドレス
指定レジスタ１８に取り込まれる。
ず垂直同期信号に基づいて、表示制御回路１２がロード
信号ＢをＲＡＭアドレス参照レジスタ２２に供給する。
これによって、先頭アドレス格納レジスタ２０に記憶さ
れているＲＡＭ１０の行データアドレステーブルの先頭
アドレスαが取り込まれる。そこで、この先頭アドレス
αが１画面の最初の表示行の文字データ読み出しアドレ
スとしてＲＡＭ１０に供給され、そこに記憶されている
１行目の文字データ先頭アドレスが出力される。このＲ
ＡＭ１０からの行先頭アドレスは、ＲＡＭアドレス指定
レジスタ１８に供給される。一方、１水平周期の先頭
で、ロード信号Ａが出力され、これがＲＡＭアドレス指
定レジスタ１８に供給されるため、ＲＡＭ１０の出力で
ある各行の文字データの先頭アドレスがＲＡＭアドレス
指定レジスタ１８に取り込まれる。
【００２４】これによって、ＲＡＭアドレス指定レジス
タ１８から該当行の文字データの先頭アドレスが指定さ
れ、ここから文字データが出力される。文字データの区
切りごとにインクリメント信号Ａが表示制御回路１２か
らＲＡＭアドレス指定レジスタ１８に供給され、これに
よって文字データがＲＡＭ１０から順次読み出される。
タ１８から該当行の文字データの先頭アドレスが指定さ
れ、ここから文字データが出力される。文字データの区
切りごとにインクリメント信号Ａが表示制御回路１２か
らＲＡＭアドレス指定レジスタ１８に供給され、これに
よって文字データがＲＡＭ１０から順次読み出される。
【００２５】なお、図３には３行の文字表示を行う例が
示されており、１行目の文字データ先頭アドレスがβ、
２行目の文字データ先頭アドレスがγ、３行目の文字デ
ータ先頭アドレスがδであり、行データアドレステーブ
ルから読み出されてこれら先頭アドレスβ、γ、δに基
づいて、各行の文字データがそれぞれ読み出される。
示されており、１行目の文字データ先頭アドレスがβ、
２行目の文字データ先頭アドレスがγ、３行目の文字デ
ータ先頭アドレスがδであり、行データアドレステーブ
ルから読み出されてこれら先頭アドレスβ、γ、δに基
づいて、各行の文字データがそれぞれ読み出される。
【００２６】そして、行が変わるときには、インクリメ
ント信号Ｂが表示制御回路１２からＲＡＭアドレス参照
レジスタ２２に供給され、内容がインクリメントされ
る。これによって、ＲＡＭ１０の行データアドレステー
ブルの次のデータである次行の文字データ先頭アドレス
が出力される。このとき表示制御回路１２からはロード
信号ＡがＲＡＭアドレス指定レジスタ１８に供給され、
これによって次の行の文字データ先頭アドレスがＲＡＭ
アドレス指定レジスタ１８に取り込まれる。従って、Ｒ
ＡＭ１０から次の行の文字データが読み出され、インク
リメント信号Ａによって順次該当行の文字データが読み
出される。
ント信号Ｂが表示制御回路１２からＲＡＭアドレス参照
レジスタ２２に供給され、内容がインクリメントされ
る。これによって、ＲＡＭ１０の行データアドレステー
ブルの次のデータである次行の文字データ先頭アドレス
が出力される。このとき表示制御回路１２からはロード
信号ＡがＲＡＭアドレス指定レジスタ１８に供給され、
これによって次の行の文字データ先頭アドレスがＲＡＭ
アドレス指定レジスタ１８に取り込まれる。従って、Ｒ
ＡＭ１０から次の行の文字データが読み出され、インク
リメント信号Ａによって順次該当行の文字データが読み
出される。
【００２７】このようにして、本実施形態において、Ｒ
ＡＭ１０に記憶されている各行の文字データの先頭アド
レスを順次読み出し、文字データを読み出すことができ
る。そして、第１実施形態同様、計算が不要でアドレス
を発生できるため、アドレス発生のための回路が小規模
にできる。また、ＲＡＭ１０に行データアドレステーブ
ルを設けるため、その容量が容易に変更でき、表示行数
の変更などに容易に対応することができる。また、行デ
ータアドレステーブル、文字データを複数設けておき、
先頭アドレス格納レジスタ２０の記載内容を変更するこ
とで、異なる文字データの表示も容易に行うことができ
る。
ＡＭ１０に記憶されている各行の文字データの先頭アド
レスを順次読み出し、文字データを読み出すことができ
る。そして、第１実施形態同様、計算が不要でアドレス
を発生できるため、アドレス発生のための回路が小規模
にできる。また、ＲＡＭ１０に行データアドレステーブ
ルを設けるため、その容量が容易に変更でき、表示行数
の変更などに容易に対応することができる。また、行デ
ータアドレステーブル、文字データを複数設けておき、
先頭アドレス格納レジスタ２０の記載内容を変更するこ
とで、異なる文字データの表示も容易に行うことができ
る。
【００２８】ここで、表示行数を変更可能にする場合に
は、行データアドレステーブルのデータ長を変更可能に
する必要がある。この場合には、行データアドレステー
ブルにデータ長を埋め込んでおくか、またはデータ終了
を示すデータをデータの最後に記載しておけばよい。
は、行データアドレステーブルのデータ長を変更可能に
する必要がある。この場合には、行データアドレステー
ブルにデータ長を埋め込んでおくか、またはデータ終了
を示すデータをデータの最後に記載しておけばよい。
【００２９】また、各行の文字数を変更する場合には、
各行の文字データ数が変更される。そこで、各行の文字
データに、データ長を埋め込んでおくか、またはデータ
終了を示すデータを最後に記載しておけばよい。このよ
うにして、文字データの表示行数が変更されても、各行
の文字データの先頭アドレスを読み出すことができ、ま
た１行内の文字数が変更された場合においても１行の文
字データを最後まで読み出すことができる。
各行の文字データ数が変更される。そこで、各行の文字
データに、データ長を埋め込んでおくか、またはデータ
終了を示すデータを最後に記載しておけばよい。このよ
うにして、文字データの表示行数が変更されても、各行
の文字データの先頭アドレスを読み出すことができ、ま
た１行内の文字数が変更された場合においても１行の文
字データを最後まで読み出すことができる。
【００３０】なお、上記実施形態において、文字データ
と記載したが、この文字データは各種キャラクタデータ
を含む。
と記載したが、この文字データは各種キャラクタデータ
を含む。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
先頭アドレスデータ記憶部に先頭アドレスデータを記憶
したため、これによって順次各行の先頭アドレスをアド
レッシングすることができ、各行の先頭アドレスを演算
算出する必要がなくなる。
先頭アドレスデータ記憶部に先頭アドレスデータを記憶
したため、これによって順次各行の先頭アドレスをアド
レッシングすることができ、各行の先頭アドレスを演算
算出する必要がなくなる。
【図１】 第１実施形態の表示コントローラの構成を示
すブロック図である。
すブロック図である。
【図２】 第２実施形態の表示コントローラの構成を示
すブロック図である。
すブロック図である。
【図３】 第２実施形態のＲＡＭ１０の構成を示す図で
ある。
ある。
１０ ＲＡＭ、１２ 表示制御回路、１４ 表示アドレ
ス格納レジスタ、１６セレクタ、１８ ＲＡＭアドレス
指定レジスタ、２０ 先頭アドレス格納レジスタ、２２
ＲＡＭアドレス参照レジスタ。
ス格納レジスタ、１６セレクタ、１８ ＲＡＭアドレス
指定レジスタ、２０ 先頭アドレス格納レジスタ、２２
ＲＡＭアドレス参照レジスタ。
Claims (5)
- 【請求項１】 表示装置における表示データを記憶する
表示用ＲＡＭからのデータ読み出しを制御する表示コン
トローラにおいて、 表示用ＲＡＭにおける各行の先頭アドレスに対応する先
頭アドレスデータを記憶する先頭アドレスデータ記憶部
と、 表示行に対応した先頭アドレスデータに基づいて、表示
ＲＡＭの各行のアドレスを決定して、表示ＲＡＭに記憶
されている表示データを順次読み出す読み出し回路と、 を有することを特徴とする表示コントローラ。 - 【請求項２】 請求項１に記載の表示コントローラにお
いて、 前記先頭アドレスデータ記憶部は、前記表示ＲＡＭとは
独立して設けられたレジスタであり、 前記読み出し回路は、前記レジスタからの先頭アドレス
データに基づき、表示ＲＡＭから表示データを読み出す
ことを特徴とする表示コントローラ。 - 【請求項３】 請求項１に記載の表示コントローラにお
いて、 前記先頭アドレスデータ記憶部は、前記表示ＲＡＭの一
部で構成されており、前記読み出し回路は、前記表示Ｒ
ＡＭの先頭アドレスデータ記憶部から先頭アドレスデー
タに基づき、表示ＲＡＭから表示データを読み出すこと
を特徴とする表示コントローラ。 - 【請求項４】 請求項３に記載の表示コントローラにお
いて、 前記表示ＲＡＭの前記先頭アドレスデータ記憶部は可変
長であることを特徴とする表示コントローラ。 - 【請求項５】 請求項３または４に記載の表示コントロ
ーラにおいて、 前記表示ＲＡＭの前記表示データの記憶部は可変長であ
ることを特徴とする表示コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34125599A JP2001154652A (ja) | 1999-11-30 | 1999-11-30 | 表示コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34125599A JP2001154652A (ja) | 1999-11-30 | 1999-11-30 | 表示コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001154652A true JP2001154652A (ja) | 2001-06-08 |
Family
ID=18344628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34125599A Pending JP2001154652A (ja) | 1999-11-30 | 1999-11-30 | 表示コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001154652A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588133A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Screen memory control system |
| JPS57158885A (en) * | 1981-03-27 | 1982-09-30 | Pana Facom Kk | Character display unit |
| JPH0387897A (ja) * | 1989-08-31 | 1991-04-12 | Anritsu Corp | Ｃｒｔ表示装置のメモリ読出制御回路 |
| JPH0395595A (ja) * | 1989-09-08 | 1991-04-19 | Anritsu Corp | 文字表示装置 |
-
1999
- 1999-11-30 JP JP34125599A patent/JP2001154652A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588133A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Screen memory control system |
| JPS57158885A (en) * | 1981-03-27 | 1982-09-30 | Pana Facom Kk | Character display unit |
| JPH0387897A (ja) * | 1989-08-31 | 1991-04-12 | Anritsu Corp | Ｃｒｔ表示装置のメモリ読出制御回路 |
| JPH0395595A (ja) * | 1989-09-08 | 1991-04-19 | Anritsu Corp | 文字表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100615 |