JPH0530278B2 - - Google Patents
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- JPH0530278B2 JPH0530278B2 JP59021334A JP2133484A JPH0530278B2 JP H0530278 B2 JPH0530278 B2 JP H0530278B2 JP 59021334 A JP59021334 A JP 59021334A JP 2133484 A JP2133484 A JP 2133484A JP H0530278 B2 JPH0530278 B2 JP H0530278B2
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- color
- display
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- pattern
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Links
- 230000004397 blinking Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 14
- 239000003086 colorant Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 101100082594 Arabidopsis thaliana PDC4 gene Proteins 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/024—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour registers, e.g. to control background, foreground, surface filling
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、表示面上に文字やキヤラクタをカ
ラー表示させるデイスプレイコントローラに関す
る。
ラー表示させるデイスプレイコントローラに関す
る。
近年のビデオゲームマシンやその他のグラフイ
ツク表示装置においては、動画と静止画とを併せ
て表示することができるデイスプレイコントロー
ラが用いられる場合が多い。そして、この種のデ
イスプレイコントローラにおける静止画表示にお
いては、他の表示モードに較べてキヤラクタパタ
ーンが小さく設定されているテキストモードと呼
ばれる表示モードがある。このテキストモードに
おけるキヤラクタパターンの大きさは、例えば、
他の表示モードにおけるパターンの大きさが８×
８画素である場合に、８×６画素程度に設定さ
れ、パターンが小さい分だけ、表示面上に多くの
キヤラクタパターンを表示することができる利点
がある。したがつて、文字パターンを表示する場
合などは、表示面上に多数の文字が表示できるか
ら、１画面で表示し得る情報量が多くなり、極め
て有利である。
ツク表示装置においては、動画と静止画とを併せ
て表示することができるデイスプレイコントロー
ラが用いられる場合が多い。そして、この種のデ
イスプレイコントローラにおける静止画表示にお
いては、他の表示モードに較べてキヤラクタパタ
ーンが小さく設定されているテキストモードと呼
ばれる表示モードがある。このテキストモードに
おけるキヤラクタパターンの大きさは、例えば、
他の表示モードにおけるパターンの大きさが８×
８画素である場合に、８×６画素程度に設定さ
れ、パターンが小さい分だけ、表示面上に多くの
キヤラクタパターンを表示することができる利点
がある。したがつて、文字パターンを表示する場
合などは、表示面上に多数の文字が表示できるか
ら、１画面で表示し得る情報量が多くなり、極め
て有利である。
ところで、従来のデイスプレイ・コントローラ
においては、テキストモード時における１画面内
の指定色が、キヤラクタパターンとその背景色と
で各々１色しか指定できないため、その表示面が
極めて単調なものとなる欠点があつた。
においては、テキストモード時における１画面内
の指定色が、キヤラクタパターンとその背景色と
で各々１色しか指定できないため、その表示面が
極めて単調なものとなる欠点があつた。
この発明は、上述した事情に鑑みてなされたも
ので、その目的とするところは、テキストモード
時における同一画面において、キヤラクタパター
ンの色とその背景色とを、共に複数色指定するこ
とができ、さらに、これらの指定色を周期的に入
れ替えて画面の一部もしくは全部をブリンキング
させることができるデイスプレイ・コントローラ
を提供するところにある。
ので、その目的とするところは、テキストモード
時における同一画面において、キヤラクタパター
ンの色とその背景色とを、共に複数色指定するこ
とができ、さらに、これらの指定色を周期的に入
れ替えて画面の一部もしくは全部をブリンキング
させることができるデイスプレイ・コントローラ
を提供するところにある。
この発明は、予め記憶されたキヤラクタパター
ンに基づいて表示面上の表示を制御するデイスプ
レイコントローラにおいて、前記表示面上の表示
位置に対応する複数の記憶エリアからなり、前記
キヤラクタパターンを指定する情報を記憶するパ
ターン名称テーブル２ｂと、キヤラクタパターン
およびその背景の色を組として複数組の色情報を
記憶する複数の色情報レジスタ２０，２１と、前
記表示面上の表示位置に対応する複数の記憶エリ
アからなり、前記各色情報レジスタのいずれかを
指定する情報が記憶されるカラーセレクトテーブ
ル２ｃと、任意の表示位置に対してブリンキング
を指示するブリンキング指示手段５５と、前記カ
ラーセレクトテーブルが選択した色情報レジスタ
の内容および前記パターン名称テーブルで指定さ
れたキヤラクタパターンに基づいてキヤラクタパ
ターンおよびその背景の色を指定するアドレス信
号を発生するとともに、ブリンキング表示が指定
されている場合には、所定周期で前記複数の色情
報レジスタを順次切り替えるカラー制御部１２〜
１５，３４，５５と、前記表示面上の表示色を指
示する表示用信号が各アドレス毎に記憶されるカ
ラーパレツト３５と、を具備し、前記カラー制御
部が発生するアドレス信号に基づいて前記カラー
パレツト内の表示用信号を読み出し、読み出した
表示用信号に基づいてカラー表示を行うことを特
徴としている。
ンに基づいて表示面上の表示を制御するデイスプ
レイコントローラにおいて、前記表示面上の表示
位置に対応する複数の記憶エリアからなり、前記
キヤラクタパターンを指定する情報を記憶するパ
ターン名称テーブル２ｂと、キヤラクタパターン
およびその背景の色を組として複数組の色情報を
記憶する複数の色情報レジスタ２０，２１と、前
記表示面上の表示位置に対応する複数の記憶エリ
アからなり、前記各色情報レジスタのいずれかを
指定する情報が記憶されるカラーセレクトテーブ
ル２ｃと、任意の表示位置に対してブリンキング
を指示するブリンキング指示手段５５と、前記カ
ラーセレクトテーブルが選択した色情報レジスタ
の内容および前記パターン名称テーブルで指定さ
れたキヤラクタパターンに基づいてキヤラクタパ
ターンおよびその背景の色を指定するアドレス信
号を発生するとともに、ブリンキング表示が指定
されている場合には、所定周期で前記複数の色情
報レジスタを順次切り替えるカラー制御部１２〜
１５，３４，５５と、前記表示面上の表示色を指
示する表示用信号が各アドレス毎に記憶されるカ
ラーパレツト３５と、を具備し、前記カラー制御
部が発生するアドレス信号に基づいて前記カラー
パレツト内の表示用信号を読み出し、読み出した
表示用信号に基づいてカラー表示を行うことを特
徴としている。
以下、図面を参照してこの発明の実施例につい
て説明する。
て説明する。
第１図は、この発明の一実施例の構成を示すブ
ロツク図である。なお、この実施例の他の表示モ
ードに関する構成および動作は、従来のデイスプ
レイコントローラと同様であるので、その説明を
省略する。図において、１はVRAM（ビデオ
RAM）２の内容に基づいてCRT表示装置等にカ
ラー表示を行う画像データ処理部であり、CPU
（中央処理装置）３の制御命令に従つて表示内容
を変化させるようになつている。４はCPU３で
用いられるプログラムが記憶されているメモリで
ある。
ロツク図である。なお、この実施例の他の表示モ
ードに関する構成および動作は、従来のデイスプ
レイコントローラと同様であるので、その説明を
省略する。図において、１はVRAM（ビデオ
RAM）２の内容に基づいてCRT表示装置等にカ
ラー表示を行う画像データ処理部であり、CPU
（中央処理装置）３の制御命令に従つて表示内容
を変化させるようになつている。４はCPU３で
用いられるプログラムが記憶されているメモリで
ある。
ここで、VRAM２について説明する。第２図
はVRAM２の記憶内容を示す図であり、この図
に示すように、VRAM２は１アドレス８ビツト
のメモリとなつている。２ａは文字や数字等のキ
ヤラクタパターンが記憶されているパターンジエ
ネレータテーブル（以下PGTと略称する）であ
り、８アドレス毎に１つのキヤラクタパターンが
記憶されている。この場合、各キヤラクタパター
ンは８×６ドツトで構成されており、PGT２ａ
の下位２ビツトはキヤラクタの構成ビツトから除
外されている。例えば、第３図は、文字「Ａ」の
キヤラクタパターンとPGT２ａ内の記憶データ
の対応関係を示す図であり、図に示すように、記
憶データの“１”がキヤラクタパターンに、“０”
がキヤラクタの背景に各々対応し、また、下位２
ビツト（D1，D0）はキヤラクタパターンを構成
していない。このPGT２ａの容量は2048バイト
に設定されており、これにより、PGT２ａ内に
は256（2048÷８）種のキヤラクタパターンが設定
し得るようになつている。次に、２ｂは、
VRAM２内のアドレス「0000」〜「1919」が割
り当てられているパターン名称テーブル（以下
PNTと略称する）である。ここで、第４図はこ
の実施例における表示面上の表示区画を示す図で
あり、この図に示す郡ように、この実施例におけ
るテキストモードでは、80列×24行の表示区画に
分けられている。この場合、各表示区画には前述
したキヤラクタパターンが１個づつ表示されるよ
うになつている。なお、以下の説明においては、
この表示区画を表示位置と称する。そして、第２
図に示すPNT２ｂのアドレス「0000」〜「1919」
は各々表示位置０〜1919に対応しており、また、
各アドレス内にはPGT２ａ内のキヤラクタパタ
ーンのいずれかを選択するデータが格納されてい
る。この場合、PGT２ａ内に記憶されるキヤラ
クタパターンが英数字等の文字パターンであれ
ば、PNT２ｂ内の選択データは、アスキーコー
ド等を用いてもよい。このPNT２ｂは各アドレ
スが各々表示位置０〜1919に対応しているから、
その容量は1920バイトとなる。次に、第２図に示
す２ｃは、240バイトの記憶エリアから成るカラ
ーセレクトテーブル（以下CSTと略称する）で
あり、テーブル内の各ビツトが、各々第６図に示
すように画面の表示位置０〜1919に対応してい
る。
はVRAM２の記憶内容を示す図であり、この図
に示すように、VRAM２は１アドレス８ビツト
のメモリとなつている。２ａは文字や数字等のキ
ヤラクタパターンが記憶されているパターンジエ
ネレータテーブル（以下PGTと略称する）であ
り、８アドレス毎に１つのキヤラクタパターンが
記憶されている。この場合、各キヤラクタパター
ンは８×６ドツトで構成されており、PGT２ａ
の下位２ビツトはキヤラクタの構成ビツトから除
外されている。例えば、第３図は、文字「Ａ」の
キヤラクタパターンとPGT２ａ内の記憶データ
の対応関係を示す図であり、図に示すように、記
憶データの“１”がキヤラクタパターンに、“０”
がキヤラクタの背景に各々対応し、また、下位２
ビツト（D1，D0）はキヤラクタパターンを構成
していない。このPGT２ａの容量は2048バイト
に設定されており、これにより、PGT２ａ内に
は256（2048÷８）種のキヤラクタパターンが設定
し得るようになつている。次に、２ｂは、
VRAM２内のアドレス「0000」〜「1919」が割
り当てられているパターン名称テーブル（以下
PNTと略称する）である。ここで、第４図はこ
の実施例における表示面上の表示区画を示す図で
あり、この図に示す郡ように、この実施例におけ
るテキストモードでは、80列×24行の表示区画に
分けられている。この場合、各表示区画には前述
したキヤラクタパターンが１個づつ表示されるよ
うになつている。なお、以下の説明においては、
この表示区画を表示位置と称する。そして、第２
図に示すPNT２ｂのアドレス「0000」〜「1919」
は各々表示位置０〜1919に対応しており、また、
各アドレス内にはPGT２ａ内のキヤラクタパタ
ーンのいずれかを選択するデータが格納されてい
る。この場合、PGT２ａ内に記憶されるキヤラ
クタパターンが英数字等の文字パターンであれ
ば、PNT２ｂ内の選択データは、アスキーコー
ド等を用いてもよい。このPNT２ｂは各アドレ
スが各々表示位置０〜1919に対応しているから、
その容量は1920バイトとなる。次に、第２図に示
す２ｃは、240バイトの記憶エリアから成るカラ
ーセレクトテーブル（以下CSTと略称する）で
あり、テーブル内の各ビツトが、各々第６図に示
すように画面の表示位置０〜1919に対応してい
る。
ここで、再び第１図に戻る。この図において、
１０は画像データ処理部１内の各部を制御するシ
ーケンシヤルコントローラであり、VRAM２内
のアドレスを指定するアドレスデータAdr，表示
面のラスタスキヤンに必要な混合周期信号
CSYNCおよび垂直同期信号VSYNC等を出力す
る。１１はVRAMインターフエイスであり、
VRAM２から出力されるデータをレジスタ１２
あるいはレジスタ１３へ供給する。この場合、レ
ジスタ１２には前述したPGT２ａ内のデータが
供給されるようになつており、また、レジスタ１
３にはCST２ｃ内のデータが供給されるように
なつている。１４はレジスタ１２から供給される
８ビツトのデータを、その最上位ビツトから順次
シフトして出力するパターンシフタであり、端子
１４ａに供給されている信号S1が“１”信号の時
にシフト動作、“０”信号の時にレジスタ１２の
出力をロードする動作となる。１５はパターンシ
フタ１４と同様に構成されているカラービツトシ
フタである。次に、２０，２１は各々８ビツトの
色情報レジスタであり、後述するロジツク回路に
より、いずれか一方が選択されるようになつてい
る。この色情報レジスタ２０，２１の上位４ビツ
トには、キヤラクタパターンの色、すなわち第３
図に示すデータ“１”の部分の色を指定するカラ
ーコードが書き込まれ、下位４ビツトにはキヤラ
クタの背景の色、すなわち、第３図に示すデータ
“０”の部分の色を指定するカラーコードが書き
込まれる。次に、２２〜２５は３ステートのバス
バツフア、２６〜３０はアンドゲート、３１〜３
３はインバータであり、これらの構成要素２２〜
３３は、色情報レジスタ２０，２１のいずれか一
方を選択するとともに、選択した色情報レジスタ
の上位４ビツトもしくは下位４ビツトのいずれか
を選択するロジツク回路３４を構成している。３
５はカラーパレツトであり、バスバツフア２２〜
２５のいずれかを介して供給される４ビツトのカ
ラーコードをデコードして、Ｒ，Ｇ，Ｂの各色の
輝度を指定するカラーデータを出力する。この場
合、各色のカラーデータRD，GD，BDは各々３
ビツトで構成され、また、これらのカラーデータ
RD，GD，BDは各々Ｄ／Ａコンバータ（以下
DACと略称する）４０〜４２に供給されて、ア
ナログのRGB信号となる。ここで参考のために、
カラーパレツト３５に供給されるカラーコード、
カラーパレツト３５が出力するカラーデータ
RD，GD，BDおよび表示面上の表示色の対応関
係の一例を第５図に示す。
１０は画像データ処理部１内の各部を制御するシ
ーケンシヤルコントローラであり、VRAM２内
のアドレスを指定するアドレスデータAdr，表示
面のラスタスキヤンに必要な混合周期信号
CSYNCおよび垂直同期信号VSYNC等を出力す
る。１１はVRAMインターフエイスであり、
VRAM２から出力されるデータをレジスタ１２
あるいはレジスタ１３へ供給する。この場合、レ
ジスタ１２には前述したPGT２ａ内のデータが
供給されるようになつており、また、レジスタ１
３にはCST２ｃ内のデータが供給されるように
なつている。１４はレジスタ１２から供給される
８ビツトのデータを、その最上位ビツトから順次
シフトして出力するパターンシフタであり、端子
１４ａに供給されている信号S1が“１”信号の時
にシフト動作、“０”信号の時にレジスタ１２の
出力をロードする動作となる。１５はパターンシ
フタ１４と同様に構成されているカラービツトシ
フタである。次に、２０，２１は各々８ビツトの
色情報レジスタであり、後述するロジツク回路に
より、いずれか一方が選択されるようになつてい
る。この色情報レジスタ２０，２１の上位４ビツ
トには、キヤラクタパターンの色、すなわち第３
図に示すデータ“１”の部分の色を指定するカラ
ーコードが書き込まれ、下位４ビツトにはキヤラ
クタの背景の色、すなわち、第３図に示すデータ
“０”の部分の色を指定するカラーコードが書き
込まれる。次に、２２〜２５は３ステートのバス
バツフア、２６〜３０はアンドゲート、３１〜３
３はインバータであり、これらの構成要素２２〜
３３は、色情報レジスタ２０，２１のいずれか一
方を選択するとともに、選択した色情報レジスタ
の上位４ビツトもしくは下位４ビツトのいずれか
を選択するロジツク回路３４を構成している。３
５はカラーパレツトであり、バスバツフア２２〜
２５のいずれかを介して供給される４ビツトのカ
ラーコードをデコードして、Ｒ，Ｇ，Ｂの各色の
輝度を指定するカラーデータを出力する。この場
合、各色のカラーデータRD，GD，BDは各々３
ビツトで構成され、また、これらのカラーデータ
RD，GD，BDは各々Ｄ／Ａコンバータ（以下
DACと略称する）４０〜４２に供給されて、ア
ナログのRGB信号となる。ここで参考のために、
カラーパレツト３５に供給されるカラーコード、
カラーパレツト３５が出力するカラーデータ
RD，GD，BDおよび表示面上の表示色の対応関
係の一例を第５図に示す。
次に、第１図に示す４５，４６は、各々プリセ
ツトダウンカウンタ（以下PDCと略称する）で
あり、各々端子CKに供給されるクロツク信号を
ダウンカウントするとともに、端子４５ａ，４６
ａに“１”信号が提供されると、タイマレジスタ
４８の上位および下位４ビツトを、プリセツトデ
ータとしてロードするようになつている。４９，
５０は各々PDC４５，４６の出力データが
「0000」となつた時に“１”信号を出力する０検
出回路であり、５１はセツト優先のＳ−Ｒフリツ
プフロツプ（以下FFと略称する）である。５２
は１／10分周器であり、垂直同期信号VSYNC
（周期16.6msec）を１／10に分周して、PDC４
５，４６のダウンカウント用クロツク信号Dφ（周
期166msec）を出力する。そして、このクロツク
信号Dφはアンドゲート５３，５４を各々介して、
PDC４５，４６に供給される。上述した各構成
要素４５〜５４で、ブリンキング制御部５５が構
成されている。
ツトダウンカウンタ（以下PDCと略称する）で
あり、各々端子CKに供給されるクロツク信号を
ダウンカウントするとともに、端子４５ａ，４６
ａに“１”信号が提供されると、タイマレジスタ
４８の上位および下位４ビツトを、プリセツトデ
ータとしてロードするようになつている。４９，
５０は各々PDC４５，４６の出力データが
「0000」となつた時に“１”信号を出力する０検
出回路であり、５１はセツト優先のＳ−Ｒフリツ
プフロツプ（以下FFと略称する）である。５２
は１／10分周器であり、垂直同期信号VSYNC
（周期16.6msec）を１／10に分周して、PDC４
５，４６のダウンカウント用クロツク信号Dφ（周
期166msec）を出力する。そして、このクロツク
信号Dφはアンドゲート５３，５４を各々介して、
PDC４５，４６に供給される。上述した各構成
要素４５〜５４で、ブリンキング制御部５５が構
成されている。
また、前述した色情報レジスタ２０，２１およ
びタイマレジスタ４８には、CPU３からインタ
ーフエイス５６を介してデータが供給されるよう
になつている。なお、CPU３はシーケンシヤル
コントローラ１０およびVRAMインターフエイ
ス１１を介してVRAM２にデータを書き込める
ようになつているが、この書き込み経路について
は、この発明の要旨ではないので、説明および図
示を省略する。
びタイマレジスタ４８には、CPU３からインタ
ーフエイス５６を介してデータが供給されるよう
になつている。なお、CPU３はシーケンシヤル
コントローラ１０およびVRAMインターフエイ
ス１１を介してVRAM２にデータを書き込める
ようになつているが、この書き込み経路について
は、この発明の要旨ではないので、説明および図
示を省略する。
次に、上述した構成によるこの実施例の動作を
説明する。
説明する。
まず、タイマレジスタ４８がクリアされてい
る場合について説明する。この場合はPDC４
６の出力データが常に「0000」となり、また、
０検出回路５０の出力信号が常時“１”とな
る。この結果、セツト優先のFF５１のＱ出力
信号が常に“１”となり、アンドゲート３０の
出力信号レベルはカラービツトシフタ１５の出
力信号のみによつて決定される。今、カラービ
ツトシフタ１５の出力信号が“１”であるとす
ると、アンドゲート３０の出力信号が“１”と
なり、この結果、アンドゲート２８，２９がイ
ネーブル状態、アンドゲート２６，２７がイン
ヒビツト状態となる。この状態において、パタ
ーンシフタ１４の出力信号が“１”になると、
アンドゲート２８の出力信号が“１”になり、
色情報レジスタ２１の上位４ビツトに格納され
ているカラーコードがカラーパレツト３５に供
給され、また、パターンシフタ１４の出力信号
が“０”になると、色情報レジスタ２１の下位
４ビツト内のカラーコードがカラーパレツト３
５へ供給される。一方、カラービツトシフタ５
の出力信号が“０”であると、上述の場合とは
逆に、アンドゲート２６，２７がイネーブル状
態、アンドゲート２８，２９がインヒビツト状
態となり、この状態において、パターンシフタ
１４の出力信号が“１”になると、色情報レジ
スタ２０の上位４ビツト内のカラーコードがカ
ラーパレツト３５に供給され、また、パターン
シフタ１４の出力信号が“０”になると、色情
報レジスタ２０の下位４ビツト内のカラーコー
ドがカラーパレツト３５に供給される。このよ
うに、カラービツトシフタ１５の出力信号は、
色情報レジスタ２０，２１のいずれか一方を選
択し、また、パターンシフタ１４の出力信号
は、選択された色情報レジスタの上位４ビツト
内か下位４ビツト内のいずれかのカラーコード
を選択する。
る場合について説明する。この場合はPDC４
６の出力データが常に「0000」となり、また、
０検出回路５０の出力信号が常時“１”とな
る。この結果、セツト優先のFF５１のＱ出力
信号が常に“１”となり、アンドゲート３０の
出力信号レベルはカラービツトシフタ１５の出
力信号のみによつて決定される。今、カラービ
ツトシフタ１５の出力信号が“１”であるとす
ると、アンドゲート３０の出力信号が“１”と
なり、この結果、アンドゲート２８，２９がイ
ネーブル状態、アンドゲート２６，２７がイン
ヒビツト状態となる。この状態において、パタ
ーンシフタ１４の出力信号が“１”になると、
アンドゲート２８の出力信号が“１”になり、
色情報レジスタ２１の上位４ビツトに格納され
ているカラーコードがカラーパレツト３５に供
給され、また、パターンシフタ１４の出力信号
が“０”になると、色情報レジスタ２１の下位
４ビツト内のカラーコードがカラーパレツト３
５へ供給される。一方、カラービツトシフタ５
の出力信号が“０”であると、上述の場合とは
逆に、アンドゲート２６，２７がイネーブル状
態、アンドゲート２８，２９がインヒビツト状
態となり、この状態において、パターンシフタ
１４の出力信号が“１”になると、色情報レジ
スタ２０の上位４ビツト内のカラーコードがカ
ラーパレツト３５に供給され、また、パターン
シフタ１４の出力信号が“０”になると、色情
報レジスタ２０の下位４ビツト内のカラーコー
ドがカラーパレツト３５に供給される。このよ
うに、カラービツトシフタ１５の出力信号は、
色情報レジスタ２０，２１のいずれか一方を選
択し、また、パターンシフタ１４の出力信号
は、選択された色情報レジスタの上位４ビツト
内か下位４ビツト内のいずれかのカラーコード
を選択する。
ところで、パターンシフタ１４には、前述し
たようにレジスタ１２を介してPGT２ａ内の
キヤラクタパターンデータが供給され、また、
このキヤラクタパターンデータが順次シフトさ
れて出力される。そして、このキヤラクタパタ
ーンデータは、第３図に示すように、キヤラク
タパターン部分が“１”、背景部分が“０”と
なつているから、キヤラクタパターン部分の色
は、色情報レジスタ２０，２１のいずれかの上
位４ビツト内のカラーコードによつて決定さ
れ、また、背景部分の色は、色情報レジスタ２
０，２１のいずれかの下位４ビツト内のカラー
コードによつて決定される。
たようにレジスタ１２を介してPGT２ａ内の
キヤラクタパターンデータが供給され、また、
このキヤラクタパターンデータが順次シフトさ
れて出力される。そして、このキヤラクタパタ
ーンデータは、第３図に示すように、キヤラク
タパターン部分が“１”、背景部分が“０”と
なつているから、キヤラクタパターン部分の色
は、色情報レジスタ２０，２１のいずれかの上
位４ビツト内のカラーコードによつて決定さ
れ、また、背景部分の色は、色情報レジスタ２
０，２１のいずれかの下位４ビツト内のカラー
コードによつて決定される。
次に、パターンシフタ１４およびカラービツ
トシフタ１５のシフトタイミングとデータロー
ドタイミングについて説明する。第７図は表示
面上の表示位置と走査線の関係を示す図であ
り、図における破線が走査線を示し、〇印が表
示面上のドツトを示している。また、各表示位
置は水平方向に６ドツトを有し、垂直方向に８
本の走査線を有している。また、期間HSCDは
表示領域に入る以前の左水平走査期間であり、
走査線は期間HSCD以降において表示面上に現
われる。
トシフタ１５のシフトタイミングとデータロー
ドタイミングについて説明する。第７図は表示
面上の表示位置と走査線の関係を示す図であ
り、図における破線が走査線を示し、〇印が表
示面上のドツトを示している。また、各表示位
置は水平方向に６ドツトを有し、垂直方向に８
本の走査線を有している。また、期間HSCDは
表示領域に入る以前の左水平走査期間であり、
走査線は期間HSCD以降において表示面上に現
われる。
以下、１番上の走査線l1に着目して説明を行
う。まず、時刻t0以前において、シーケンシヤ
ルコントローラ１０は走査線の位置から判断し
てVRAM２の「0000」番地（すなわち、PNT
２ｂの先頭番地）をアクセスし、この番地内の
パターン指定データを読み込む。そして、この
パターンデータが指定するキヤラクタパターン
の先頭番地をアクセスし、同番地内のデータを
レジスタ１２へ供給する。今、指定されたキヤ
ラクタパターンが、例えば第３図に示す「Ａ」
のパターンであつたとすると、レジスタ１２へ
書き込まれるデータは （00100000）となる。次いで、シーケンシヤ
ルコントローラ１０はCST２ｃの先頭番地を
アクセスし、同番地内のデータをレジスタ１３
に供給する。そして、時刻t0になる瞬間におい
て、信号S1とS2を“０”にして、パターンシフ
タ１４およびカラービツトシフタ１５にレジス
タ１２，１３のデータを各々ロードする。次
に、パターンシフタ１４は水平走査線の走査ス
ピードに対応して、レジスタ１２から供給され
たデータを、その最上位ビツトから順次シフト
して出力し、また、カラービツトシフタ１５
は、レジスタ１２が６ビツトシフトする毎に、
１ビツトのシフト動作を行う。この結果、走査
線l1が６ドツト分のスキヤンを行う時刻t0−t1
間においては、CST２ｃの先頭番地の最上位
ビツト（第６図参照）によつて色情報レジスタ
２０，２１のいずれかが選択される。一方、シ
ーケンシヤルコントローラ１０は、期間t0−t1
において、表示位置「１」に対応するPNT２
ｂ内の「0001」番地をアクセスし、同番地内の
キヤラクタ指定データが指定するキヤラクタパ
ターンの先頭番地をアクセスして、この番地内
のデータをレジスタ１２へ供給する。そして、
時刻t1になる瞬間において、シーケンシカルコ
ントローラ１０が信号S1を“０”にして、レジ
スタ１２内のデータをパターンシフタ４にロー
ドし、その直後に再び信号S1を“１”にして、
パターンシフタ１４をシフトモードにする。以
後は上述と同様の動作をくり返してゆくが、カ
ラービツトシフタ１５が８ビツトのシフトを終
えると、シーケンシヤルコントローラ１０は
CST２ｃのアクセス番地をインクリメントし
て、同番地内のデータをレジスタ１３へ供給す
る。そして、シーケンシヤルコントローラ１０
はカラービツトシフタ１５の９ビツト目のシフ
ト動作の直前（時刻t8の直前）において、信号
S2を一旦“０”にし、レジスタ１３内のデータ
をカラービツトシフタ１５内にロードする。そ
して、以後は上述の動作を順次くり返してゆ
く。
う。まず、時刻t0以前において、シーケンシヤ
ルコントローラ１０は走査線の位置から判断し
てVRAM２の「0000」番地（すなわち、PNT
２ｂの先頭番地）をアクセスし、この番地内の
パターン指定データを読み込む。そして、この
パターンデータが指定するキヤラクタパターン
の先頭番地をアクセスし、同番地内のデータを
レジスタ１２へ供給する。今、指定されたキヤ
ラクタパターンが、例えば第３図に示す「Ａ」
のパターンであつたとすると、レジスタ１２へ
書き込まれるデータは （00100000）となる。次いで、シーケンシヤ
ルコントローラ１０はCST２ｃの先頭番地を
アクセスし、同番地内のデータをレジスタ１３
に供給する。そして、時刻t0になる瞬間におい
て、信号S1とS2を“０”にして、パターンシフ
タ１４およびカラービツトシフタ１５にレジス
タ１２，１３のデータを各々ロードする。次
に、パターンシフタ１４は水平走査線の走査ス
ピードに対応して、レジスタ１２から供給され
たデータを、その最上位ビツトから順次シフト
して出力し、また、カラービツトシフタ１５
は、レジスタ１２が６ビツトシフトする毎に、
１ビツトのシフト動作を行う。この結果、走査
線l1が６ドツト分のスキヤンを行う時刻t0−t1
間においては、CST２ｃの先頭番地の最上位
ビツト（第６図参照）によつて色情報レジスタ
２０，２１のいずれかが選択される。一方、シ
ーケンシヤルコントローラ１０は、期間t0−t1
において、表示位置「１」に対応するPNT２
ｂ内の「0001」番地をアクセスし、同番地内の
キヤラクタ指定データが指定するキヤラクタパ
ターンの先頭番地をアクセスして、この番地内
のデータをレジスタ１２へ供給する。そして、
時刻t1になる瞬間において、シーケンシカルコ
ントローラ１０が信号S1を“０”にして、レジ
スタ１２内のデータをパターンシフタ４にロー
ドし、その直後に再び信号S1を“１”にして、
パターンシフタ１４をシフトモードにする。以
後は上述と同様の動作をくり返してゆくが、カ
ラービツトシフタ１５が８ビツトのシフトを終
えると、シーケンシヤルコントローラ１０は
CST２ｃのアクセス番地をインクリメントし
て、同番地内のデータをレジスタ１３へ供給す
る。そして、シーケンシヤルコントローラ１０
はカラービツトシフタ１５の９ビツト目のシフ
ト動作の直前（時刻t8の直前）において、信号
S2を一旦“０”にし、レジスタ１３内のデータ
をカラービツトシフタ１５内にロードする。そ
して、以後は上述の動作を順次くり返してゆ
く。
上述した動作によれば、CST２ｃ内のビツ
トのうち“１”が立てられたビツトに対応する
表示位置のキヤラクタパターンは、色情報レジ
スタ２１の上位４ビツトによつてそのキヤラク
タの部分の色が下位４ビツトによつて背景部分
の色が各々決定され、また、“０”が立てられ
たビツトに対応する表示位置のキヤラクタパタ
ーンは、色情報レジスタ２０の上位および下位
４ビツトによつて、そのキヤラクタ部分および
背景部分の色が各々決定される。
トのうち“１”が立てられたビツトに対応する
表示位置のキヤラクタパターンは、色情報レジ
スタ２１の上位４ビツトによつてそのキヤラク
タの部分の色が下位４ビツトによつて背景部分
の色が各々決定され、また、“０”が立てられ
たビツトに対応する表示位置のキヤラクタパタ
ーンは、色情報レジスタ２０の上位および下位
４ビツトによつて、そのキヤラクタ部分および
背景部分の色が各々決定される。
また、上述した説明から明らかなように、こ
の実施例においては、次の表示位置のスキヤン
開始直前において、そのスキヤンに必要な表示
用データを、レジスタ１２，１３に待期させる
ようにしている。
の実施例においては、次の表示位置のスキヤン
開始直前において、そのスキヤンに必要な表示
用データを、レジスタ１２，１３に待期させる
ようにしている。
次に、タイマレジスタ４８にデータがセツト
された場合の動作について説明する。
された場合の動作について説明する。
まず、タイマレジスタ４８にデータがロード
されると、このデータの上位および下位４ビツ
トが、PDC４５，４６に各々供給され、この
結果、０検出回路４９，５０の出力信号が共に
“０”となり、PDC４５，４６がダウンカウン
トモードとなる。一方、タイマレジスタ４８に
データがロードされる前は、FF５１のＱ出力
が“１”信号となつているから、PDC４５，
４６が共にダウンカウントモードになつた時点
においては、クロツク信号Dφはアンドゲート
５３を介してPDC４５に供給され、PDC４６
にはクロツク信号Dφは供給されない。この結
果PDC４５がダウンカウントを行い、このカ
ウント結果が「0000」となると、０検出回路４
９が“１”信号を出力する。これにより、
PDC４５がタイマレジスタ４８の上位４ビツ
トを再びロードするとともに、FF５１がリセ
ツトされる。FF５１がリセツトされると、
出力が“１”信号になるから、クロツク信号
Dφがアンドゲート５４を介してPDC４６に供
給され、この結果、PDC４６がダウンカウン
トを開始する。そして、PDC４６のカウント
結果が「0000」となると、０検出回路５０が
“１”信号を出力し、これにより、PDC４６が
タイマレジスタ４８の下位４ビツトをロードす
るとともに、FF５１がセツトされる。FF５１
がセツトされると、PDC４５が再びダウンカ
ウントを開始し、以降は上述した動作をくり返
す。このように、FF５１のＱ出力信号が交互
に“１”と“０”とになるが、“１”信号とな
る期間はPDC４５がダウンカウントを行つて
いる期間であり、“０”信号となる期間はPDC
４６がダウンカウントを行つている期間であ
る。すなわち、“１”信号期間はタイマレジス
タ４８の上位４ビツトのデータに対応し、“０”
信号期間はタイマレジスタ４８の下位４ビツト
のデータに対応する。
されると、このデータの上位および下位４ビツ
トが、PDC４５，４６に各々供給され、この
結果、０検出回路４９，５０の出力信号が共に
“０”となり、PDC４５，４６がダウンカウン
トモードとなる。一方、タイマレジスタ４８に
データがロードされる前は、FF５１のＱ出力
が“１”信号となつているから、PDC４５，
４６が共にダウンカウントモードになつた時点
においては、クロツク信号Dφはアンドゲート
５３を介してPDC４５に供給され、PDC４６
にはクロツク信号Dφは供給されない。この結
果PDC４５がダウンカウントを行い、このカ
ウント結果が「0000」となると、０検出回路４
９が“１”信号を出力する。これにより、
PDC４５がタイマレジスタ４８の上位４ビツ
トを再びロードするとともに、FF５１がリセ
ツトされる。FF５１がリセツトされると、
出力が“１”信号になるから、クロツク信号
Dφがアンドゲート５４を介してPDC４６に供
給され、この結果、PDC４６がダウンカウン
トを開始する。そして、PDC４６のカウント
結果が「0000」となると、０検出回路５０が
“１”信号を出力し、これにより、PDC４６が
タイマレジスタ４８の下位４ビツトをロードす
るとともに、FF５１がセツトされる。FF５１
がセツトされると、PDC４５が再びダウンカ
ウントを開始し、以降は上述した動作をくり返
す。このように、FF５１のＱ出力信号が交互
に“１”と“０”とになるが、“１”信号とな
る期間はPDC４５がダウンカウントを行つて
いる期間であり、“０”信号となる期間はPDC
４６がダウンカウントを行つている期間であ
る。すなわち、“１”信号期間はタイマレジス
タ４８の上位４ビツトのデータに対応し、“０”
信号期間はタイマレジスタ４８の下位４ビツト
のデータに対応する。
今、カラービツトシフタ１５の出力が“１”
信号であつたとすると、FF５１のＱ出力が
“１”←→“０”と切り替るたびに、選択され
る色情報レジスタが２１←→２０と切り替る。
すなわち、CST２ｃ内の“１”が立てられて
いるビツトに対応する表示位置の表示色が、タ
イマレジスタ４８に書き込まれたデータに対応
する周期で切り替り、ブリンキング表示が行な
われる。したがつて、ブリンキング表示を行い
たい表示位置に対応するCST２Ｃ内のビツト
を“１”にしておけば、その表示位置の色が周
期的に切り替るから、部分的な表示強調を行う
ことができる。
信号であつたとすると、FF５１のＱ出力が
“１”←→“０”と切り替るたびに、選択され
る色情報レジスタが２１←→２０と切り替る。
すなわち、CST２ｃ内の“１”が立てられて
いるビツトに対応する表示位置の表示色が、タ
イマレジスタ４８に書き込まれたデータに対応
する周期で切り替り、ブリンキング表示が行な
われる。したがつて、ブリンキング表示を行い
たい表示位置に対応するCST２Ｃ内のビツト
を“１”にしておけば、その表示位置の色が周
期的に切り替るから、部分的な表示強調を行う
ことができる。
以上説明したように、この発明によれば、予め
記憶されたキヤラクタパターンに基づいて表示面
上の表示を制御するデイスプレイコントローラに
おいて、前記表示面上の表示位置に対応する複数
の記憶エリアからなり、前記キヤラクタパターン
を指定する情報を記憶するパターン名称テーブル
２ｂと、キヤラクタパターンおよびその背景の色
を組として複数組の色情報を記憶する複数の色情
報レジスタ２０，２１と、前記表示面上の表示位
置に対応する複数の記憶エリアからなり、前記各
色情報レジスタのいずれかを指定する情報が記憶
されるカラーセレクトテーブル２ｃと、任意の表
示位置に対してブリンキングを指示するブリンキ
ング指示手段５５と、前記カラーセレクトテーブ
ルが選択した色情報レジスタの内容および前記パ
ターン名称テーブルで指定されたキヤラクタパタ
ーンに基づいてキヤラクタパターンおよびその背
景の色を指定するアドレス信号を発生するととも
に、ブリンキング表示が指定されている場合に
は、所定周期で前記複数の色情報レジスタを順次
切り替えるカラー制御部１２〜１５，３４，５５
と、前記表示面上の表示色を指示する表示用信号
が各アドレス毎に記憶されるカラーパレツト３５
と、を具備し、前記カラー制御部が発生するアド
レス信号に基づいて前記カラーパレツト内の表示
用信号を読み出し、読み出した表示用信号に基づ
いてカラー表示を行うようにしたので、テキスト
モード時において、キヤラクタパターンの色とそ
の背景色とを、共に複数色指定することができ、
これにより、表示の多様化を図ることができる。
また、画面の一部もしくは全部をブリンキング表
示し得るので、表示を強調することができる。
記憶されたキヤラクタパターンに基づいて表示面
上の表示を制御するデイスプレイコントローラに
おいて、前記表示面上の表示位置に対応する複数
の記憶エリアからなり、前記キヤラクタパターン
を指定する情報を記憶するパターン名称テーブル
２ｂと、キヤラクタパターンおよびその背景の色
を組として複数組の色情報を記憶する複数の色情
報レジスタ２０，２１と、前記表示面上の表示位
置に対応する複数の記憶エリアからなり、前記各
色情報レジスタのいずれかを指定する情報が記憶
されるカラーセレクトテーブル２ｃと、任意の表
示位置に対してブリンキングを指示するブリンキ
ング指示手段５５と、前記カラーセレクトテーブ
ルが選択した色情報レジスタの内容および前記パ
ターン名称テーブルで指定されたキヤラクタパタ
ーンに基づいてキヤラクタパターンおよびその背
景の色を指定するアドレス信号を発生するととも
に、ブリンキング表示が指定されている場合に
は、所定周期で前記複数の色情報レジスタを順次
切り替えるカラー制御部１２〜１５，３４，５５
と、前記表示面上の表示色を指示する表示用信号
が各アドレス毎に記憶されるカラーパレツト３５
と、を具備し、前記カラー制御部が発生するアド
レス信号に基づいて前記カラーパレツト内の表示
用信号を読み出し、読み出した表示用信号に基づ
いてカラー表示を行うようにしたので、テキスト
モード時において、キヤラクタパターンの色とそ
の背景色とを、共に複数色指定することができ、
これにより、表示の多様化を図ることができる。
また、画面の一部もしくは全部をブリンキング表
示し得るので、表示を強調することができる。
第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図は第１図に示すVRAM２のメモ
リマツプ、第３図はPGT２ａ内のキヤラクタパ
ターンデータの一例を示す概念図、第４図は同実
施例における表示面の表示区画を示す説明図、第
５図は第１図に示すカラーパレツト３５でのデコ
ードの一例を示す図。第６図はCST２ｃ内のビ
ツトと表示位置との対応関係を示す説明図、第７
図は同実施例における各表示位置と走査線との関
係を示す説明図である。 ２ｃ……カラーセレクトテーブル、１０……シ
ーケンシヤルコントローラ、１１……VRAM、
インターフエイス、１２，１３……レジスタ、１
４……パターンシフタ、１５……カラービツトシ
フタ、３４……ロジツク回路、３５……カラーパ
レツト、４０〜４２……Ｄ／Ａコンバータ、５５
……ブリンキング制御部（以上１０〜１５、３
４，３５，４０〜４２および５５はカラー制御
部）、２０，２１……色情報レジスタ。
ツク図、第２図は第１図に示すVRAM２のメモ
リマツプ、第３図はPGT２ａ内のキヤラクタパ
ターンデータの一例を示す概念図、第４図は同実
施例における表示面の表示区画を示す説明図、第
５図は第１図に示すカラーパレツト３５でのデコ
ードの一例を示す図。第６図はCST２ｃ内のビ
ツトと表示位置との対応関係を示す説明図、第７
図は同実施例における各表示位置と走査線との関
係を示す説明図である。 ２ｃ……カラーセレクトテーブル、１０……シ
ーケンシヤルコントローラ、１１……VRAM、
インターフエイス、１２，１３……レジスタ、１
４……パターンシフタ、１５……カラービツトシ
フタ、３４……ロジツク回路、３５……カラーパ
レツト、４０〜４２……Ｄ／Ａコンバータ、５５
……ブリンキング制御部（以上１０〜１５、３
４，３５，４０〜４２および５５はカラー制御
部）、２０，２１……色情報レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 予め記憶されたキヤラクタパターンに基づい
て表示面上の表示を制御するデイスプレイコント
ローラにおいて、 前記表示面上の表示位置に対応する複数の記憶
エリアからなり、前記キヤラクタパターンを指定
する情報を記憶するパターン名称テーブル２ｂ
と、 キヤラクタパターンおよびその背景の色を組と
して複数組の色情報を記憶する複数の色情報レジ
スタ２０，２１と、 前記表示面上の表示位置に対応する複数の記憶
エリアからなり、前記各色情報レジスタのいずれ
かを指定する情報が記憶されるカラーセレクトテ
ーブル２ｃと、 任意の表示位置に対してブリンキングを指示す
るブリンキング指示手段５５と、 前記カラーセレクトテーブルが選択した色情報
レジスタの内容および前記パターン名称テーブル
で指定されたキヤラクタパターンに基づいてキヤ
ラクタパターンおよびその背景の色を指定するア
ドレス信号を発生するとともに、ブリンキング表
示が指定されている場合には、所定周期で前記複
数の色情報レジスタを順次切り替えるカラー制御
部１２〜１５，３４，５５と、 前記表示面上の表示色を指示する表示用信号が
各アドレス毎に記憶されるカラーパレツト３５
と、 を具備し、前記カラー制御部が発生するアドレ
ス信号に基づいて前記カラーパレツト内の表示用
信号を読み出し、読み出した表示用信号に基づい
てカラー表示を行うことを特徴とするデイスプレ
イコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021334A JPS60165696A (ja) | 1984-02-08 | 1984-02-08 | デイスプレイコントロ−ラ |
| US06/698,877 US4635048A (en) | 1984-02-08 | 1985-02-06 | Video display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021334A JPS60165696A (ja) | 1984-02-08 | 1984-02-08 | デイスプレイコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165696A JPS60165696A (ja) | 1985-08-28 |
| JPH0530278B2 true JPH0530278B2 (ja) | 1993-05-07 |
Family
ID=12052225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021334A Granted JPS60165696A (ja) | 1984-02-08 | 1984-02-08 | デイスプレイコントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635048A (ja) |
| JP (1) | JPS60165696A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2563400B1 (fr) * | 1984-04-20 | 1986-06-20 | France Etat Cnet | Procede de transcodage de couleurs permettant l'interconnexion de deux equipements de definition de couleurs differente et transcodeur correspondant |
| JPS61138292A (ja) * | 1984-12-07 | 1986-06-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | カラ−ブリンクシステム |
| JPS6230298A (ja) * | 1985-04-02 | 1987-02-09 | 日本電気株式会社 | 画像処理装置 |
| US4672368A (en) * | 1985-04-15 | 1987-06-09 | International Business Machines Corporation | Raster scan digital display system |
| JPS61272877A (ja) * | 1985-05-28 | 1986-12-03 | Victor Co Of Japan Ltd | 画像生成装置 |
| US4893114A (en) * | 1985-06-10 | 1990-01-09 | Ascii Corporation | Image data processing system |
| GB8614874D0 (en) * | 1986-06-18 | 1986-07-23 | Rca Corp | Display processor |
| JP2835719B2 (ja) * | 1986-07-14 | 1998-12-14 | 株式会社日立製作所 | 画像処理装置 |
| CA1284225C (en) * | 1986-07-23 | 1991-05-14 | Katsuya Nakagawa | Game software service system |
| NL8603180A (nl) * | 1986-12-15 | 1988-07-01 | Philips Nv | Meerkleurenafbeeldinrichting, voorzien van een beheerinrichting voor kleurselektie. |
| US5058040A (en) * | 1987-03-25 | 1991-10-15 | Nec Corporation | Simulation of a change in three-component color values by using two-component color values |
| JPH0688427B2 (ja) * | 1987-04-15 | 1994-11-09 | キヤノン株式会社 | 出力装置 |
| DE3886817T2 (de) * | 1987-05-21 | 1994-05-11 | Sony Corp | Verfahren und Vorrichtung zur Farbbildsignalverarbeitung. |
| US5051929A (en) * | 1987-10-19 | 1991-09-24 | Interand Corporation | Electronic memory state reallocation system for improving the resolution of color coding video systems |
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| US4932062A (en) * | 1989-05-15 | 1990-06-05 | Dialogic Corporation | Method and apparatus for frequency analysis of telephone signals |
| US5291187A (en) * | 1991-05-06 | 1994-03-01 | Compaq Computer Corporation | High-speed video display system |
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| US5577193A (en) * | 1994-09-28 | 1996-11-19 | International Business Machines Corporation | Multiple data registers and addressing technique therefore for block/flash writing main memory of a DRAM/VRAM |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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|---|---|
| JPS60165696A (ja) | 1985-08-28 |
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