JP2001145256A - 電源回路及びその突入電流防止方法 - Google Patents
電源回路及びその突入電流防止方法Info
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Abstract
(57)【要約】
【課題】 ラジエータを実装することなく突入電流防止
回路内のＦＥＴの小型化を図ることができ、併せてＦＥ
Ｔの導通損失を低減することができるようにする。 【解決手段】 直流入力電圧１に対し、出力端子となる
ＦＥＴ３ｄを有した突入電流防止回路３を並列接続し、
突入電流防止回路３の出力側にフィルタコンデンサ４を
接続し、突入電流防止回路３に対し、出力端子となるＦ
ＥＴ６ｄを有した突入電流防止回路６を並列接続し、突
入電流防止回路６の出力側に平滑コンデンサ７を並列接
続し、平滑コンデンサ７の出力側にコンバータ回路８を
並列接続し、ＦＥＴ３ｄを、コンバータ回路８の正負の
入力ライン間に並列接続し、ＦＥＴ６ｄを、コンバータ
回路８の負の入力ラインに接続するようにする。
回路内のＦＥＴの小型化を図ることができ、併せてＦＥ
Ｔの導通損失を低減することができるようにする。 【解決手段】 直流入力電圧１に対し、出力端子となる
ＦＥＴ３ｄを有した突入電流防止回路３を並列接続し、
突入電流防止回路３の出力側にフィルタコンデンサ４を
接続し、突入電流防止回路３に対し、出力端子となるＦ
ＥＴ６ｄを有した突入電流防止回路６を並列接続し、突
入電流防止回路６の出力側に平滑コンデンサ７を並列接
続し、平滑コンデンサ７の出力側にコンバータ回路８を
並列接続し、ＦＥＴ３ｄを、コンバータ回路８の正負の
入力ライン間に並列接続し、ＦＥＴ６ｄを、コンバータ
回路８の負の入力ラインに接続するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、電源回路における
回路構成の小型化及び性能向上に適した電源回路及びそ
の突入電流防止方法に関する。
回路構成の小型化及び性能向上に適した電源回路及びそ
の突入電流防止方法に関する。
【０００２】
【従来の技術】電源回路の一例として、たとえば図２に
示すものがある。
示すものがある。
【０００３】これは、入力フィルタ回路Ａ、突入電流防
止回路６、平滑コンデンサ７及びコンバータ回路８を備
えている。
止回路６、平滑コンデンサ７及びコンバータ回路８を備
えている。
【０００４】入力フィルタ回路Ａは、突入電流防止回路
３、コンデンサ４及びコイル５を備えている。突入電流
防止回路３には、スイッチ２を介して直流入力電圧１が
接続されるようになっている。また、突入電流防止回路
３は、抵抗３ａ，３ｂ，３ｅ、コンデンサ３ｃ及びＦＥ
Ｔ３ｄを備えている。コンバータ回路８の出力側には、
負荷９が接続されている。
３、コンデンサ４及びコイル５を備えている。突入電流
防止回路３には、スイッチ２を介して直流入力電圧１が
接続されるようになっている。また、突入電流防止回路
３は、抵抗３ａ，３ｂ，３ｅ、コンデンサ３ｃ及びＦＥ
Ｔ３ｄを備えている。コンバータ回路８の出力側には、
負荷９が接続されている。
【０００５】このような構成では、スイッチ２がオンさ
れると、直流入力電圧１のノイズ成分が入力フィルタ回
路Ａによって除去された後、平滑コンデンサ７によって
平滑された電圧がコンバータ回路８に印加される。そし
て、コンバータ回路８によってコンバートされた電圧が
負荷９に供給される。
れると、直流入力電圧１のノイズ成分が入力フィルタ回
路Ａによって除去された後、平滑コンデンサ７によって
平滑された電圧がコンバータ回路８に印加される。そし
て、コンバータ回路８によってコンバートされた電圧が
負荷９に供給される。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の電源回路では、直流入力電圧１が低下するような故
障が発生した場合、コンバータ回路８への入力電流が正
常時より増加する（たとえば、直流入力電圧１が２分の
１なると入力電流は約２倍になる）。また、突入電流防
止回路３のＦＥＴ３ｄがコンバータ回路８の負側の入力
ラインに挿入されている。
来の電源回路では、直流入力電圧１が低下するような故
障が発生した場合、コンバータ回路８への入力電流が正
常時より増加する（たとえば、直流入力電圧１が２分の
１なると入力電流は約２倍になる）。また、突入電流防
止回路３のＦＥＴ３ｄがコンバータ回路８の負側の入力
ラインに挿入されている。
【０００７】このため、直流入力電圧１が低下しても電
気的及び熱的に問題ないＦＥＴ３ｄを使用する必要があ
り、ＦＥＴ３ｄの小型化を図る上で妨げとなる。またこ
れに伴い、ＦＥＴ３ｄの導通損失が発生する。さらに
は、ＦＥＴ３ｄにラジエータを実装して冷却する必要性
も生じる場合がある。
気的及び熱的に問題ないＦＥＴ３ｄを使用する必要があ
り、ＦＥＴ３ｄの小型化を図る上で妨げとなる。またこ
れに伴い、ＦＥＴ３ｄの導通損失が発生する。さらに
は、ＦＥＴ３ｄにラジエータを実装して冷却する必要性
も生じる場合がある。
【０００８】本発明は、このような状況に鑑みてなされ
たものであり、ラジエータを実装することなく突入電流
防止回路内のＦＥＴの小型化を図ることができ、併せて
ＦＥＴの導通損失を低減することができる電源回路及び
その突入電流防止方法を提供することができるようにす
るものである。
たものであり、ラジエータを実装することなく突入電流
防止回路内のＦＥＴの小型化を図ることができ、併せて
ＦＥＴの導通損失を低減することができる電源回路及び
その突入電流防止方法を提供することができるようにす
るものである。
【０００９】
【課題を解決するための手段】請求項１に記載の電源回
路は、直流入力電圧に対し、並列接続されるとともに、
出力端子となる第１のＦＥＴを有した第１の突入電流防
止回路と、第１の突入電流防止回路の出力側に接続され
たフィルタコンデンサと、第１の突入電流防止回路に対
し、並列接続されるとともに、出力端子となる第２のＦ
ＥＴを有した第２の突入電流防止回路と、第２の突入電
流防止回路の出力側に並列接続された平滑コンデンサ
と、平滑コンデンサの出力側に並列接続されたコンバー
タ回路とを備え、第１のＦＥＴは、コンバータ回路の正
負の入力ライン間に並列接続されるとともに、第２のＦ
ＥＴは、コンバータ回路の負の入力ラインに接続されて
いることを特徴とする。また、第１のＦＥＴのドレイン
・ソース間には第３の抵抗が並列に接続され、第３の抵
抗にはコイルが接続され、第１のＦＥＴのゲート・ソー
ス間には第２の抵抗及び第１のコンデンサが並列に接続
され、第２の抵抗とフィルタコンデンサとの間には制御
端子となる第１の抵抗が接続され、第１のＦＥＴのドレ
インにはフィルタコンデンサの他端が接続されていると
ともに、直流入力電圧の正側は、第１の抵抗の一端及び
フィルタコンデンサの一端に接続され、直流入力電圧の
負側は、スイッチを介して第１のＦＥＴのソースに接続
されているようにすることができる。また、第２のＦＥ
Ｔのソース・ドレイン間には第６の抵抗が接続され、第
２のＦＥＴのゲート・ソース間には第２の抵抗及び第２
のコンデンサが並列に接続され、第２のＦＥＴのゲート
と平滑コンデンサの一端との間には制御端子となる第４
の抵抗が接続されるとともに、直流入力電圧の正側は、
第４の抵抗の一端に接続され、直流入力電圧の負側はス
イッチ及びコイルを介して第２のＦＥＴのソースに接続
されているようにすることができる。請求項４に記載の
電源回路突入電流防止方法は、直流入力電圧に対し、出
力端子となる第１のＦＥＴを有した第１の突入電流防止
回路を並列接続する第１の工程と、第１の突入電流防止
回路の出力側にフィルタコンデンサを接続する第２の工
程と、第１の突入電流防止回路に対し、出力端子となる
第２のＦＥＴを有した第２の突入電流防止回路を並列接
続する第３の工程と、第２の突入電流防止回路の出力側
に平滑コンデンサを並列接続する第４の工程と、平滑コ
ンデンサの出力側にコンバータ回路を並列接続する第５
の工程と、第１のＦＥＴを、コンバータ回路の正負の入
力ライン間に並列接続する第６の工程と、第２のＦＥＴ
を、コンバータ回路の負の入力ラインに接続する第７の
工程とを備えることを特徴とする。また、第１及び第６
の工程には、第１のＦＥＴのドレイン・ソース間に第３
の抵抗を並列に接続する第８の工程と、第３の抵抗にコ
イルを接続する第９の工程と、第１のＦＥＴのゲート・
ソース間に第２の抵抗及び第１のコンデンサを並列に接
続する第１０の工程と、第２の抵抗とフィルタコンデン
サとの間に制御端子となる第１の抵抗を接続する第１１
の工程と、第１のＦＥＴのドレインにコンデンサの他端
を接続する第１２の工程と、直流入力電圧の正側を、第
１の抵抗の一端及びコンデンサの一端に接続する第１３
の工程と、直流入力電圧の負側を、スイッチを介して第
１のＦＥＴのソースに接続する第１４の工程とが含まれ
るようにすることができる。また、第３及び第７の工程
には、第２のＦＥＴのソース・ドレイン間に第６の抵抗
を接続する第１５の工程と、第２のＦＥＴのゲート・ソ
ース間に第２の抵抗及び第２のコンデンサを並列に接続
する第１６の工程と、第２のＦＥＴのゲートと平滑コン
デンサの一端との間に制御端子となる第４の抵抗を接続
する第１７の工程と、直流入力電圧の正側を、第４の抵
抗の一端に接続する第１８の工程と、直流入力電圧の負
側を、スイッチ及びコイルを介して第２のＦＥＴのソー
スに接続する第１９の工程とが含まれるようにすること
ができる。本発明に係る電源回路及びその突入電流防止
方法においては、直流入力電圧に対し、出力端子となる
第１のＦＥＴを有した第１の突入電流防止回路を並列接
続し、第１の突入電流防止回路の出力側にフィルタコン
デンサを接続し、第１の突入電流防止回路に対し、出力
端子となる第２のＦＥＴを有した第２の突入電流防止回
路を並列接続し、第２の突入電流防止回路の出力側に平
滑コンデンサを並列接続し、平滑コンデンサの出力側に
コンバータ回路を並列接続し、第１のＦＥＴを、コンバ
ータ回路の正負の入力ライン間に並列接続し、第２のＦ
ＥＴを、コンバータ回路の負の入力ラインに接続するよ
うにする。
路は、直流入力電圧に対し、並列接続されるとともに、
出力端子となる第１のＦＥＴを有した第１の突入電流防
止回路と、第１の突入電流防止回路の出力側に接続され
たフィルタコンデンサと、第１の突入電流防止回路に対
し、並列接続されるとともに、出力端子となる第２のＦ
ＥＴを有した第２の突入電流防止回路と、第２の突入電
流防止回路の出力側に並列接続された平滑コンデンサ
と、平滑コンデンサの出力側に並列接続されたコンバー
タ回路とを備え、第１のＦＥＴは、コンバータ回路の正
負の入力ライン間に並列接続されるとともに、第２のＦ
ＥＴは、コンバータ回路の負の入力ラインに接続されて
いることを特徴とする。また、第１のＦＥＴのドレイン
・ソース間には第３の抵抗が並列に接続され、第３の抵
抗にはコイルが接続され、第１のＦＥＴのゲート・ソー
ス間には第２の抵抗及び第１のコンデンサが並列に接続
され、第２の抵抗とフィルタコンデンサとの間には制御
端子となる第１の抵抗が接続され、第１のＦＥＴのドレ
インにはフィルタコンデンサの他端が接続されていると
ともに、直流入力電圧の正側は、第１の抵抗の一端及び
フィルタコンデンサの一端に接続され、直流入力電圧の
負側は、スイッチを介して第１のＦＥＴのソースに接続
されているようにすることができる。また、第２のＦＥ
Ｔのソース・ドレイン間には第６の抵抗が接続され、第
２のＦＥＴのゲート・ソース間には第２の抵抗及び第２
のコンデンサが並列に接続され、第２のＦＥＴのゲート
と平滑コンデンサの一端との間には制御端子となる第４
の抵抗が接続されるとともに、直流入力電圧の正側は、
第４の抵抗の一端に接続され、直流入力電圧の負側はス
イッチ及びコイルを介して第２のＦＥＴのソースに接続
されているようにすることができる。請求項４に記載の
電源回路突入電流防止方法は、直流入力電圧に対し、出
力端子となる第１のＦＥＴを有した第１の突入電流防止
回路を並列接続する第１の工程と、第１の突入電流防止
回路の出力側にフィルタコンデンサを接続する第２の工
程と、第１の突入電流防止回路に対し、出力端子となる
第２のＦＥＴを有した第２の突入電流防止回路を並列接
続する第３の工程と、第２の突入電流防止回路の出力側
に平滑コンデンサを並列接続する第４の工程と、平滑コ
ンデンサの出力側にコンバータ回路を並列接続する第５
の工程と、第１のＦＥＴを、コンバータ回路の正負の入
力ライン間に並列接続する第６の工程と、第２のＦＥＴ
を、コンバータ回路の負の入力ラインに接続する第７の
工程とを備えることを特徴とする。また、第１及び第６
の工程には、第１のＦＥＴのドレイン・ソース間に第３
の抵抗を並列に接続する第８の工程と、第３の抵抗にコ
イルを接続する第９の工程と、第１のＦＥＴのゲート・
ソース間に第２の抵抗及び第１のコンデンサを並列に接
続する第１０の工程と、第２の抵抗とフィルタコンデン
サとの間に制御端子となる第１の抵抗を接続する第１１
の工程と、第１のＦＥＴのドレインにコンデンサの他端
を接続する第１２の工程と、直流入力電圧の正側を、第
１の抵抗の一端及びコンデンサの一端に接続する第１３
の工程と、直流入力電圧の負側を、スイッチを介して第
１のＦＥＴのソースに接続する第１４の工程とが含まれ
るようにすることができる。また、第３及び第７の工程
には、第２のＦＥＴのソース・ドレイン間に第６の抵抗
を接続する第１５の工程と、第２のＦＥＴのゲート・ソ
ース間に第２の抵抗及び第２のコンデンサを並列に接続
する第１６の工程と、第２のＦＥＴのゲートと平滑コン
デンサの一端との間に制御端子となる第４の抵抗を接続
する第１７の工程と、直流入力電圧の正側を、第４の抵
抗の一端に接続する第１８の工程と、直流入力電圧の負
側を、スイッチ及びコイルを介して第２のＦＥＴのソー
スに接続する第１９の工程とが含まれるようにすること
ができる。本発明に係る電源回路及びその突入電流防止
方法においては、直流入力電圧に対し、出力端子となる
第１のＦＥＴを有した第１の突入電流防止回路を並列接
続し、第１の突入電流防止回路の出力側にフィルタコン
デンサを接続し、第１の突入電流防止回路に対し、出力
端子となる第２のＦＥＴを有した第２の突入電流防止回
路を並列接続し、第２の突入電流防止回路の出力側に平
滑コンデンサを並列接続し、平滑コンデンサの出力側に
コンバータ回路を並列接続し、第１のＦＥＴを、コンバ
ータ回路の正負の入力ライン間に並列接続し、第２のＦ
ＥＴを、コンバータ回路の負の入力ラインに接続するよ
うにする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１１】図１は、本発明の電源回路の一実施の形態
を示す回路図である。なお、以下に説明する図におい
て、図２と共通する部分には同一符号を付すものとす
る。
を示す回路図である。なお、以下に説明する図におい
て、図２と共通する部分には同一符号を付すものとす
る。
【００１２】図１の電源回路は、入力フィルタ回路Ａ、
突入電流防止回路６、平滑コンデンサ７及びコンバータ
回路８を備えている。
突入電流防止回路６、平滑コンデンサ７及びコンバータ
回路８を備えている。
【００１３】入力フィルタ回路Ａは、突入電流防止回路
３、フィルタコンデンサ４及びコイル５を備えている。
第１の突入電流防止回路としての突入電流防止回路３に
は、スイッチ２を介して直流入力電圧１が接続されるよ
うになっている。また、突入電流防止回路３は、第１〜
第３の抵抗としての抵抗３ａ，３ｂ，３ｅ、第１のコン
デンサとしてのコンデンサ３ｃ及び第１のＦＥＴとして
のＦＥＴ３ｄを備えている。
３、フィルタコンデンサ４及びコイル５を備えている。
第１の突入電流防止回路としての突入電流防止回路３に
は、スイッチ２を介して直流入力電圧１が接続されるよ
うになっている。また、突入電流防止回路３は、第１〜
第３の抵抗としての抵抗３ａ，３ｂ，３ｅ、第１のコン
デンサとしてのコンデンサ３ｃ及び第１のＦＥＴとして
のＦＥＴ３ｄを備えている。
【００１４】第２の突入電流防止回路としての突入電流
防止回路６は、第４〜第６の抵抗としての抵抗６ａ，６
ｂ，６ｅ、第２のコンデンサとしてのコンデンサ６ｃ及
び第２のＦＥＴとしてのＦＥＴ６ｄを備えている。
防止回路６は、第４〜第６の抵抗としての抵抗６ａ，６
ｂ，６ｅ、第２のコンデンサとしてのコンデンサ６ｃ及
び第２のＦＥＴとしてのＦＥＴ６ｄを備えている。
【００１５】コンバータ回路８の出力側には、負荷９が
接続されている。
接続されている。
【００１６】次に、各部の具体的な接続構成について説
明する。
明する。
【００１７】まず、突入電流防止回路３においては、突
入電流防止回路３の出力端子となるＦＥＴ３ｄのドレイ
ン・ソース間に抵抗３ｅが並列に接続されている。抵抗
３ｅには、コイル５が接続されている。ＦＥＴ３ｄのゲ
ート・ソース間には、抵抗３ｂ及びコンデンサ３ｃが並
列に接続されている。制御端子となる抵抗３ａは、フィ
ルタコンデンサ４の一端とＦＥＴ３ｄのゲートとの間に
接続されている。ＦＥＴ３ｄのドレインは、フィルタコ
ンデンサ４の他端に接続されている。
入電流防止回路３の出力端子となるＦＥＴ３ｄのドレイ
ン・ソース間に抵抗３ｅが並列に接続されている。抵抗
３ｅには、コイル５が接続されている。ＦＥＴ３ｄのゲ
ート・ソース間には、抵抗３ｂ及びコンデンサ３ｃが並
列に接続されている。制御端子となる抵抗３ａは、フィ
ルタコンデンサ４の一端とＦＥＴ３ｄのゲートとの間に
接続されている。ＦＥＴ３ｄのドレインは、フィルタコ
ンデンサ４の他端に接続されている。
【００１８】突入電流防止回路６においては、突入電流
防止回路６の出力端子となるＦＥＴ３ｄのソース・ドレ
イン間に抵抗６ｅが接続されている。ＦＥＴ６ｄのゲー
ト・ソース間には、抵抗６ｂ及びコンデンサ６ｃが並列
に接続されている。突入電流防止回路６の制御端子とな
る抵抗６ａは、平滑コンデンサ７の一端とＦＥＴ６ｄの
ゲートとの間に接続されている。
防止回路６の出力端子となるＦＥＴ３ｄのソース・ドレ
イン間に抵抗６ｅが接続されている。ＦＥＴ６ｄのゲー
ト・ソース間には、抵抗６ｂ及びコンデンサ６ｃが並列
に接続されている。突入電流防止回路６の制御端子とな
る抵抗６ａは、平滑コンデンサ７の一端とＦＥＴ６ｄの
ゲートとの間に接続されている。
【００１９】平滑コンデンサ７は、コンバータ回路８の
入力に並列に接続されている。コンバータ回路８の出力
には負荷９が接続されている。
入力に並列に接続されている。コンバータ回路８の出力
には負荷９が接続されている。
【００２０】直流入力電圧１の正側は、抵抗３ａの一
端、フィルタコンデンサ４の一端、抵抗６ａの一端及び
平滑コンデンサ７の一端に接続されている。直流入力電
圧１の負側は、スイッチ２を介して突入電流防止回路３
のＦＥＴ３ｄのソースに接続されている。また、直流入
力電圧１の負側は、コイル５を介して突入電流防止回路
６のＦＥＴ６ｄのソースに接続されている。
端、フィルタコンデンサ４の一端、抵抗６ａの一端及び
平滑コンデンサ７の一端に接続されている。直流入力電
圧１の負側は、スイッチ２を介して突入電流防止回路３
のＦＥＴ３ｄのソースに接続されている。また、直流入
力電圧１の負側は、コイル５を介して突入電流防止回路
６のＦＥＴ６ｄのソースに接続されている。
【００２１】次に、このような構成の電源回路の動作に
ついて説明する。
ついて説明する。
【００２２】まず、スイッチ２をオンすると、直流入力
電圧１から電圧が出力される。このとき、ＦＥＴ３ｄの
ゲート・ソース間電圧が抵抗３ａ，３ｂとコンデンサ３
ｃとの時定数で徐徐に増加すると同時に、フィルタコン
デンサ４の電圧がフィルタコンデンサ４と突入抵抗３ｅ
との時定数で増加する。
電圧１から電圧が出力される。このとき、ＦＥＴ３ｄの
ゲート・ソース間電圧が抵抗３ａ，３ｂとコンデンサ３
ｃとの時定数で徐徐に増加すると同時に、フィルタコン
デンサ４の電圧がフィルタコンデンサ４と突入抵抗３ｅ
との時定数で増加する。
【００２３】ここで、フィルタコンデンサ４の充電が完
了してからＦＥＴ３ｄがオンするように、抵抗３ａ，３
ｂとコンデンサ３ｃとの値が設定されている。このこと
は、平滑コンデンサ７と突入電流防止回路６においても
同様である。
了してからＦＥＴ３ｄがオンするように、抵抗３ａ，３
ｂとコンデンサ３ｃとの値が設定されている。このこと
は、平滑コンデンサ７と突入電流防止回路６においても
同様である。
【００２４】定常動作時では、ＦＥＴ３ｄがオンしてい
るため、フィルタコンデンサ４はコイル５とともにＬＣ
フィルタを構成することになる。
るため、フィルタコンデンサ４はコイル５とともにＬＣ
フィルタを構成することになる。
【００２５】ここで、直流入力電源１の電圧をＥ、抵抗
３ｅの抵抗値をＲ１、抵抗６ｅの抵抗値をＲ２とする
と、フィルタコンデンサ４の突入電流はＥ／Ｒ１、平滑
コンデンサ７の突入電流はＥ／Ｒ２となる。このため、
スイッチ２をオンしたときにスイッチ２を流れる突入電
流は(Ｅ／Ｒ１）＋(Ｅ／Ｒ２)に制限される。
３ｅの抵抗値をＲ１、抵抗６ｅの抵抗値をＲ２とする
と、フィルタコンデンサ４の突入電流はＥ／Ｒ１、平滑
コンデンサ７の突入電流はＥ／Ｒ２となる。このため、
スイッチ２をオンしたときにスイッチ２を流れる突入電
流は(Ｅ／Ｒ１）＋(Ｅ／Ｒ２)に制限される。
【００２６】このように、定常動作時では、突入電流防
止回路６のＦＥＴ６ｄにはコンバータ回路８への入力電
流が流れるが、突入電流防止回路３のＦＥＴ３ｄには微
少なフィルタ電流しか流れない。このため、ＦＥＴ３ｄ
はＦＥＴ６ｄよりパワーの小さいものを用いることがで
きる。
止回路６のＦＥＴ６ｄにはコンバータ回路８への入力電
流が流れるが、突入電流防止回路３のＦＥＴ３ｄには微
少なフィルタ電流しか流れない。このため、ＦＥＴ３ｄ
はＦＥＴ６ｄよりパワーの小さいものを用いることがで
きる。
【００２７】このように、本実施の形態では、直流入力
電圧１に対し、出力端子となるＦＥＴ３ｄを有した突入
電流防止回路３を並列接続し、突入電流防止回路３の出
力側にフィルタコンデンサ４を接続し、突入電流防止回
路３に対し、出力端子となるＦＥＴ６ｄを有した突入電
流防止回路６を並列接続し、突入電流防止回路６の出力
側に平滑コンデンサ７を並列接続し、平滑コンデンサ７
の出力側にコンバータ回路８を並列接続し、ＦＥＴ３ｄ
を、コンバータ回路８の正負の入力ライン間に並列接続
し、ＦＥＴ６ｄを、コンバータ回路８の負の入力ライン
に接続するようにした。
電圧１に対し、出力端子となるＦＥＴ３ｄを有した突入
電流防止回路３を並列接続し、突入電流防止回路３の出
力側にフィルタコンデンサ４を接続し、突入電流防止回
路３に対し、出力端子となるＦＥＴ６ｄを有した突入電
流防止回路６を並列接続し、突入電流防止回路６の出力
側に平滑コンデンサ７を並列接続し、平滑コンデンサ７
の出力側にコンバータ回路８を並列接続し、ＦＥＴ３ｄ
を、コンバータ回路８の正負の入力ライン間に並列接続
し、ＦＥＴ６ｄを、コンバータ回路８の負の入力ライン
に接続するようにした。
【００２８】その結果、ＦＥＴ３ｄには微少なフィルタ
電流しか流れないため、ＦＥＴ３ｄをパワーの小さいも
のとすることができる。また、ＦＥＴ３ｄをパワーの小
さいものとすることで、導通損失を低減することができ
る。さらに、ＦＥＴ３ｄをパワーの小さいものとするこ
とで、ラジエータの実装も不要となる。
電流しか流れないため、ＦＥＴ３ｄをパワーの小さいも
のとすることができる。また、ＦＥＴ３ｄをパワーの小
さいものとすることで、導通損失を低減することができ
る。さらに、ＦＥＴ３ｄをパワーの小さいものとするこ
とで、ラジエータの実装も不要となる。
【００２９】
【発明の効果】以上の如く本発明に係る電源回路及びそ
の突入電流防止方法によれば、直流入力電圧に対し、出
力端子となる第１のＦＥＴを有した第１の突入電流防止
回路を並列接続し、第１の突入電流防止回路の出力側に
フィルタコンデンサを接続し、第１の突入電流防止回路
に対し、出力端子となる第２のＦＥＴを有した第２の突
入電流防止回路を並列接続し、第２の突入電流防止回路
の出力側に平滑コンデンサを並列接続し、平滑コンデン
サの出力側にコンバータ回路を並列接続し、第１のＦＥ
Ｔを、コンバータ回路の正負の入力ライン間に並列接続
し、第２のＦＥＴを、コンバータ回路の負の入力ライン
に接続するようにしたので、ラジエータを実装すること
なく突入電流防止回路内のＦＥＴの小型化を図ることが
でき、併せてＦＥＴの導通損失を低減することができ
る。
の突入電流防止方法によれば、直流入力電圧に対し、出
力端子となる第１のＦＥＴを有した第１の突入電流防止
回路を並列接続し、第１の突入電流防止回路の出力側に
フィルタコンデンサを接続し、第１の突入電流防止回路
に対し、出力端子となる第２のＦＥＴを有した第２の突
入電流防止回路を並列接続し、第２の突入電流防止回路
の出力側に平滑コンデンサを並列接続し、平滑コンデン
サの出力側にコンバータ回路を並列接続し、第１のＦＥ
Ｔを、コンバータ回路の正負の入力ライン間に並列接続
し、第２のＦＥＴを、コンバータ回路の負の入力ライン
に接続するようにしたので、ラジエータを実装すること
なく突入電流防止回路内のＦＥＴの小型化を図ることが
でき、併せてＦＥＴの導通損失を低減することができ
る。
【図１】本発明の電源回路の一実施の形態を示す回路図
である。
である。
【図２】従来の電源回路の一例を示す回路図である。
１ 直流入力電圧 ２ スイッチ ３ 突入電流防止回路 ３ａ，３ｂ，３ｅ，６ａ，６ｂ，６ｅ抵抗 ３ｃ，６ｃ コンデンサ ３ｄ，６ｄ ＦＥＴ ４ フィルタコンデンサ ５ コイル ６ 突入電流防止回路 ７ 平滑コンデンサ ８ コンバータ回路 ９ 負荷 Ａ 入力フィルタ回路
Claims (6)
- 【請求項１】 直流入力電圧に対し、並列接続されると
ともに、出力端子となる第１のＦＥＴを有した第１の突
入電流防止回路と、 前記第１の突入電流防止回路の出力側に接続されたフィ
ルタコンデンサと、 前記第１の突入電流防止回路に対し、並列接続されると
ともに、出力端子となる第２のＦＥＴを有した第２の突
入電流防止回路と、 前記第２の突入電流防止回路の出力側に並列接続された
平滑コンデンサと、 前記平滑コンデンサの出力側に並列接続されたコンバー
タ回路とを備え、 前記第１のＦＥＴは、前記コンバータ回路の正負の入力
ライン間に並列接続されるとともに、前記第２のＦＥＴ
は、前記コンバータ回路の負の入力ラインに接続されて
いることを特徴とする電源回路。 - 【請求項２】 前記第１のＦＥＴのドレイン・ソース間
には第３の抵抗が並列に接続され、前記第３の抵抗には
コイルが接続され、前記第１のＦＥＴのゲート・ソース
間には第２の抵抗及び第１のコンデンサが並列に接続さ
れ、前記第２の抵抗と前記フィルタコンデンサとの間に
は制御端子となる第１の抵抗が接続され、前記第１のＦ
ＥＴのドレインには前記フィルタコンデンサの他端が接
続されているとともに、 前記直流入力電圧の正側は、第１の抵抗の一端及び前記
フィルタコンデンサの一端に接続され、前記直流入力電
圧の負側は、スイッチを介して前記第１のＦＥＴのソー
スに接続されていることを特徴とする請求項１に記載の
電源回路。 - 【請求項３】 前記第２のＦＥＴのソース・ドレイン間
には第６の抵抗が接続され、前記第２のＦＥＴのゲート
・ソース間には第２の抵抗及び第２のコンデンサが並列
に接続され、前記第２のＦＥＴのゲートと前記平滑コン
デンサの一端との間には制御端子となる第４の抵抗が接
続されるとともに、 前記直流入力電圧の正側は、前記第４の抵抗の一端に接
続され、前記直流入力電圧の負側はスイッチ及びコイル
を介して前記第２のＦＥＴのソースに接続されているこ
とを特徴とする請求項１に記載の電源回路。 - 【請求項４】 直流入力電圧に対し、出力端子となる第
１のＦＥＴを有した第１の突入電流防止回路を並列接続
する第１の工程と、 前記第１の突入電流防止回路の出力側にフィルタコンデ
ンサを接続する第２の工程と、 前記第１の突入電流防止回路に対し、出力端子となる第
２のＦＥＴを有した第２の突入電流防止回路を並列接続
する第３の工程と、 前記第２の突入電流防止回路の出力側に平滑コンデンサ
を並列接続する第４の工程と、 前記平滑コンデンサの出力側にコンバータ回路を並列接
続する第５の工程と、 前記第１のＦＥＴを、前記コンバータ回路の正負の入力
ライン間に並列接続する第６の工程と、 前記第２のＦＥＴを、前記コンバータ回路の負の入力ラ
インに接続する第７の工程とを備えることを特徴とする
電源回路の突入電流防止方法。 - 【請求項５】 前記第１及び第６の工程には、 前記第１のＦＥＴのドレイン・ソース間に第３の抵抗を
並列に接続する第８の工程と、 前記第３の抵抗にコイルを接続する第９の工程と、 前記第１のＦＥＴのゲート・ソース間に第２の抵抗及び
第１のコンデンサを並列に接続する第１０の工程と、 前記第２の抵抗と前記フィルタコンデンサとの間に制御
端子となる第１の抵抗を接続する第１１の工程と、 前記第１のＦＥＴのドレインに前記コンデンサの他端を
接続する第１２の工程と、 前記直流入力電圧の正側を、前記第１の抵抗の一端及び
前記コンデンサの一端に接続する第１３の工程と、 前記直流入力電圧の負側を、スイッチを介して前記第１
のＦＥＴのソースに接続する第１４の工程とが含まれる
ことを特徴とする請求項４に記載の電源回路の突入電流
防止方法。 - 【請求項６】 前記第３及び第７の工程には、 前記第２のＦＥＴのソース・ドレイン間に第６の抵抗を
接続する第１５の工程と、 前記第２のＦＥＴのゲート・ソース間に第２の抵抗及び
第２のコンデンサを並列に接続する第１６の工程と、 前記第２のＦＥＴのゲートと前記平滑コンデンサの一端
との間に制御端子となる第４の抵抗を接続する第１７の
工程と、 前記直流入力電圧の正側を、前記第４の抵抗の一端に接
続する第１８の工程と、 前記直流入力電圧の負側を、スイッチ及びコイルを介し
て前記第２のＦＥＴのソースに接続する第１９の工程と
が含まれることを特徴とする請求項４に記載の電源回路
の突入電流防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32062699A JP2001145256A (ja) | 1999-11-11 | 1999-11-11 | 電源回路及びその突入電流防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32062699A JP2001145256A (ja) | 1999-11-11 | 1999-11-11 | 電源回路及びその突入電流防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001145256A true JP2001145256A (ja) | 2001-05-25 |
Family
ID=18123515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32062699A Pending JP2001145256A (ja) | 1999-11-11 | 1999-11-11 | 電源回路及びその突入電流防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001145256A (ja) |
-
1999
- 1999-11-11 JP JP32062699A patent/JP2001145256A/ja active Pending
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