JP3772516B2 - 電流制限回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流を制限する回路に係り、特に、電源投入時の突入電流を制限する電流制限回路に関する。
【０００２】
【従来の技術】
従来の電源投入時の突入電流を制限する突入電流制限回路の一例を図３〜図５に示して説明する。
図３に示す突入電流制限回路１では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となり、突入電流は、入力端子１から抵抗Ｒ１、コンデンサＣ１を通り、入力端子２に流れる。その後、時間の経過とともに電流は、入力端子１から抵抗Ｒ１、負荷回路２を通り、入力端子２に流れるようになる。この場合、直流電圧投入時にコンデンサＣ１に瞬間的に流れる突入電流を制限しているのは抵抗Ｒ１である。
【０００３】
図４に示す突入電流制限回路１０では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となり、突入電流は、入力端子１からサーミスタＴＨ１、コンデンサＣ１を通り、入力端子２に流れる。その後、時間の経過とともに電流は、入力端子１からサーミスタＴＨ１、負荷回路２を通り、入力端子２に流れるようになる。この場合、直流電圧投入時にコンデンサＣ１に瞬間的に流れる突入電流を制限しているのはサーミスタＴＨ１である。
【０００４】
図５に示す突入電流制限回路２０では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となる。このとき、サイリスタＳＣＲ１のゲート電極に接続された入力端子３に制御信号を入力してサイリスタＳＣＲ１をオフ状態とすることにより、突入電流は、入力端子１から抵抗Ｒ１、コンデンサＣ１を通り、入力端子２に流れる。その後、サイリスタＳＣＲ１のゲート電極に接続された入力端子３に制御信号を入力してサイリスタＳＣＲ１をオン状態とすると、時間の経過とともに電流は、入力端子１からサイリスタＳＣＲ１、負荷回路２を通り入力端子２に流れるようになる。この場合、サイリスタＳＣＲ１がオン状態のとき、抵抗Ｒ１を短絡したことと同じ状態になり、直流電圧投入時にコンデンサＣ１に瞬間的に流れる突入電流を制限しているのは抵抗Ｒ１である。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来の図３〜図５に示した各突入電流制限回路１、１０、２０にあっては、以下に述べるような問題があった。
すなわち、図３に示した突入電流制限回路１の場合は、抵抗Ｒ１により直流電圧印加時に発生する突入電流を制限することはできるが、電源投入後は、常に抵抗Ｒ１により電流が消費されるため、負荷回路２に伝達される電力効率が低下するという問題と、突入電流に耐えられる定格が大きな抵抗を使用しなければならず、回路のコストをアップさせるという問題がある。
【０００６】
また、図４に示した突入電流制限回路１０の場合は、サーミスタＴＨ１の温度上昇に反比例する抵抗特性を利用して直流電圧印加時に発生する突入電流を制限するようにしているため、短い時間間隔で直流電圧の印加を繰り返すような場合、サーミスタＴＨ１の温度が高温になって突入電流を制限するための所望の抵抗値が得られなくなるという問題が発生する。
【０００７】
さらに、図５に示した突入電流制限回路２０の場合は、図３の突入電流制限回路１と同様に、抵抗Ｒ１により負荷回路２に伝達される電力効率が低下し、突入電流に耐えられる定格が大きな抵抗を使用することにより回路をコストアップさせるという問題と、サイリスタＳＣＲ１を制御する制御回路が必要となり、回路を複雑化して更にコストアップさせるという問題もある。
【０００８】
本発明の課題は、上記問題に鑑みてなされたものであり、サーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要とせず、比較的簡単な回路構成で電力の伝達効率を向上して回路のコストも低減する電流制限回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の発明は、
第１の入力端子に第１の抵抗（Ｒ１）の一端と、コンデンサ（Ｃ１）の一端とを接続し、該第１の抵抗（Ｒ１）の他端には、第２の抵抗（Ｒ２）の一端と、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とを接続し、該第２の抵抗（Ｒ２）の他端は、第３の抵抗（Ｒ３）の一端と第２の入力端子に接続し、該第３の抵抗（Ｒ３）の他端は、前記電解効果トランジスタ（ＦＥＴ１）のドレイン電極（Ｄ）と接続し、該電解効果トランジスタ（ＦＥＴ１）のソース電極（Ｓ）は、前記コンデンサ（Ｃ１）の他端と接続し、該コンデンサ（Ｃ１）の両端部には所定の負荷回路を接続可能に構成したことを特徴としている。
【００１０】
したがって、第１の入力端子と第２の入力端子との間に、直流電圧が印加された直後に流れる突入電流の電流容量を、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により制限することができ、第３の抵抗（Ｒ３）に定格の大きなものを使用する必要がなくなるとともに、前記ゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を決定する第１の入力端子と第２の入力端子との間に印加される直流電圧を分圧する前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）との分圧比を、定常時に負荷回路に流れる電流の電流容量を制限しないように設定することができ、負荷回路に伝達される電力の伝達効率が低下することを回避することができる。
【００１１】
また、従来のサーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要としないため、回路のコストを低減することが可能である。
【００１２】
この場合、上記目的は、例えば、請求項２に記載する発明のように、請求項１記載の電流制限回路において、前記第２の抵抗（Ｒ２）をツェナーダイオード（ＺＤ１）に変更し、該ツェナーダイオード（ＺＤ１）のカソード電極（Ｃ）は、前記第１の抵抗（Ｒ１）の他端と接続し、該ツェナーダイオード（ＺＤ１）のアノード電極（Ａ）は、前記第３の抵抗（Ｒ３）の一端と第２の入力端子に接続することにより、第１の入力端子と第２の入力端子との間に印加される直流電圧が変動した場合に、ツェナーダイオード（ＺＤ１）によりその電圧変動を一定の電圧範囲に抑えて、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を一定に保持させることができる。
【００１３】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明を適用した一実施の形態における突入電流制限回路３０の回路構成を示す図であり、上記従来の図３に示した突入電流制限回路１と同一回路構成部分には同一符号を付している。
図１において、突入電流制限回路３０は、入力端子１側に抵抗Ｒ１の一端と、コンデンサＣ１の一端とを接続し、抵抗Ｒ１の他端には抵抗Ｒ２の一端と、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とを接続し、抵抗Ｒ２の他端は抵抗Ｒ３の一端と入力端子２に接続し、抵抗Ｒ３の他端は電解効果トランジスタＦＥＴ１のドレイン電極（Ｄ）と接続し、電解効果トランジスタＦＥＴ１のソース電極（Ｓ）はコンデンサＣ１の他端と接続し、コンデンサＣ１の両端部には負荷回路２を接続する。
【００１４】
次に、本実施の形態における動作を説明する。
【００１５】
図１の突入電流制限回路３０では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となり、その突入電流は、入力端子１からコンデンサＣ１を通り、電解効果トランジスタＦＥＴ１のソース電極（Ｓ）からドレイン電極（Ｄ）、抵抗Ｒ３、入力端子２の順に流れる。但し、この時に流れる突入電流の電流容量は、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により決定される。
【００１６】
この電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差は、図中に示す抵抗Ｒ２の端子間電圧Ｖｒ２から抵抗Ｒ３の端子間電圧Ｖｒ３を減算（Ｖｒ２−Ｖｒ３）することで求められ、抵抗Ｒ３に流れる電流容量が多くなると、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差が下がり、ソース電極（Ｓ）からドレイン電極（Ｄ）に流れる電流容量が制限される。
【００１７】
直流電圧が印加されて時間が経過し定常状態に移行した時は、電解効果トランジスタＦＥＴ１のソース電極（Ｓ）からドレイン電極（Ｄ）に流れる電流容量が制限されないように、ゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を設定すれば、負荷回路２に供給される電流容量が制限されることを回避することが可能となる。この電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差は、入力端子１と入力端子２との間に印加される直流電圧を分圧する抵抗Ｒ１と抵抗Ｒ２との分圧比から設定することが可能である。
【００１８】
したがって、本第１の実施の形態における突入電流制限回路３０では、直流電圧が印加された直後に流れる突入電流の電流容量は、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により制限される回路構成としたため、抵抗Ｒ３に定格の大きなものを使用する必要がなくなる。
【００１９】
また、本第１の実施の形態における突入電流制限回路３０では、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を決定する入力端子１と入力端子２との間に印加される直流電圧を分圧する抵抗Ｒ１と抵抗Ｒ２との分圧比を、定常時に負荷回路２に流れる電流の電流容量を制限しないように設定することができ、負荷回路２に伝達される電力の伝達効率が低下することを回避することができる。
【００２０】
また、本第１の実施の形態における突入電流制限回路３０では、従来のサーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要としないため、回路のコストを低減することが可能である。
【００２１】
また、その他の実施の形態として、図２に示すように、上記図１の抵抗Ｒ２の代わりにツェナーダイオードＺＤ１を接続し、ツェナーダイオードＺＤ１のカソード電極（Ｃ）は、抵抗Ｒ１の他端と接続し、アノード電極（Ａ）は、抵抗Ｒ３の一端と入力端子２に接続することにより、入力端子１と入力端子２との間に印加される直流電圧が変動した場合に、ツェナーダイオードＺＤ１によりその電圧変動を一定の電圧範囲に抑えて、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を一定に保持させることができる。
【００２２】
【発明の効果】
請求項１記載の発明の電流制限回路によれば、第１の入力端子と第２の入力端子との間に、直流電圧が印加された直後に流れる突入電流の電流容量を、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により制限することができ、第３の抵抗（Ｒ３）に定格の大きなものを使用する必要がなくなるとともに、前記ゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を決定する第１の入力端子と第２の入力端子との間に印加される直流電圧を分圧する前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）との分圧比を、定常時に負荷回路に流れる電流の電流容量を制限しないように設定することができ、負荷回路に伝達される電力の伝達効率が低下することを回避することができる。また、従来のサーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要としないため、回路のコストを低減することが可能である。
【００２３】
請求項２記載の発明の電流制限回路によれば、第１の入力端子と第２の入力端子との間に印加される直流電圧が変動した場合に、ツェナーダイオード（ＺＤ１）によりその電圧変動を一定の電圧範囲に抑えて、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を一定に保持させることができる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態における突入電流制限回路３０の回路構成を示す図である。
【図２】本発明を適用したその他の実施の形態における突入電流制限回路４０の回路構成を示す図である。
【図３】従来の抵抗Ｒ１を使用した突入電流制限回路１の回路構成を示す図である。
【図４】従来のサーミスタＴＨ１を使用した突入電流制限回路１０の回路構成を示す図である。
【図５】従来の抵抗Ｒ１とサイリスタＳＣＲ１を使用した突入電流制限回路２０の回路構成を示す図である。
【符号の説明】
２ 負荷回路
３０、４０ 突入電流制限回路
Ｃ１ コンデンサ
ＺＤ１ ツェナーダイオード
ＦＥＴ１ 電解効果トランジスタ
Ｒ１〜Ｒ３ 抵抗
【発明の属する技術分野】
本発明は、電流を制限する回路に係り、特に、電源投入時の突入電流を制限する電流制限回路に関する。
【０００２】
【従来の技術】
従来の電源投入時の突入電流を制限する突入電流制限回路の一例を図３〜図５に示して説明する。
図３に示す突入電流制限回路１では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となり、突入電流は、入力端子１から抵抗Ｒ１、コンデンサＣ１を通り、入力端子２に流れる。その後、時間の経過とともに電流は、入力端子１から抵抗Ｒ１、負荷回路２を通り、入力端子２に流れるようになる。この場合、直流電圧投入時にコンデンサＣ１に瞬間的に流れる突入電流を制限しているのは抵抗Ｒ１である。
【０００３】
図４に示す突入電流制限回路１０では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となり、突入電流は、入力端子１からサーミスタＴＨ１、コンデンサＣ１を通り、入力端子２に流れる。その後、時間の経過とともに電流は、入力端子１からサーミスタＴＨ１、負荷回路２を通り、入力端子２に流れるようになる。この場合、直流電圧投入時にコンデンサＣ１に瞬間的に流れる突入電流を制限しているのはサーミスタＴＨ１である。
【０００４】
図５に示す突入電流制限回路２０では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となる。このとき、サイリスタＳＣＲ１のゲート電極に接続された入力端子３に制御信号を入力してサイリスタＳＣＲ１をオフ状態とすることにより、突入電流は、入力端子１から抵抗Ｒ１、コンデンサＣ１を通り、入力端子２に流れる。その後、サイリスタＳＣＲ１のゲート電極に接続された入力端子３に制御信号を入力してサイリスタＳＣＲ１をオン状態とすると、時間の経過とともに電流は、入力端子１からサイリスタＳＣＲ１、負荷回路２を通り入力端子２に流れるようになる。この場合、サイリスタＳＣＲ１がオン状態のとき、抵抗Ｒ１を短絡したことと同じ状態になり、直流電圧投入時にコンデンサＣ１に瞬間的に流れる突入電流を制限しているのは抵抗Ｒ１である。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来の図３〜図５に示した各突入電流制限回路１、１０、２０にあっては、以下に述べるような問題があった。
すなわち、図３に示した突入電流制限回路１の場合は、抵抗Ｒ１により直流電圧印加時に発生する突入電流を制限することはできるが、電源投入後は、常に抵抗Ｒ１により電流が消費されるため、負荷回路２に伝達される電力効率が低下するという問題と、突入電流に耐えられる定格が大きな抵抗を使用しなければならず、回路のコストをアップさせるという問題がある。
【０００６】
また、図４に示した突入電流制限回路１０の場合は、サーミスタＴＨ１の温度上昇に反比例する抵抗特性を利用して直流電圧印加時に発生する突入電流を制限するようにしているため、短い時間間隔で直流電圧の印加を繰り返すような場合、サーミスタＴＨ１の温度が高温になって突入電流を制限するための所望の抵抗値が得られなくなるという問題が発生する。
【０００７】
さらに、図５に示した突入電流制限回路２０の場合は、図３の突入電流制限回路１と同様に、抵抗Ｒ１により負荷回路２に伝達される電力効率が低下し、突入電流に耐えられる定格が大きな抵抗を使用することにより回路をコストアップさせるという問題と、サイリスタＳＣＲ１を制御する制御回路が必要となり、回路を複雑化して更にコストアップさせるという問題もある。
【０００８】
本発明の課題は、上記問題に鑑みてなされたものであり、サーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要とせず、比較的簡単な回路構成で電力の伝達効率を向上して回路のコストも低減する電流制限回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の発明は、
第１の入力端子に第１の抵抗（Ｒ１）の一端と、コンデンサ（Ｃ１）の一端とを接続し、該第１の抵抗（Ｒ１）の他端には、第２の抵抗（Ｒ２）の一端と、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とを接続し、該第２の抵抗（Ｒ２）の他端は、第３の抵抗（Ｒ３）の一端と第２の入力端子に接続し、該第３の抵抗（Ｒ３）の他端は、前記電解効果トランジスタ（ＦＥＴ１）のドレイン電極（Ｄ）と接続し、該電解効果トランジスタ（ＦＥＴ１）のソース電極（Ｓ）は、前記コンデンサ（Ｃ１）の他端と接続し、該コンデンサ（Ｃ１）の両端部には所定の負荷回路を接続可能に構成したことを特徴としている。
【００１０】
したがって、第１の入力端子と第２の入力端子との間に、直流電圧が印加された直後に流れる突入電流の電流容量を、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により制限することができ、第３の抵抗（Ｒ３）に定格の大きなものを使用する必要がなくなるとともに、前記ゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を決定する第１の入力端子と第２の入力端子との間に印加される直流電圧を分圧する前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）との分圧比を、定常時に負荷回路に流れる電流の電流容量を制限しないように設定することができ、負荷回路に伝達される電力の伝達効率が低下することを回避することができる。
【００１１】
また、従来のサーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要としないため、回路のコストを低減することが可能である。
【００１２】
この場合、上記目的は、例えば、請求項２に記載する発明のように、請求項１記載の電流制限回路において、前記第２の抵抗（Ｒ２）をツェナーダイオード（ＺＤ１）に変更し、該ツェナーダイオード（ＺＤ１）のカソード電極（Ｃ）は、前記第１の抵抗（Ｒ１）の他端と接続し、該ツェナーダイオード（ＺＤ１）のアノード電極（Ａ）は、前記第３の抵抗（Ｒ３）の一端と第２の入力端子に接続することにより、第１の入力端子と第２の入力端子との間に印加される直流電圧が変動した場合に、ツェナーダイオード（ＺＤ１）によりその電圧変動を一定の電圧範囲に抑えて、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を一定に保持させることができる。
【００１３】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明を適用した一実施の形態における突入電流制限回路３０の回路構成を示す図であり、上記従来の図３に示した突入電流制限回路１と同一回路構成部分には同一符号を付している。
図１において、突入電流制限回路３０は、入力端子１側に抵抗Ｒ１の一端と、コンデンサＣ１の一端とを接続し、抵抗Ｒ１の他端には抵抗Ｒ２の一端と、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とを接続し、抵抗Ｒ２の他端は抵抗Ｒ３の一端と入力端子２に接続し、抵抗Ｒ３の他端は電解効果トランジスタＦＥＴ１のドレイン電極（Ｄ）と接続し、電解効果トランジスタＦＥＴ１のソース電極（Ｓ）はコンデンサＣ１の他端と接続し、コンデンサＣ１の両端部には負荷回路２を接続する。
【００１４】
次に、本実施の形態における動作を説明する。
【００１５】
図１の突入電流制限回路３０では、入力端子１側を（＋）、入力端子２側を（−）とする所定の直流電圧を印加すると、その瞬間にコンデンサＣ１は、最初短絡状態となり、その突入電流は、入力端子１からコンデンサＣ１を通り、電解効果トランジスタＦＥＴ１のソース電極（Ｓ）からドレイン電極（Ｄ）、抵抗Ｒ３、入力端子２の順に流れる。但し、この時に流れる突入電流の電流容量は、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により決定される。
【００１６】
この電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差は、図中に示す抵抗Ｒ２の端子間電圧Ｖｒ２から抵抗Ｒ３の端子間電圧Ｖｒ３を減算（Ｖｒ２−Ｖｒ３）することで求められ、抵抗Ｒ３に流れる電流容量が多くなると、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差が下がり、ソース電極（Ｓ）からドレイン電極（Ｄ）に流れる電流容量が制限される。
【００１７】
直流電圧が印加されて時間が経過し定常状態に移行した時は、電解効果トランジスタＦＥＴ１のソース電極（Ｓ）からドレイン電極（Ｄ）に流れる電流容量が制限されないように、ゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を設定すれば、負荷回路２に供給される電流容量が制限されることを回避することが可能となる。この電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差は、入力端子１と入力端子２との間に印加される直流電圧を分圧する抵抗Ｒ１と抵抗Ｒ２との分圧比から設定することが可能である。
【００１８】
したがって、本第１の実施の形態における突入電流制限回路３０では、直流電圧が印加された直後に流れる突入電流の電流容量は、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により制限される回路構成としたため、抵抗Ｒ３に定格の大きなものを使用する必要がなくなる。
【００１９】
また、本第１の実施の形態における突入電流制限回路３０では、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を決定する入力端子１と入力端子２との間に印加される直流電圧を分圧する抵抗Ｒ１と抵抗Ｒ２との分圧比を、定常時に負荷回路２に流れる電流の電流容量を制限しないように設定することができ、負荷回路２に伝達される電力の伝達効率が低下することを回避することができる。
【００２０】
また、本第１の実施の形態における突入電流制限回路３０では、従来のサーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要としないため、回路のコストを低減することが可能である。
【００２１】
また、その他の実施の形態として、図２に示すように、上記図１の抵抗Ｒ２の代わりにツェナーダイオードＺＤ１を接続し、ツェナーダイオードＺＤ１のカソード電極（Ｃ）は、抵抗Ｒ１の他端と接続し、アノード電極（Ａ）は、抵抗Ｒ３の一端と入力端子２に接続することにより、入力端子１と入力端子２との間に印加される直流電圧が変動した場合に、ツェナーダイオードＺＤ１によりその電圧変動を一定の電圧範囲に抑えて、電解効果トランジスタＦＥＴ１のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を一定に保持させることができる。
【００２２】
【発明の効果】
請求項１記載の発明の電流制限回路によれば、第１の入力端子と第２の入力端子との間に、直流電圧が印加された直後に流れる突入電流の電流容量を、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差により制限することができ、第３の抵抗（Ｒ３）に定格の大きなものを使用する必要がなくなるとともに、前記ゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を決定する第１の入力端子と第２の入力端子との間に印加される直流電圧を分圧する前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）との分圧比を、定常時に負荷回路に流れる電流の電流容量を制限しないように設定することができ、負荷回路に伝達される電力の伝達効率が低下することを回避することができる。また、従来のサーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要としないため、回路のコストを低減することが可能である。
【００２３】
請求項２記載の発明の電流制限回路によれば、第１の入力端子と第２の入力端子との間に印加される直流電圧が変動した場合に、ツェナーダイオード（ＺＤ１）によりその電圧変動を一定の電圧範囲に抑えて、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とドレイン電極（Ｄ）間の電位差を一定に保持させることができる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態における突入電流制限回路３０の回路構成を示す図である。
【図２】本発明を適用したその他の実施の形態における突入電流制限回路４０の回路構成を示す図である。
【図３】従来の抵抗Ｒ１を使用した突入電流制限回路１の回路構成を示す図である。
【図４】従来のサーミスタＴＨ１を使用した突入電流制限回路１０の回路構成を示す図である。
【図５】従来の抵抗Ｒ１とサイリスタＳＣＲ１を使用した突入電流制限回路２０の回路構成を示す図である。
【符号の説明】
２ 負荷回路
３０、４０ 突入電流制限回路
Ｃ１ コンデンサ
ＺＤ１ ツェナーダイオード
ＦＥＴ１ 電解効果トランジスタ
Ｒ１〜Ｒ３ 抵抗
Claims (2)
- 第１の入力端子に第１の抵抗（Ｒ１）の一端と、コンデンサ（Ｃ１）の一端とを接続し、該第１の抵抗（Ｒ１）の他端には、第２の抵抗（Ｒ２）の一端と、電解効果トランジスタ（ＦＥＴ１）のゲート電極（Ｇ）とを接続し、該第２の抵抗（Ｒ２）の他端は、第３の抵抗（Ｒ３）の一端と第２の入力端子に接続し、該第３の抵抗（Ｒ３）の他端は、前記電解効果トランジスタ（ＦＥＴ１）のドレイン電極（Ｄ）と接続し、該電解効果トランジスタ（ＦＥＴ１）のソース電極（Ｓ）は、前記コンデンサ（Ｃ１）の他端と接続し、該コンデンサ（Ｃ１）の両端部には所定の負荷回路を接続可能に構成したことを特徴とする電流制限回路。
- 前記第２の抵抗（Ｒ２）をツェナーダイオード（ＺＤ１）に変更し、該ツェナーダイオード（ＺＤ１）のカソード電極（Ｃ）は、前記第１の抵抗（Ｒ１）の他端と接続し、該ツェナーダイオード（ＺＤ１）のアノード電極（Ａ）は、前記第３の抵抗（Ｒ３）の一端と第２の入力端子に接続したことを特徴とする請求項１記載の電流制限回路。
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| JP04591698A JP3772516B2 (ja) | 1998-02-26 | 1998-02-26 | 電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04591698A JP3772516B2 (ja) | 1998-02-26 | 1998-02-26 | 電流制限回路 |
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| JPH11252787A JPH11252787A (ja) | 1999-09-17 |
| JP3772516B2 true JP3772516B2 (ja) | 2006-05-10 |
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| JP04591698A Expired - Fee Related JP3772516B2 (ja) | 1998-02-26 | 1998-02-26 | 電流制限回路 |
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-
1998
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