JP4182170B2 - 突入電流抑制回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源と負荷との間の電流通路に設けられ、電源スイッチがオンされたときの過大な突入電流を抑制する突入電流抑制回路に関する。
【０００２】
【従来の技術】
例えばＤＣＤＣコンバータなどの電源から負荷に電力供給できるように、図４を参照して、電源２０、回路の開閉を行う電源スイッチ（リレーなどでもよい）２１、過電流制限用のヒューズ２２、負荷２３が直列に接続された回路２４がある。この回路２４において、負荷２３がランプ、電動モータ、コンデンサ等のように非常に小さなインピーダンスの負荷である場合、その負荷２３へ電力供給するため電源スイッチ２１をオンすると、そのオン時においては、図５に示すように、定常時の電流よりも過大な突入電流が一時的に流れるおそれがある。例えば、コンデンサの場合、コンデンサへの電流チャージの際突入電流が流れ、ランプの場合、フィラメントの温度が上昇する前に突入電流が流れる。この突入電流は機器の寿命を短くしたり、ヒューズを溶断したりするという不具合発生の問題がある。
【０００３】
このため、電源スイッチ２１をオンした時の一時的な過大な突入電流を抑制するものとして、従来においては、図６を参照して、電源２０と負荷２３との間に比較的高い抵抗値の突入電流抑制用の抵抗素子２５を接続したもの（特許文献１参照）や、図７を参照して、電源２０と負荷２３との間に負特性サーミスタ２６を接続したもの（特許文献２参照）が提案されていた。
【０００４】
【特許文献１】
特許第３２６９３７７号公報（第２頁、第３頁、図１）
【特許文献２】
実公平１−２５４５号公報（全頁、第３図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の前者の場合、抵抗素子２５を負荷２３に直列に接続するものであるから、負荷２３への電流供給が安定したときの定常電流に対してもその抵抗素子２５により電圧降下や電力の無駄な消費が生じるという問題がある。また、上記従来の後者の場合、電流が流れることによる発熱によって抵抗値が低下する負特性サーミスタ２６により、突入電流に対しては大きな抵抗値で負荷２３への過大な突入電流を抑制でき、定常電流が流れるときには発熱により負特性サーミスタ２６の抵抗値が低下していることによって電圧降下や電力の無駄が生じないように図っている。しかしながら、この場合、負特性サーミスタ２６の発熱を利用してその抵抗値を低下させることを利用しているため、負特性サーミスタ２６の素子温度により流し続けることのできる定常電流が制限される。したがって、このように定常電流が制限され、大きな定常電流を流すことができないため、電力消費の大きな負荷２３に対して利用を図ることが制限されるものであった。
【０００６】
これらの問題点を解決するため改善を図ったものとして、図８に示す回路が提案されている。図８を参照して、電源２０と負荷２３との間に電流制限用の抵抗素子２５を接続するとともに、この抵抗素子２５と並列に電磁リレー２７のａ接点のスイッチ回路を接続させ、この電磁リレー２７の励磁コイルを作動させる制御回路２８を設けている。この回路では、電源スイッチ２１をオン状態に切り換えた時点から定常電流が負荷２３に安定して供給されるようになる所定時間経過するまでの間、電磁リレー２７をオフ状態のままにして、電源２０からの電流Ｉが抵抗素子２５を介して負荷２３に供給されるようにしている。このため、電源スイッチ２１をオンした時点において過大な突入電流が流れる場合、抵抗素子２５により制限された状態で負荷２３に電流が供給される。その後、安定した定常電流が供給されるようになると抵抗素子２５による電圧降下が抑制されるように、この抵抗素子２５と並列に接続されている電磁リレー２７のスイッチ回路がオンされる。そして、この導電性の高いスイッチ回路を通して負荷に電流が供給される。
【０００７】
しかしながら、この場合においては、電磁リレー２７やその電磁リレー２７を制御するための制御回路２８などを別途設ける必要がある。したがって、部品点数が増えるなどのコスト高となったり、上記の制御回路などを基板等に配置させる面積が大きくなる為電子部品の小型化が困難となるなどの問題がある。
【０００８】
そこで、本発明は、電源から負荷へ電力供給する際に過大な突入電流が負荷に流れないようにするという解決すべき課題に対して、安価でかつ簡便な方法を用いて実現することを目的としている。
【０００９】
【課題を解決するための手段】
本発明に係る突入電流抑制回路は、電源から負荷への開閉自在な電流通路に設けられ、かつ前記負荷への突入電流を抑制する突入電流抑制回路において、前記電流通路の導通と遮断との各動作を行う第１の半導体素子と負特性サーミスタとを前記電流通路に並列に設け、かつ、直列接続された第１バイアス抵抗及び第２バイアス抵抗を前記負荷に対して並列になるように、前記第１バイアス抵抗の一端が前記第１の半導体素子と前記負荷との間に位置する前記電源から前記負荷への前記電流通路に接続され、前記第１バイアス抵抗の他端は前記第２バイアス抵抗の一端に接続され、前記第２バイアス抵抗の他端は前記電源と前記負荷との共通するアース側の電流通路に接続されており、前記第１バイアス抵抗と前記第２バイアス抵抗とで分圧される電圧に基づいて前記第１の半導体素子を制御する第２の半導体素子を設けていることを特徴とする。
【００１０】
ここで、突入電流とは、電源と負荷とが接続される回路を開閉自在なスイッチング手段でオン状態に切り換えたときに、通常よりも過大な値で一時的に回路を流れる電流のことである。また、電源は例えばＤＣＤＣコンバータや、電池などの直流電源である。
【００１１】
本発明によれば、電源スイッチをオンした時点から負特性サーミスタが自己発熱により所定の抵抗値に低下するまでの間は、負特性サーミスタの抵抗値は比較的大きく、またそれにより第１バイアス抵抗及び第２バイアス抵抗の電圧、すなわち負荷電圧は小さい。そのため、第１バイアス抵抗及び第２バイアス抵抗で分圧された電圧では第２の半導体素子をオン動作させるほどの制御電流は流れないので、第２の半導体素子はオフ状態であり、従って第２の半導体でオンオフの制御が行われる第１の半導体素子もオフ状態のままとなっている。この初期状態のときは、負特性サーミスタの抵抗値が比較的大であるから、電源スイッチをオンしたときの一時的な過大な突入電流は負特性サーミスタによって抑制される。このように突入電流が抑制されることにより、ヒューズが突入電流で溶断したり、負荷の寿命を縮めてしまうような不具合が解消される。
【００１２】
また、負特性サーミスタの抵抗値が所定の抵抗値以下となり、負荷電圧が上昇すると、第１バイアス抵抗及び第２バイアス抵抗の分圧電圧も上昇し、その分圧による制御電流が所定以上になることで第２の半導体素子がオン状態に切り換わる。第２の半導体素子がオン状態に切り換わることで、第２の半導体においてオンオフ制御される第１の半導体もオン状態に切り換わり、この第１の半導体を通して電源からの電流が負荷へ供給されるようになる。
【００１３】
このように電流を負荷へ供給している状態の第１の半導体の抵抗値がこの第１の半導体がオンに切り換わったときの負特性サーミスタの抵抗値よりも著しく小さく設定されていることにより、負特性サーミスタを流れる電流が極めて少なくなり、定常電流が流れる状態における負特性サーミスタでの電力ロスも抑制される。また、そのように負特性サーミスタを流れる電流が少なくなることにより、負特性サーミスタでの発熱も抑制される。
【００１４】
本発明は、好ましくは、前記第２の半導体素子と、前記電源及び前記負荷のアース側電流通路との間に第３バイアス抵抗を設けている。
【００１５】
本発明は、好ましくは、前記第１の半導体素子および前記第２の半導体素子としてバイポーラトランジスタを用いており、前記第１バイアス抵抗の一端は前記第１の半導体素子のコレクタおよび前記負荷に接線される。この場合、負荷への供給可能な電流値を比較的大きなものにできる。
【００１６】
【発明の実施の形態】
以下、本発明の詳細を図面に示す実施の形態に基づいて説明する。図１は、本発明に係る実施形態の突入電流抑制回路を含む回路図である。
【００１７】
図１を参照して、この突入電流抑制回路１は、例えばＤＣＤＣコンバータや電池などの直流電源である電源２と負荷３とが接続される回路中に設けられるものである。この回路は、電源２と負荷３とが接続される回路中に人為操作可能な電源スイッチ４、ヒューズ５、負荷３、および、突入電流抑制回路１とを含む構成となっている。負荷３は、例えば、ランプ、電動モータ、コンデンサ等であって、少なくとも電力供給開始時にはそのインピーダンスが小さい負荷である。なお、図１においては、コンデンサと抵抗とが並列に接続された負荷３を示しているが、このような負荷に限定されるものではない。
【００１８】
突入電流抑制回路１は、電源２から負荷３への電流通路６のうち、ヒューズ５と負荷３との間に設けられている。この突入電流抑制回路１は、ｐｎｐ型のバイポーラトランジスタから成る第１の半導体素子としてのトランジスタ７と、負特性サーミスタ（ＮＴＣサーミスタ）８と、ｎｐｎ型のバイポーラトランジスタから成る第２の半導体素子としてのトランジスタ９と、第１バイアス抵抗１０と、第２バイアス抵抗１１と、第３バイアス抵抗１２とを備えている。
【００１９】
トランジスタ７のエミッタは回路としてヒューズ５に接続されることで、ひいいてはこのヒューズ５および電源スイッチ４を介して電源２に接続されている。トランジスタ７のコレクタは負荷３に接続されている。負特性サーミスタ８は、その両端がそれぞれトランジスタ７のエミッタとコレクタとに接続されることで、トランジスタ７に並列に接続されたものとなっている。第１バイアス抵抗１０と第２バイアス抵抗１１とが直列に接続された状態で負荷３と並列に接続されている。すなわち、第１バイアス抵抗１０の一端は、トランジスタ７のコレクタおよび負荷３に接続されている。第１バイアス抵抗１０の他端は第２バイアス抵抗１１の一端に接続されている。第２バイアス抵抗１１の他端は、電源２と負荷３との共通するアース側の電流通路６に接続されている。トランジスタ９のベースは、第１バイアス抵抗１０と第２バイアス抵抗１１との接続箇所に接続されている。トランジスタ９のコレクタはトランジスタ７のベースに接続されている。トランジスタ９のエミッタは第３バイアス抵抗１２を介してアース側の電流通路６に接続されている。
【００２０】
この実施の形態の構成により、負荷３へ電流供給するため電源スイッチ４をオフ状態からオン状態に切り換えた近時においては、負特性サーミスタ８は発熱による温度上昇がほとんどなくその抵抗値（ＲN）は比較的大きい。このため、電源２からの電流（Ｉ）はこの負特性サーミスタ８で電圧降下して負荷３及び第１バイアス抵抗１０へ流れることになり、トランジスタ７のエミッタ−コレクタ間にはほとんど流れない。
【００２１】
したがって、電源スイッチ４をオンした直後はトランジスタ７を介した負荷３への電流供給が抑制され、負特性サーミスタ８を通して負荷３へ電流供給される。このとき、負特性サーミスタ８によって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。電源スイッチ４をオンしてからの電流供給により、負特性サーミスタ８は発熱することで温度上昇しその抵抗値が低下していく。この負特性サーミスタ８の抵抗値の低下に伴い、負特性サーミスタ８の端子間電圧が低下するので、負荷３の両端間の電圧が上昇する。この負荷３の両端間の電圧上昇に伴い、第１バイアス抵抗１０および第２バイアス抵抗１１のそれぞれの両端間電圧が上昇する。これによりトランジスタ９のベース−エミッタ間電圧が上昇して、このトランジスタ９のベース電流（Ｉｂ９）が増加する。
【００２２】
そのベース電流（Ｉｂ９）が所定以上の電流値となると、トランジスタ９のエミッタ−コレクタ間が導通状態に切り換わり、トランジスタ７にオン動作可能なベース電流（Ｉｂ７）が流れることになる。これにより、トランジスタ７のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ７を通して負荷３に供給されるようになる。
【００２３】
なお、トランジスタ７を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から定常電流に近くなった状態になっているときに設定される。また、トランジスタ７が導通状態になっているときには、負特性サーミスタ８を流れる電流もきわめて少ないものとなるため、負特性サーミスタ８の発熱が抑制され、電力ロスが削減できる。
【００２４】
次に、本発明に係る別の実施の形態について、図２に基づいて説明する。なお、図１に示した実施の形態と同様の構造については説明を省略するとともに、同一符号を付す。
【００２５】
図１に示した実施の形態では、電源２の正極側に突入電流抑制用の負特性サーミスタ８を設けた回路を示したが、図２で示される実施の形態では、電源２の負極側に突入電流抑制用の負特性サーミスタ８を設けている。そして、この負特性サーミスタ８と並列に接続される第１の半導体素子としてのｎｐｎ型のバイポーラトランジスタから成るトランジスタ１３のベースに第２の半導体素子としてのｐｎｐ型のバイポーラトランイジスタから成るトランジスタ１４のコレクタが接続されている。直列接続された第１バイアス抵抗１５および第２バイアス抵抗１６を負荷３と並列に接続し、トランジスタ１４のベースが第１バイアス抵抗１５と第２バイアス抵抗１６の接続箇所に接続されている。トランジスタ１４のエミッタは電源２の正極側の電流通路６と第３バイアス抵抗１７を介して接続されている。
【００２６】
この実施の形態の構成により、負荷３へ電流供給するため電源スイッチ４をオフ状態からオン状態に切り換えた近時においては、負特性サーミスタ８は発熱による温度上昇がほとんどなくその抵抗値（ＲN）は比較的大きい。このため、電源２からの電流（Ｉ）はこの負特性サーミスタ８で電圧降下して負荷３、第１バイアス抵抗１５及び第２バイアス抵抗１６へ流れることになり、トランジスタ１３のエミッタ−コレクタ間にはほとんど流れない。
【００２７】
したがって、電源スイッチ４をオンした直後はトランジスタ１４を介した負荷３への電流供給が抑制され、負特性サーミスタ８を通して負荷３へ電流供給される。このとき、負特性サーミスタ８によって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。
【００２８】
電源スイッチ４をオンしてからの電流供給により、負特性サーミスタ８は発熱することで温度上昇しその抵抗値が低下していく。この負特性サーミスタ８の抵抗値の低下に伴い、負特性サーミスタ８の端子間電圧が低下するので、負荷３の両端間の電圧が上昇する。
【００２９】
この負荷３の両端間の電圧上昇に伴い第１バイアス抵抗１５および第２バイアス抵抗１６のそれぞれの両端間電圧が上昇する。これによりトランジスタ１４のベース−エミッタ間電圧が上昇してこのトランジスタ１４のベース電流（Ｉｂ１４）が増加する。
【００３０】
そのベース電流（Ｉｂ１４）が所定以上の電流値となると、トランジスタ１４のエミッタ−コレクタ間が導通状態に切り換わり、トランジスタ１３にオン動作可能なベース電流（Ｉｂ１３）が流れることになる。これにより、トランジスタ１３のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ１３を通して負荷３に供給されるようになる。
【００３１】
なお、トランジスタ１３を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から定常電流に近くなった状態になっているときに設定される。また、トランジスタ７が導通状態になっているときには、負特性サーミスタ８を流れる電流もきわめて少ないものとなるため、負特性サーミスタ８の発熱が抑制される。
【００３２】
次に、本発明に係るさらに別の実施の形態について、図３に基づいて説明する。なお、図１に示した実施の形態と同様の構造については説明を省略するとともに、同一符号を付す。
【００３３】
図３で示される実施の形態と、図１に示される実施の形態との構成上の相違点は、図１で示される実施形態では第２バイアス抵抗として温度特性を特に考慮していない抵抗素子を用いていたのに対して、図３で示される実施形態では、第２バイアス抵抗１８に正特性サーミスタを用いている点であり、他は同様構成である。
【００３４】
この実施の形態の構成により、負荷３へ電流供給するため電源スイッチ４をオフ状態からオン状態に切り換えた近時においては、負特性サーミスタ８は発熱による温度上昇がほとんどなくその抵抗値（ＲN）は比較的大きい。このため、電源２からの電流（Ｉ）はこの負特性サーミスタ８で電圧降下して負荷３及び第１バイアス抵抗１０へ流れることになり、トランジスタ７のエミッタ−コレクタ間にはほとんど流れない。
【００３５】
したがって、電源スイッチ４をオンした直後はトランジスタ７を介した負荷３への電流供給が抑制され、負特性サーミスタ８を通して負荷３へ電流供給される。このとき、負特性サーミスタ８によって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。
【００３６】
電源スイッチ４をオンしてからの電流供給により、負特性サーミスタ８は発熱することで温度上昇しその抵抗値が低下していく。この負特性サーミスタ８の抵抗値の低下に伴い、負特性サーミスタ８の端子間電圧が低下するので、負荷３の両端間の電圧が上昇する。
【００３７】
この負荷３の両端間の電圧上昇に伴い第１バイアス抵抗１０および第２バイアス抵抗１８のそれぞれの両端間電圧が上昇する。なお、第２バイアス抵抗１８については正特性サーミスタを用いていることからその自己発熱による温度上昇に伴いその抵抗値が増すことによってもその両端間電圧は上昇する。これによりトランジスタ９のベース−エミッタ間電圧が上昇してこのトランジスタ９のベース電流（Ｉｂ９）が増加する。
【００３８】
そのベース電流（Ｉｂ９）が所定以上の電流値となると、トランジスタ９のエミッタ−コレクタ間が導通状態に切り換わり、トランジスタ７にオン動作可能なベース電流（Ｉｂ７）が流れることになる。これにより、トランジスタ７のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ７を通して負荷３に供給されるようになる。
【００３９】
なお、トランジスタ７を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から定常電流に近くなった状態になっているときに設定される。また、トランジスタ７が導通状態になっているときには、負特性サーミスタ８を流れる電流もきわめて少ないものとなるため、負特性サーミスタ８の発熱が抑制される。
【００４０】
本発明は、上述の実施の形態に限定されず、種々な変形が可能である。
【００４１】
（１） 本発明に係る突入電流抑制回路に用いられている半導体素子としては、バイポーラ型トランジスタに限定されるものではなく、ＦＥＴなど各種の半導体素子を採用できる。
【００４２】
（２）本発明に係る突入電流抑制回路はユニット化されて単一の回路部品に構成されてもよい。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、電源スイッチをオンした時点から負特性サーミスタが自己発熱により所定の抵抗値に低下するまでの間は、負特性サーミスタの抵抗値は比較的大きく、電源スイッチをオンしたときの一時的な過大な突入電流は負特性サーミスタによって抑制される。また、負特性サーミスタの抵抗値が所定の抵抗値以下となり、負荷電圧が上昇すると、第２の半導体においてオンオフ制御される第１の半導体もオン状態に切り換わり、この第１の半導体を通して電源からの電流が負荷へ供給され , 負特性サーミスタを流れる電流が極めて少なくなり、定常電流が流れる状態における負特性サーミスタでの電力ロスも抑制される。
【図面の簡単な説明】
【図１】本発明の実施形態に係る突入電流抑制回路を含む回路図
【図２】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図３】本発明のさらに別の実施形態に係る突入電流抑制回路を含む回路図
【図４】負荷に電力供給する回路において電流抑制回路の無い回路を示す回路図
【図５】図４に示す回路において電源投入後の突入電流などを示す図
【図６】従来の突入電流抑制回路の一例を示す回路図
【図７】従来の突入電流抑制回路の他の例を示す回路図
【図８】従来の突入電流抑制回路のさらに他の例を示す回路図
【符号の説明】
１ 突入電流抑制回路
２ 電源
３ 負荷
６ 電流通路
７ 第１の半導体素子（トランジスタ）
８ 負特性サーミスタ
９ 第２の半導体素子（トランジスタ）
１０ 第１バイアス抵抗
１１ 第２バイアス抵抗
【発明の属する技術分野】
本発明は、電源と負荷との間の電流通路に設けられ、電源スイッチがオンされたときの過大な突入電流を抑制する突入電流抑制回路に関する。
【０００２】
【従来の技術】
例えばＤＣＤＣコンバータなどの電源から負荷に電力供給できるように、図４を参照して、電源２０、回路の開閉を行う電源スイッチ（リレーなどでもよい）２１、過電流制限用のヒューズ２２、負荷２３が直列に接続された回路２４がある。この回路２４において、負荷２３がランプ、電動モータ、コンデンサ等のように非常に小さなインピーダンスの負荷である場合、その負荷２３へ電力供給するため電源スイッチ２１をオンすると、そのオン時においては、図５に示すように、定常時の電流よりも過大な突入電流が一時的に流れるおそれがある。例えば、コンデンサの場合、コンデンサへの電流チャージの際突入電流が流れ、ランプの場合、フィラメントの温度が上昇する前に突入電流が流れる。この突入電流は機器の寿命を短くしたり、ヒューズを溶断したりするという不具合発生の問題がある。
【０００３】
このため、電源スイッチ２１をオンした時の一時的な過大な突入電流を抑制するものとして、従来においては、図６を参照して、電源２０と負荷２３との間に比較的高い抵抗値の突入電流抑制用の抵抗素子２５を接続したもの（特許文献１参照）や、図７を参照して、電源２０と負荷２３との間に負特性サーミスタ２６を接続したもの（特許文献２参照）が提案されていた。
【０００４】
【特許文献１】
特許第３２６９３７７号公報（第２頁、第３頁、図１）
【特許文献２】
実公平１−２５４５号公報（全頁、第３図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の前者の場合、抵抗素子２５を負荷２３に直列に接続するものであるから、負荷２３への電流供給が安定したときの定常電流に対してもその抵抗素子２５により電圧降下や電力の無駄な消費が生じるという問題がある。また、上記従来の後者の場合、電流が流れることによる発熱によって抵抗値が低下する負特性サーミスタ２６により、突入電流に対しては大きな抵抗値で負荷２３への過大な突入電流を抑制でき、定常電流が流れるときには発熱により負特性サーミスタ２６の抵抗値が低下していることによって電圧降下や電力の無駄が生じないように図っている。しかしながら、この場合、負特性サーミスタ２６の発熱を利用してその抵抗値を低下させることを利用しているため、負特性サーミスタ２６の素子温度により流し続けることのできる定常電流が制限される。したがって、このように定常電流が制限され、大きな定常電流を流すことができないため、電力消費の大きな負荷２３に対して利用を図ることが制限されるものであった。
【０００６】
これらの問題点を解決するため改善を図ったものとして、図８に示す回路が提案されている。図８を参照して、電源２０と負荷２３との間に電流制限用の抵抗素子２５を接続するとともに、この抵抗素子２５と並列に電磁リレー２７のａ接点のスイッチ回路を接続させ、この電磁リレー２７の励磁コイルを作動させる制御回路２８を設けている。この回路では、電源スイッチ２１をオン状態に切り換えた時点から定常電流が負荷２３に安定して供給されるようになる所定時間経過するまでの間、電磁リレー２７をオフ状態のままにして、電源２０からの電流Ｉが抵抗素子２５を介して負荷２３に供給されるようにしている。このため、電源スイッチ２１をオンした時点において過大な突入電流が流れる場合、抵抗素子２５により制限された状態で負荷２３に電流が供給される。その後、安定した定常電流が供給されるようになると抵抗素子２５による電圧降下が抑制されるように、この抵抗素子２５と並列に接続されている電磁リレー２７のスイッチ回路がオンされる。そして、この導電性の高いスイッチ回路を通して負荷に電流が供給される。
【０００７】
しかしながら、この場合においては、電磁リレー２７やその電磁リレー２７を制御するための制御回路２８などを別途設ける必要がある。したがって、部品点数が増えるなどのコスト高となったり、上記の制御回路などを基板等に配置させる面積が大きくなる為電子部品の小型化が困難となるなどの問題がある。
【０００８】
そこで、本発明は、電源から負荷へ電力供給する際に過大な突入電流が負荷に流れないようにするという解決すべき課題に対して、安価でかつ簡便な方法を用いて実現することを目的としている。
【０００９】
【課題を解決するための手段】
本発明に係る突入電流抑制回路は、電源から負荷への開閉自在な電流通路に設けられ、かつ前記負荷への突入電流を抑制する突入電流抑制回路において、前記電流通路の導通と遮断との各動作を行う第１の半導体素子と負特性サーミスタとを前記電流通路に並列に設け、かつ、直列接続された第１バイアス抵抗及び第２バイアス抵抗を前記負荷に対して並列になるように、前記第１バイアス抵抗の一端が前記第１の半導体素子と前記負荷との間に位置する前記電源から前記負荷への前記電流通路に接続され、前記第１バイアス抵抗の他端は前記第２バイアス抵抗の一端に接続され、前記第２バイアス抵抗の他端は前記電源と前記負荷との共通するアース側の電流通路に接続されており、前記第１バイアス抵抗と前記第２バイアス抵抗とで分圧される電圧に基づいて前記第１の半導体素子を制御する第２の半導体素子を設けていることを特徴とする。
【００１０】
ここで、突入電流とは、電源と負荷とが接続される回路を開閉自在なスイッチング手段でオン状態に切り換えたときに、通常よりも過大な値で一時的に回路を流れる電流のことである。また、電源は例えばＤＣＤＣコンバータや、電池などの直流電源である。
【００１１】
本発明によれば、電源スイッチをオンした時点から負特性サーミスタが自己発熱により所定の抵抗値に低下するまでの間は、負特性サーミスタの抵抗値は比較的大きく、またそれにより第１バイアス抵抗及び第２バイアス抵抗の電圧、すなわち負荷電圧は小さい。そのため、第１バイアス抵抗及び第２バイアス抵抗で分圧された電圧では第２の半導体素子をオン動作させるほどの制御電流は流れないので、第２の半導体素子はオフ状態であり、従って第２の半導体でオンオフの制御が行われる第１の半導体素子もオフ状態のままとなっている。この初期状態のときは、負特性サーミスタの抵抗値が比較的大であるから、電源スイッチをオンしたときの一時的な過大な突入電流は負特性サーミスタによって抑制される。このように突入電流が抑制されることにより、ヒューズが突入電流で溶断したり、負荷の寿命を縮めてしまうような不具合が解消される。
【００１２】
また、負特性サーミスタの抵抗値が所定の抵抗値以下となり、負荷電圧が上昇すると、第１バイアス抵抗及び第２バイアス抵抗の分圧電圧も上昇し、その分圧による制御電流が所定以上になることで第２の半導体素子がオン状態に切り換わる。第２の半導体素子がオン状態に切り換わることで、第２の半導体においてオンオフ制御される第１の半導体もオン状態に切り換わり、この第１の半導体を通して電源からの電流が負荷へ供給されるようになる。
【００１３】
このように電流を負荷へ供給している状態の第１の半導体の抵抗値がこの第１の半導体がオンに切り換わったときの負特性サーミスタの抵抗値よりも著しく小さく設定されていることにより、負特性サーミスタを流れる電流が極めて少なくなり、定常電流が流れる状態における負特性サーミスタでの電力ロスも抑制される。また、そのように負特性サーミスタを流れる電流が少なくなることにより、負特性サーミスタでの発熱も抑制される。
【００１４】
本発明は、好ましくは、前記第２の半導体素子と、前記電源及び前記負荷のアース側電流通路との間に第３バイアス抵抗を設けている。
【００１５】
本発明は、好ましくは、前記第１の半導体素子および前記第２の半導体素子としてバイポーラトランジスタを用いており、前記第１バイアス抵抗の一端は前記第１の半導体素子のコレクタおよび前記負荷に接線される。この場合、負荷への供給可能な電流値を比較的大きなものにできる。
【００１６】
【発明の実施の形態】
以下、本発明の詳細を図面に示す実施の形態に基づいて説明する。図１は、本発明に係る実施形態の突入電流抑制回路を含む回路図である。
【００１７】
図１を参照して、この突入電流抑制回路１は、例えばＤＣＤＣコンバータや電池などの直流電源である電源２と負荷３とが接続される回路中に設けられるものである。この回路は、電源２と負荷３とが接続される回路中に人為操作可能な電源スイッチ４、ヒューズ５、負荷３、および、突入電流抑制回路１とを含む構成となっている。負荷３は、例えば、ランプ、電動モータ、コンデンサ等であって、少なくとも電力供給開始時にはそのインピーダンスが小さい負荷である。なお、図１においては、コンデンサと抵抗とが並列に接続された負荷３を示しているが、このような負荷に限定されるものではない。
【００１８】
突入電流抑制回路１は、電源２から負荷３への電流通路６のうち、ヒューズ５と負荷３との間に設けられている。この突入電流抑制回路１は、ｐｎｐ型のバイポーラトランジスタから成る第１の半導体素子としてのトランジスタ７と、負特性サーミスタ（ＮＴＣサーミスタ）８と、ｎｐｎ型のバイポーラトランジスタから成る第２の半導体素子としてのトランジスタ９と、第１バイアス抵抗１０と、第２バイアス抵抗１１と、第３バイアス抵抗１２とを備えている。
【００１９】
トランジスタ７のエミッタは回路としてヒューズ５に接続されることで、ひいいてはこのヒューズ５および電源スイッチ４を介して電源２に接続されている。トランジスタ７のコレクタは負荷３に接続されている。負特性サーミスタ８は、その両端がそれぞれトランジスタ７のエミッタとコレクタとに接続されることで、トランジスタ７に並列に接続されたものとなっている。第１バイアス抵抗１０と第２バイアス抵抗１１とが直列に接続された状態で負荷３と並列に接続されている。すなわち、第１バイアス抵抗１０の一端は、トランジスタ７のコレクタおよび負荷３に接続されている。第１バイアス抵抗１０の他端は第２バイアス抵抗１１の一端に接続されている。第２バイアス抵抗１１の他端は、電源２と負荷３との共通するアース側の電流通路６に接続されている。トランジスタ９のベースは、第１バイアス抵抗１０と第２バイアス抵抗１１との接続箇所に接続されている。トランジスタ９のコレクタはトランジスタ７のベースに接続されている。トランジスタ９のエミッタは第３バイアス抵抗１２を介してアース側の電流通路６に接続されている。
【００２０】
この実施の形態の構成により、負荷３へ電流供給するため電源スイッチ４をオフ状態からオン状態に切り換えた近時においては、負特性サーミスタ８は発熱による温度上昇がほとんどなくその抵抗値（ＲN）は比較的大きい。このため、電源２からの電流（Ｉ）はこの負特性サーミスタ８で電圧降下して負荷３及び第１バイアス抵抗１０へ流れることになり、トランジスタ７のエミッタ−コレクタ間にはほとんど流れない。
【００２１】
したがって、電源スイッチ４をオンした直後はトランジスタ７を介した負荷３への電流供給が抑制され、負特性サーミスタ８を通して負荷３へ電流供給される。このとき、負特性サーミスタ８によって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。電源スイッチ４をオンしてからの電流供給により、負特性サーミスタ８は発熱することで温度上昇しその抵抗値が低下していく。この負特性サーミスタ８の抵抗値の低下に伴い、負特性サーミスタ８の端子間電圧が低下するので、負荷３の両端間の電圧が上昇する。この負荷３の両端間の電圧上昇に伴い、第１バイアス抵抗１０および第２バイアス抵抗１１のそれぞれの両端間電圧が上昇する。これによりトランジスタ９のベース−エミッタ間電圧が上昇して、このトランジスタ９のベース電流（Ｉｂ９）が増加する。
【００２２】
そのベース電流（Ｉｂ９）が所定以上の電流値となると、トランジスタ９のエミッタ−コレクタ間が導通状態に切り換わり、トランジスタ７にオン動作可能なベース電流（Ｉｂ７）が流れることになる。これにより、トランジスタ７のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ７を通して負荷３に供給されるようになる。
【００２３】
なお、トランジスタ７を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から定常電流に近くなった状態になっているときに設定される。また、トランジスタ７が導通状態になっているときには、負特性サーミスタ８を流れる電流もきわめて少ないものとなるため、負特性サーミスタ８の発熱が抑制され、電力ロスが削減できる。
【００２４】
次に、本発明に係る別の実施の形態について、図２に基づいて説明する。なお、図１に示した実施の形態と同様の構造については説明を省略するとともに、同一符号を付す。
【００２５】
図１に示した実施の形態では、電源２の正極側に突入電流抑制用の負特性サーミスタ８を設けた回路を示したが、図２で示される実施の形態では、電源２の負極側に突入電流抑制用の負特性サーミスタ８を設けている。そして、この負特性サーミスタ８と並列に接続される第１の半導体素子としてのｎｐｎ型のバイポーラトランジスタから成るトランジスタ１３のベースに第２の半導体素子としてのｐｎｐ型のバイポーラトランイジスタから成るトランジスタ１４のコレクタが接続されている。直列接続された第１バイアス抵抗１５および第２バイアス抵抗１６を負荷３と並列に接続し、トランジスタ１４のベースが第１バイアス抵抗１５と第２バイアス抵抗１６の接続箇所に接続されている。トランジスタ１４のエミッタは電源２の正極側の電流通路６と第３バイアス抵抗１７を介して接続されている。
【００２６】
この実施の形態の構成により、負荷３へ電流供給するため電源スイッチ４をオフ状態からオン状態に切り換えた近時においては、負特性サーミスタ８は発熱による温度上昇がほとんどなくその抵抗値（ＲN）は比較的大きい。このため、電源２からの電流（Ｉ）はこの負特性サーミスタ８で電圧降下して負荷３、第１バイアス抵抗１５及び第２バイアス抵抗１６へ流れることになり、トランジスタ１３のエミッタ−コレクタ間にはほとんど流れない。
【００２７】
したがって、電源スイッチ４をオンした直後はトランジスタ１４を介した負荷３への電流供給が抑制され、負特性サーミスタ８を通して負荷３へ電流供給される。このとき、負特性サーミスタ８によって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。
【００２８】
電源スイッチ４をオンしてからの電流供給により、負特性サーミスタ８は発熱することで温度上昇しその抵抗値が低下していく。この負特性サーミスタ８の抵抗値の低下に伴い、負特性サーミスタ８の端子間電圧が低下するので、負荷３の両端間の電圧が上昇する。
【００２９】
この負荷３の両端間の電圧上昇に伴い第１バイアス抵抗１５および第２バイアス抵抗１６のそれぞれの両端間電圧が上昇する。これによりトランジスタ１４のベース−エミッタ間電圧が上昇してこのトランジスタ１４のベース電流（Ｉｂ１４）が増加する。
【００３０】
そのベース電流（Ｉｂ１４）が所定以上の電流値となると、トランジスタ１４のエミッタ−コレクタ間が導通状態に切り換わり、トランジスタ１３にオン動作可能なベース電流（Ｉｂ１３）が流れることになる。これにより、トランジスタ１３のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ１３を通して負荷３に供給されるようになる。
【００３１】
なお、トランジスタ１３を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から定常電流に近くなった状態になっているときに設定される。また、トランジスタ７が導通状態になっているときには、負特性サーミスタ８を流れる電流もきわめて少ないものとなるため、負特性サーミスタ８の発熱が抑制される。
【００３２】
次に、本発明に係るさらに別の実施の形態について、図３に基づいて説明する。なお、図１に示した実施の形態と同様の構造については説明を省略するとともに、同一符号を付す。
【００３３】
図３で示される実施の形態と、図１に示される実施の形態との構成上の相違点は、図１で示される実施形態では第２バイアス抵抗として温度特性を特に考慮していない抵抗素子を用いていたのに対して、図３で示される実施形態では、第２バイアス抵抗１８に正特性サーミスタを用いている点であり、他は同様構成である。
【００３４】
この実施の形態の構成により、負荷３へ電流供給するため電源スイッチ４をオフ状態からオン状態に切り換えた近時においては、負特性サーミスタ８は発熱による温度上昇がほとんどなくその抵抗値（ＲN）は比較的大きい。このため、電源２からの電流（Ｉ）はこの負特性サーミスタ８で電圧降下して負荷３及び第１バイアス抵抗１０へ流れることになり、トランジスタ７のエミッタ−コレクタ間にはほとんど流れない。
【００３５】
したがって、電源スイッチ４をオンした直後はトランジスタ７を介した負荷３への電流供給が抑制され、負特性サーミスタ８を通して負荷３へ電流供給される。このとき、負特性サーミスタ８によって比較的大きく電圧降下するので、負荷３に過大な突入電流が供給されないようになっている。
【００３６】
電源スイッチ４をオンしてからの電流供給により、負特性サーミスタ８は発熱することで温度上昇しその抵抗値が低下していく。この負特性サーミスタ８の抵抗値の低下に伴い、負特性サーミスタ８の端子間電圧が低下するので、負荷３の両端間の電圧が上昇する。
【００３７】
この負荷３の両端間の電圧上昇に伴い第１バイアス抵抗１０および第２バイアス抵抗１８のそれぞれの両端間電圧が上昇する。なお、第２バイアス抵抗１８については正特性サーミスタを用いていることからその自己発熱による温度上昇に伴いその抵抗値が増すことによってもその両端間電圧は上昇する。これによりトランジスタ９のベース−エミッタ間電圧が上昇してこのトランジスタ９のベース電流（Ｉｂ９）が増加する。
【００３８】
そのベース電流（Ｉｂ９）が所定以上の電流値となると、トランジスタ９のエミッタ−コレクタ間が導通状態に切り換わり、トランジスタ７にオン動作可能なベース電流（Ｉｂ７）が流れることになる。これにより、トランジスタ７のエミッタ−コレクタ間が導通状態に切り換わり、電源２からの供給電流（Ｉ）がほとんど電圧降下することなくトランジスタ７を通して負荷３に供給されるようになる。
【００３９】
なお、トランジスタ７を通して負荷３へ電流供給する状態に切り換わるタイミングは、負荷３のインピーダンスに応じた突入電流が流れるときでなく、その突入電流が流れる状態から定常電流に近くなった状態になっているときに設定される。また、トランジスタ７が導通状態になっているときには、負特性サーミスタ８を流れる電流もきわめて少ないものとなるため、負特性サーミスタ８の発熱が抑制される。
【００４０】
本発明は、上述の実施の形態に限定されず、種々な変形が可能である。
【００４１】
（１） 本発明に係る突入電流抑制回路に用いられている半導体素子としては、バイポーラ型トランジスタに限定されるものではなく、ＦＥＴなど各種の半導体素子を採用できる。
【００４２】
（２）本発明に係る突入電流抑制回路はユニット化されて単一の回路部品に構成されてもよい。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、電源スイッチをオンした時点から負特性サーミスタが自己発熱により所定の抵抗値に低下するまでの間は、負特性サーミスタの抵抗値は比較的大きく、電源スイッチをオンしたときの一時的な過大な突入電流は負特性サーミスタによって抑制される。また、負特性サーミスタの抵抗値が所定の抵抗値以下となり、負荷電圧が上昇すると、第２の半導体においてオンオフ制御される第１の半導体もオン状態に切り換わり、この第１の半導体を通して電源からの電流が負荷へ供給され , 負特性サーミスタを流れる電流が極めて少なくなり、定常電流が流れる状態における負特性サーミスタでの電力ロスも抑制される。
【図面の簡単な説明】
【図１】本発明の実施形態に係る突入電流抑制回路を含む回路図
【図２】本発明の別の実施形態に係る突入電流抑制回路を含む回路図
【図３】本発明のさらに別の実施形態に係る突入電流抑制回路を含む回路図
【図４】負荷に電力供給する回路において電流抑制回路の無い回路を示す回路図
【図５】図４に示す回路において電源投入後の突入電流などを示す図
【図６】従来の突入電流抑制回路の一例を示す回路図
【図７】従来の突入電流抑制回路の他の例を示す回路図
【図８】従来の突入電流抑制回路のさらに他の例を示す回路図
【符号の説明】
１ 突入電流抑制回路
２ 電源
３ 負荷
６ 電流通路
７ 第１の半導体素子（トランジスタ）
８ 負特性サーミスタ
９ 第２の半導体素子（トランジスタ）
１０ 第１バイアス抵抗
１１ 第２バイアス抵抗
Claims (3)
- 電源から負荷への開閉自在な電流通路に設けられ、かつ前記負荷への突入電流を抑制する突入電流抑制回路において、
前記電流通路の導通と遮断との各動作を行う第１の半導体素子と負特性サーミスタとを前記電流通路に並列に設け、かつ、直列接続された第１バイアス抵抗及び第２バイアス抵抗を前記負荷に対して並列になるように、前記第１バイアス抵抗の一端が前記第１の半導体素子と前記負荷との間に位置する前記電源から前記負荷への前記電流通路に接続され、前記第１バイアス抵抗の他端は前記第２バイアス抵抗の一端に接続され、前記第２バイアス抵抗の他端は前記電源と前記負荷との共通するアース側の電流通路に接続されており、前記第１バイアス抵抗と前記第２バイアス抵抗とで分圧される電圧に基づいて前記第１の半導体素子を制御する第２の半導体素子を設けている、ことを特徴とする突入電流抑制回路。 - 請求項１に記載の突入電流抑制回路において、
前記第２の半導体素子と、前記電源及び前記負荷のアース側電流通路との間に第３バイアス抵抗を設けている、ことを特徴とする突入電流抑制回路。 - 請求項１または２に記載の突入電流抑制回路において、
前記第１の半導体素子および前記第２の半導体素子としてバイポーラトランジスタを用いており、前記第１バイアス抵抗の一端は前記第１の半導体素子のコレクタおよび前記負荷に接線される、ことを特徴とする突入電流抑制回路。
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