JPH10243555A - 突入電流制限回路 - Google Patents
突入電流制限回路Info
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- JPH10243555A JPH10243555A JP9037414A JP3741497A JPH10243555A JP H10243555 A JPH10243555 A JP H10243555A JP 9037414 A JP9037414 A JP 9037414A JP 3741497 A JP3741497 A JP 3741497A JP H10243555 A JPH10243555 A JP H10243555A
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Abstract
(57)【要約】
【課題】 入力コンデンサの充電時間全てに過大な突入
電流を流れないこと。 【解決手段】 電源が供給されるプラス入力端子２２及
びマイナス入力端子２３と、プラス及びマイナス入力端
子にスイッチ２４を介して接続された入力コンデンサ２
５と、入力コンデンサに並列接続されたリレー２６と、
入力コンデンサとスイッチとの間に設けられた第１の電
流制限抵抗２７と、第１の電流制限抵抗に並列接続され
たリレー接点２８と、第１の電流制限抵抗とスイッチと
の間に設けられ、スイッチのオン時にゲートに電圧が印
加される容量型の電界効果トランジスタ（ＦＥＴ）３２
と、ＦＥＴ３２のドレインとソースとの間に設けられた
第２の電流制限抵抗３３と、ＦＥＴのゲートとソースに
並列接続され、第２の電流制限抵抗に流れる電流により
生じる所定の電圧に応じてオン・オフし、オン時にＦＥ
Ｔのゲートに電圧を印加させないトランジスタ２９とを
備えてなる。
電流を流れないこと。 【解決手段】 電源が供給されるプラス入力端子２２及
びマイナス入力端子２３と、プラス及びマイナス入力端
子にスイッチ２４を介して接続された入力コンデンサ２
５と、入力コンデンサに並列接続されたリレー２６と、
入力コンデンサとスイッチとの間に設けられた第１の電
流制限抵抗２７と、第１の電流制限抵抗に並列接続され
たリレー接点２８と、第１の電流制限抵抗とスイッチと
の間に設けられ、スイッチのオン時にゲートに電圧が印
加される容量型の電界効果トランジスタ（ＦＥＴ）３２
と、ＦＥＴ３２のドレインとソースとの間に設けられた
第２の電流制限抵抗３３と、ＦＥＴのゲートとソースに
並列接続され、第２の電流制限抵抗に流れる電流により
生じる所定の電圧に応じてオン・オフし、オン時にＦＥ
Ｔのゲートに電圧を印加させないトランジスタ２９とを
備えてなる。
Description
【０００１】
【発明の属する技術分野】本発明は電源装置である入力
電源と装置の内部回路との間に設けられる突入電流制御
回路、特に入力回路部に過大な突入電流を流さないよう
にしたものに関する。
電源と装置の内部回路との間に設けられる突入電流制御
回路、特に入力回路部に過大な突入電流を流さないよう
にしたものに関する。
【０００２】
【従来の技術】図２は電流制限抵抗とリレーを用いた従
来の突入電流制限回路の構成を示す回路図である。図に
おいて、１は入力電源、２は入力電源１のプラス側に接
続された装置内部のプラス入力端子、３は入力電源１の
マイナス側に接続された装置内部のマイナス入力端子、
４はマイナス入力端子３に一端側が接続されたスイッ
チ、５はプラス入力端子２にプラス側が接続され、内部
回路に電源を供給する入力コンデンサ、６は入力コンデ
ンサ５に並列接続されたリレー、７はスイッチ４の他端
に一端が接続され、入力コンデンサ５のマイナス側に他
端が接続された電流制限抵抗、８はリレー６のリレー接
点で、電流制限抵抗７に並列接続されている。
来の突入電流制限回路の構成を示す回路図である。図に
おいて、１は入力電源、２は入力電源１のプラス側に接
続された装置内部のプラス入力端子、３は入力電源１の
マイナス側に接続された装置内部のマイナス入力端子、
４はマイナス入力端子３に一端側が接続されたスイッ
チ、５はプラス入力端子２にプラス側が接続され、内部
回路に電源を供給する入力コンデンサ、６は入力コンデ
ンサ５に並列接続されたリレー、７はスイッチ４の他端
に一端が接続され、入力コンデンサ５のマイナス側に他
端が接続された電流制限抵抗、８はリレー６のリレー接
点で、電流制限抵抗７に並列接続されている。
【０００３】図２に示す従来の突入電流制限回路は上記
のように構成され、スイッチ４をオンすると、入力コン
デンサ５への充電電流は入力電源１のプラス側からプラ
ス入力端子２、入力コンデンサ５、抵抗７、スイッチ
４、マイナス入力端子３を通って入力電源１のマイナス
側へと流れ、電流制限抵抗７の抵抗値で制限された値と
なり、過大な突入電流は流れない。そして、入力コンデ
ンサ５の充電が進み、リレー６の感動電圧となると、リ
レー接点８がオンとなり、それ以降の電流は電流制限抵
抗７により制限されないが、充電電流が減少するため、
小さな値の電流である。
のように構成され、スイッチ４をオンすると、入力コン
デンサ５への充電電流は入力電源１のプラス側からプラ
ス入力端子２、入力コンデンサ５、抵抗７、スイッチ
４、マイナス入力端子３を通って入力電源１のマイナス
側へと流れ、電流制限抵抗７の抵抗値で制限された値と
なり、過大な突入電流は流れない。そして、入力コンデ
ンサ５の充電が進み、リレー６の感動電圧となると、リ
レー接点８がオンとなり、それ以降の電流は電流制限抵
抗７により制限されないが、充電電流が減少するため、
小さな値の電流である。
【０００４】図３は電流制限抵抗と電界効果トランジス
タを用いた従来のもう一つの突入電流制限回路の構成を
示す回路図である。図３において、図２の従来例と同一
の構成は同一符号を付して重複した構成の説明を省略す
る。この従来例はリレーの代わりに電界効果トランジス
タ（以下、「ＦＥＴ」という）を用いたもので、９はト
ランジスタで、そのコレクタは抵抗１０を介してプラス
入力端子２と入力コンデンサ５の接続点に接続されると
共に抵抗１１を介してそのエミッタに接続されている。
トランジスタ９のエミッタは一端がマイナス入力端子４
に接続されたスイッチ４の他端に接続されている。１２
は容量型のＦＥＴで、そのゲートはトランジスタ９のコ
レクタに接続され、そのソースはトランジスタ９のエミ
ッタに接続され、そのドレインは入力コンデンサ５のマ
イナス側に接続されている。また、ＦＥＴ１２のドレイ
ンは抵抗１４を介してトランジスタ９のベースに接続さ
れている。さらに、ＦＥＴ１２のソースとドレインは電
流制限抵抗１３を介して接続されている。
タを用いた従来のもう一つの突入電流制限回路の構成を
示す回路図である。図３において、図２の従来例と同一
の構成は同一符号を付して重複した構成の説明を省略す
る。この従来例はリレーの代わりに電界効果トランジス
タ（以下、「ＦＥＴ」という）を用いたもので、９はト
ランジスタで、そのコレクタは抵抗１０を介してプラス
入力端子２と入力コンデンサ５の接続点に接続されると
共に抵抗１１を介してそのエミッタに接続されている。
トランジスタ９のエミッタは一端がマイナス入力端子４
に接続されたスイッチ４の他端に接続されている。１２
は容量型のＦＥＴで、そのゲートはトランジスタ９のコ
レクタに接続され、そのソースはトランジスタ９のエミ
ッタに接続され、そのドレインは入力コンデンサ５のマ
イナス側に接続されている。また、ＦＥＴ１２のドレイ
ンは抵抗１４を介してトランジスタ９のベースに接続さ
れている。さらに、ＦＥＴ１２のソースとドレインは電
流制限抵抗１３を介して接続されている。
【０００５】図３に示す従来のもう一つの突入電流制限
回路は上記のように構成され、スイッチ４をオンする
と、入力コンデンサ５への充電電流は入力電源１のプラ
ス側からプラス入力端子２、入力コンデンサ５、ＦＥＴ
１２、スイッチ４、マイナス入力端子３を通って入力電
源１のマイナス側へと流れる。そして、ＦＥＴ１２の内
部容量が充電されると、その後は入力コンデンサ５への
充電電流は電流制限抵抗１３に流れ、電流制限抵抗１３
に生じた電圧が抵抗１４を介してトランジスタ９のベー
スに印加され、トランジスタ９はオンする。そうする
と、今までＦＥＴ１２のゲートに印加されていた抵抗１
１の電圧が印加されなくなり、ゲートは開いて入力コン
デンサ５への充電電流は電流制限抵抗１３の抵抗値で制
限された値となり、過大な突入電流は流れない。そし
て、入力コンデンサ５の充電が進み、充電が完了した後
に充電電流が減少すると、電流制限抵抗１３に生じた電
圧が降下し、トランジスタ９のベースに印加される降下
した電圧によってはトランジスタ９はオンを維持できず
オフとなり、それ以降の電流は電流制限抵抗７により制
限されないが、充電電流が減少するため、小さな値の電
流である。
回路は上記のように構成され、スイッチ４をオンする
と、入力コンデンサ５への充電電流は入力電源１のプラ
ス側からプラス入力端子２、入力コンデンサ５、ＦＥＴ
１２、スイッチ４、マイナス入力端子３を通って入力電
源１のマイナス側へと流れる。そして、ＦＥＴ１２の内
部容量が充電されると、その後は入力コンデンサ５への
充電電流は電流制限抵抗１３に流れ、電流制限抵抗１３
に生じた電圧が抵抗１４を介してトランジスタ９のベー
スに印加され、トランジスタ９はオンする。そうする
と、今までＦＥＴ１２のゲートに印加されていた抵抗１
１の電圧が印加されなくなり、ゲートは開いて入力コン
デンサ５への充電電流は電流制限抵抗１３の抵抗値で制
限された値となり、過大な突入電流は流れない。そし
て、入力コンデンサ５の充電が進み、充電が完了した後
に充電電流が減少すると、電流制限抵抗１３に生じた電
圧が降下し、トランジスタ９のベースに印加される降下
した電圧によってはトランジスタ９はオンを維持できず
オフとなり、それ以降の電流は電流制限抵抗７により制
限されないが、充電電流が減少するため、小さな値の電
流である。
【０００６】
【発明が解決しようとする課題】上記のような図２に示
す従来の突入電流制限回路では、リレー６の感動電圧
（一般に定格電圧の約７０％）まで入力コンデンサ５が
充電されるとリレー６が動作してリレー接点８が閉じて
しまうため、電流制限抵抗７に制限されない電流が入力
コンデンサ５が充電されるまでに流れてしまうため、電
源ラインの端子等が焼損するという問題点があった。ま
た、図３に示すもう一つの従来の突入電流制限回路で
は、ＦＥＴ１２のゲートに電圧が与えられない時でもＦ
ＥＴ１２の内部容量を通して電流制限抵抗１３に制限さ
れない電流が流れてしまうため、電源ラインの端子等が
焼損するという問題点があった。
す従来の突入電流制限回路では、リレー６の感動電圧
（一般に定格電圧の約７０％）まで入力コンデンサ５が
充電されるとリレー６が動作してリレー接点８が閉じて
しまうため、電流制限抵抗７に制限されない電流が入力
コンデンサ５が充電されるまでに流れてしまうため、電
源ラインの端子等が焼損するという問題点があった。ま
た、図３に示すもう一つの従来の突入電流制限回路で
は、ＦＥＴ１２のゲートに電圧が与えられない時でもＦ
ＥＴ１２の内部容量を通して電流制限抵抗１３に制限さ
れない電流が流れてしまうため、電源ラインの端子等が
焼損するという問題点があった。
【０００７】
【課題を解決するための手段】本発明に係る突入電流制
限回路は、入力電源と装置の内部回路との間に設けられ
る突入電流制御回路において、入力電源のプラス側とマ
イナス側にそれぞれ接続されたプラス入力端子及びマイ
ナス入力端子と、プラス入力端子及びマイナス入力端子
にスイッチを介して接続され、内部回路に電源を供給す
る入力コンデンサと、入力コンデンサに並列接続され、
感動電圧で動作するリレーと、入力コンデンサとスイッ
チとの間に設けられた第１の電流制限抵抗と、第１の電
流制限抵抗に並列接続されたリレーのリレー接点と、第
１の電流制限抵抗とスイッチとの間に設けられ、スイッ
チのオン時にゲートに電圧が印加される容量型の電界効
果トランジスタと、電界効果トランジスタのドレインと
ソースの間に設けられた第２の電流制限抵抗と、電界効
果トランジスタのゲートとソースに並列接続され、第２
の電流制限抵抗に流れる電流により生じる所定の電圧に
応じてオン・オフし、オン時に電界効果トランジスタの
ゲートに電圧を印加させないようにするスイッチング素
子とを備えている。
限回路は、入力電源と装置の内部回路との間に設けられ
る突入電流制御回路において、入力電源のプラス側とマ
イナス側にそれぞれ接続されたプラス入力端子及びマイ
ナス入力端子と、プラス入力端子及びマイナス入力端子
にスイッチを介して接続され、内部回路に電源を供給す
る入力コンデンサと、入力コンデンサに並列接続され、
感動電圧で動作するリレーと、入力コンデンサとスイッ
チとの間に設けられた第１の電流制限抵抗と、第１の電
流制限抵抗に並列接続されたリレーのリレー接点と、第
１の電流制限抵抗とスイッチとの間に設けられ、スイッ
チのオン時にゲートに電圧が印加される容量型の電界効
果トランジスタと、電界効果トランジスタのドレインと
ソースの間に設けられた第２の電流制限抵抗と、電界効
果トランジスタのゲートとソースに並列接続され、第２
の電流制限抵抗に流れる電流により生じる所定の電圧に
応じてオン・オフし、オン時に電界効果トランジスタの
ゲートに電圧を印加させないようにするスイッチング素
子とを備えている。
【０００８】本発明においては、入力コンデンサが充電
される場合に、感動電圧以上のときに動作するリレーと
感動電圧以下のときに動作するＦＥＴを用いることによ
り、入力コンデンサに流れる電流について、スイッチの
オン時からＦＥＴの入力容量が充電されるまでは第１の
電流制限抵抗により制限された値の電流を流し、トラン
ジスタのオン時から入力コンデンサの充電電圧がリレー
の感動電圧に達するまでは第１の電流制限抵抗と第２の
電流制限抵抗との合成抵抗値で制限された値の電流を流
し、入力コンデンサの充電電圧がリレーの感動電圧に達
してから入力コンデンサの電圧がリレーの定格電圧に達
してその後低下してトランジスタがオフする時までは第
２の電流制限抵抗の抵抗値で制限された値の電流を流す
ようにしたから、入力コンデンサの充電時間すべてに対
して第１の電流制限抵抗又は／及び第２の電流制限抵抗
に制限された値の電流が流れることとなり、過大な突入
電流が流れず、電源ラインの端子等が焼損することはな
くなる。
される場合に、感動電圧以上のときに動作するリレーと
感動電圧以下のときに動作するＦＥＴを用いることによ
り、入力コンデンサに流れる電流について、スイッチの
オン時からＦＥＴの入力容量が充電されるまでは第１の
電流制限抵抗により制限された値の電流を流し、トラン
ジスタのオン時から入力コンデンサの充電電圧がリレー
の感動電圧に達するまでは第１の電流制限抵抗と第２の
電流制限抵抗との合成抵抗値で制限された値の電流を流
し、入力コンデンサの充電電圧がリレーの感動電圧に達
してから入力コンデンサの電圧がリレーの定格電圧に達
してその後低下してトランジスタがオフする時までは第
２の電流制限抵抗の抵抗値で制限された値の電流を流す
ようにしたから、入力コンデンサの充電時間すべてに対
して第１の電流制限抵抗又は／及び第２の電流制限抵抗
に制限された値の電流が流れることとなり、過大な突入
電流が流れず、電源ラインの端子等が焼損することはな
くなる。
【０００９】
（構成の説明）図１は本発明の実施形態１に係る突入電
流制限回路の構成を示す回路図である。図において、２
１は入力電源、２２は入力電源２１のプラス側に接続さ
れた装置内部のプラス入力端子、２３は入力電源２１の
マイナス側に接続された装置内部のマイナス入力端子、
２４は−マイナス入力端子３に一端側が接続されたスイ
ッチ、２５はプラス入力端子２２にプラス側が接続さ
れ、内部回路に電源を供給する入力コンデンサ、２６は
入力コンデンサ２５に並列接続されたリレー、２７は入
力コンデンサ５のマイナス側に一端が接続された第１の
電流制限抵抗、２８はリレー６のリレー接点で、第１の
電流制限抵抗２７に並列接続されている。
流制限回路の構成を示す回路図である。図において、２
１は入力電源、２２は入力電源２１のプラス側に接続さ
れた装置内部のプラス入力端子、２３は入力電源２１の
マイナス側に接続された装置内部のマイナス入力端子、
２４は−マイナス入力端子３に一端側が接続されたスイ
ッチ、２５はプラス入力端子２２にプラス側が接続さ
れ、内部回路に電源を供給する入力コンデンサ、２６は
入力コンデンサ２５に並列接続されたリレー、２７は入
力コンデンサ５のマイナス側に一端が接続された第１の
電流制限抵抗、２８はリレー６のリレー接点で、第１の
電流制限抵抗２７に並列接続されている。
【００１０】２９はトランジスタで、そのコレクタは抵
抗３０を介してプラス入力端子２と入力コンデンサ２５
の接続点に接続されると共に抵抗３１を介してそのエミ
ッタに接続されている。トランジスタ２９のエミッタは
一端がマイナス入力端子４に接続されたスイッチ２４の
他端に接続されている。３２は容量型のＦＥＴで、その
ゲートはトランジスタ９のコレクタに接続され、そのソ
ースはトランジスタ２９のエミッタに接続され、そのド
レインは入力コンデンサ２５のマイナス側に一端が接続
された第１の電流制限抵抗２７の他端に接続されてい
る。また、ＦＥＴ３２のドレインは抵抗３４を介してト
ランジスタ２９のベースに接続されている。さらに、Ｆ
ＥＴ１２のソースとドレインは第２の電流制限抵抗３３
を介して接続されている。
抗３０を介してプラス入力端子２と入力コンデンサ２５
の接続点に接続されると共に抵抗３１を介してそのエミ
ッタに接続されている。トランジスタ２９のエミッタは
一端がマイナス入力端子４に接続されたスイッチ２４の
他端に接続されている。３２は容量型のＦＥＴで、その
ゲートはトランジスタ９のコレクタに接続され、そのソ
ースはトランジスタ２９のエミッタに接続され、そのド
レインは入力コンデンサ２５のマイナス側に一端が接続
された第１の電流制限抵抗２７の他端に接続されてい
る。また、ＦＥＴ３２のドレインは抵抗３４を介してト
ランジスタ２９のベースに接続されている。さらに、Ｆ
ＥＴ１２のソースとドレインは第２の電流制限抵抗３３
を介して接続されている。
【００１１】（動作の説明）本発明の実施の形態１の突
入電流制限回路の動作について説明する。スイッチ２４
をオンすると、入力コンデンサ２５への充電電流は入力
電源２１のプラス側からプラス入力端子２２、入力コン
デンサ２５、抵抗２７、ＦＥＴ３２、スイッチ２４、マ
イナス入力端子２３を通って入力電源２１のマイナス側
へと流れ、第１の電流制限抵抗２７の抵抗値で制限され
た値となる。そして、ＦＥＴ１２の内部容量が充電され
ると、その後は入力コンデンサ２５への充電電流は第２
の電流制限抵抗３３に流れ、第２の電流制限抵抗３３に
生じた電圧が抵抗３４を介してトランジスタ２９のベー
スに印加され、その電圧が所定の電圧値以上になるとト
ランジスタ２９はオンする。そうすると、今までＦＥＴ
３２のゲートに印加されていた抵抗３１の電圧が印加さ
れなくなり、ゲートは開いて入力コンデンサ２５への充
電電流は第１の電流制限抵抗２７と第２の電流制限抵抗
３３との合成抵抗値で制限された値となる。
入電流制限回路の動作について説明する。スイッチ２４
をオンすると、入力コンデンサ２５への充電電流は入力
電源２１のプラス側からプラス入力端子２２、入力コン
デンサ２５、抵抗２７、ＦＥＴ３２、スイッチ２４、マ
イナス入力端子２３を通って入力電源２１のマイナス側
へと流れ、第１の電流制限抵抗２７の抵抗値で制限され
た値となる。そして、ＦＥＴ１２の内部容量が充電され
ると、その後は入力コンデンサ２５への充電電流は第２
の電流制限抵抗３３に流れ、第２の電流制限抵抗３３に
生じた電圧が抵抗３４を介してトランジスタ２９のベー
スに印加され、その電圧が所定の電圧値以上になるとト
ランジスタ２９はオンする。そうすると、今までＦＥＴ
３２のゲートに印加されていた抵抗３１の電圧が印加さ
れなくなり、ゲートは開いて入力コンデンサ２５への充
電電流は第１の電流制限抵抗２７と第２の電流制限抵抗
３３との合成抵抗値で制限された値となる。
【００１２】そして、入力コンデンサ２５の充電が進
み、リレー２６の感動電圧となると、リレー接点８がオ
ンとなり、それ以降の電流は第２の電流制限抵抗３３に
より制限された値となる。入力コンデンサ２５の充電が
完了すると、入力コンデンサ２５の充電電流が減少して
いき、第２の電流制限抵抗３３の両端の電圧が所定値以
下に低下するとトランジスタ２９がオフとなり、ＦＥＴ
３２のゲートに電圧が印加され、ＦＥＴ３２のドレイン
とソース間は短絡する。
み、リレー２６の感動電圧となると、リレー接点８がオ
ンとなり、それ以降の電流は第２の電流制限抵抗３３に
より制限された値となる。入力コンデンサ２５の充電が
完了すると、入力コンデンサ２５の充電電流が減少して
いき、第２の電流制限抵抗３３の両端の電圧が所定値以
下に低下するとトランジスタ２９がオフとなり、ＦＥＴ
３２のゲートに電圧が印加され、ＦＥＴ３２のドレイン
とソース間は短絡する。
【００１３】このように、スイッチ２４をオンして入力
コンデンサ２５が充電される場合に、入力コンデンサ２
５に流れる電流は、スイッチ２４のオン時からＦＥＴ３
２の入力容量が充電されるまでは第１の電流制限抵抗２
７により制限された値の電流が流れ、トランジスタ２９
のオン時から入力コンデンサ２５の充電電圧がリレー２
６の感動電圧に達するまでは第１の電流制限抵抗２７と
第２の電流制限抵抗３３との合成抵抗値で制限された値
の電流が流れ、入力コンデンサ２５の充電電圧がリレー
の感動電圧に達してから入力コンデンサ２５の電圧がリ
レー２６の定格電圧に達してその後低下してトランジス
タ２９がオフするまでは第２の電流制限抵抗３３の抵抗
値で制限された値となるから、入力コンデンサ２５の充
電時間すべてに対して第１の電流制限抵抗２７又は／及
び第２の電流制限抵抗３３に制限された値の電流が流れ
ることとなり、過大な突入電流が流れず、電源ラインの
端子等が焼損することはなくなった。
コンデンサ２５が充電される場合に、入力コンデンサ２
５に流れる電流は、スイッチ２４のオン時からＦＥＴ３
２の入力容量が充電されるまでは第１の電流制限抵抗２
７により制限された値の電流が流れ、トランジスタ２９
のオン時から入力コンデンサ２５の充電電圧がリレー２
６の感動電圧に達するまでは第１の電流制限抵抗２７と
第２の電流制限抵抗３３との合成抵抗値で制限された値
の電流が流れ、入力コンデンサ２５の充電電圧がリレー
の感動電圧に達してから入力コンデンサ２５の電圧がリ
レー２６の定格電圧に達してその後低下してトランジス
タ２９がオフするまでは第２の電流制限抵抗３３の抵抗
値で制限された値となるから、入力コンデンサ２５の充
電時間すべてに対して第１の電流制限抵抗２７又は／及
び第２の電流制限抵抗３３に制限された値の電流が流れ
ることとなり、過大な突入電流が流れず、電源ラインの
端子等が焼損することはなくなった。
【００１４】（利用形態）上記実施の形態では電源装置
の入力回路部に適用した例を説明したが、入力部分にコ
ンデンサを持つ回路全般に適用可能である。
の入力回路部に適用した例を説明したが、入力部分にコ
ンデンサを持つ回路全般に適用可能である。
【００１５】
【発明の効果】以上のように本発明によれば、入力コン
デンサが充電される場合に、感動電圧以上のときに動作
するリレーと感動電圧以下のときに動作するＦＥＴを用
いることにより、入力コンデンサに流れる電流につい
て、スイッチのオン時からＦＥＴの入力容量が充電され
るまでは第１の電流制限抵抗により制限された値の電流
を流し、トランジスタのオン時から入力コンデンサの充
電電圧がリレーの感動電圧に達するまでは第１の電流制
限抵抗と第２の電流制限抵抗との合成抵抗値で制限され
た値の電流を流し、入力コンデンサの充電電圧がリレー
の感動電圧に達してから入力コンデンサの電圧がリレー
の定格電圧に達してその後低下してトランジスタがオフ
する時までは第２の電流制限抵抗の抵抗値で制限された
値の電流を流すようにしたので、入力コンデンサの充電
時間すべてに対して第１の電流制限抵抗又は／及び第２
の電流制限抵抗に制限された値の電流が流れることとな
り、過大な突入電流が流れず、電源ラインの端子等が焼
損することはなくなるという効果を有する。
デンサが充電される場合に、感動電圧以上のときに動作
するリレーと感動電圧以下のときに動作するＦＥＴを用
いることにより、入力コンデンサに流れる電流につい
て、スイッチのオン時からＦＥＴの入力容量が充電され
るまでは第１の電流制限抵抗により制限された値の電流
を流し、トランジスタのオン時から入力コンデンサの充
電電圧がリレーの感動電圧に達するまでは第１の電流制
限抵抗と第２の電流制限抵抗との合成抵抗値で制限され
た値の電流を流し、入力コンデンサの充電電圧がリレー
の感動電圧に達してから入力コンデンサの電圧がリレー
の定格電圧に達してその後低下してトランジスタがオフ
する時までは第２の電流制限抵抗の抵抗値で制限された
値の電流を流すようにしたので、入力コンデンサの充電
時間すべてに対して第１の電流制限抵抗又は／及び第２
の電流制限抵抗に制限された値の電流が流れることとな
り、過大な突入電流が流れず、電源ラインの端子等が焼
損することはなくなるという効果を有する。
【図１】本発明の実施形態１に係る突入電流制限回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】従来の突入電流制限回路の構成を示す回路図で
ある。
ある。
【図３】従来のもう一つの突入電流制限回路の構成を示
す回路図である。
す回路図である。
２１ 入力電源 ２２ プラス入力端子 ２３ マイナス入力端子 ２４ スイッチ ２５ 入力コンデンサ ２６ リレー ２７ 第１の電流制限抵抗 ２８ リレー接点 ２９ トランジスタ ３２ ＦＥＴ ３３ 第２の電流制限抵抗
Claims (1)
- 【請求項１】 入力電源と装置の内部回路との間に設け
られる突入電流制御回路において、 入力電源のプラス側とマイナス側にそれぞれ接続された
プラス入力端子及びマイナス入力端子と、 プラス入力端子及びマイナス入力端子にスイッチを介し
て接続され、内部回路に電源を供給する入力コンデンサ
と、 入力コンデンサに並列接続され、感動電圧で動作するリ
レーと、 入力コンデンサとスイッチとの間に設けられた第１の電
流制限抵抗と、 第１の電流制限抵抗に並列接続されたリレーのリレー接
点と、 第１の電流制限抵抗とスイッチとの間に設けられ、スイ
ッチのオン時にゲートに電圧が印加される容量型の電界
効果トランジスタと、 電界効果トランジスタのドレインとソースとの間に設け
られた第２の電流制限抵抗と、 電界効果トランジスタのゲートとソースに並列接続さ
れ、第２の電流制限抵抗に流れる電流により生じる所定
の電圧に応じてオン・オフし、オン時に電界効果トラン
ジスタのゲートに電圧を印加させないようにするスイッ
チング素子とを備えたことを特徴とする突入電流制限回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037414A JPH10243555A (ja) | 1997-02-21 | 1997-02-21 | 突入電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037414A JPH10243555A (ja) | 1997-02-21 | 1997-02-21 | 突入電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10243555A true JPH10243555A (ja) | 1998-09-11 |
Family
ID=12496872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9037414A Pending JPH10243555A (ja) | 1997-02-21 | 1997-02-21 | 突入電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10243555A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934141B2 (en) | 2002-04-26 | 2005-08-23 | Sharp Kabushiki Kaisha | Power supply device preventing inrush current |
| JP2007508800A (ja) * | 2003-10-14 | 2007-04-05 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 電源制御システムのスタートアップ方法および回路 |
| JP2007189873A (ja) * | 2006-01-16 | 2007-07-26 | Tokushu Denso Kk | 突入電流保護回路 |
| JP2009195048A (ja) * | 2008-02-15 | 2009-08-27 | Mitsubishi Electric Corp | Ｄｃ／ｄｃ電力変換装置 |
| CN102315631A (zh) * | 2011-10-13 | 2012-01-11 | 湖北汽车工业学院 | 不间断的突入电流保护电路 |
| US8878481B2 (en) | 2010-11-11 | 2014-11-04 | Ford Global Technologies, Llc | Method and apparatus for limiting in-rush current to a starter motor of a vehicle |
| TWI571036B (zh) * | 2015-04-29 | 2017-02-11 | 東芝三菱電機產業系統股份有限公司 | 反向器控制裝置、反向器控制方法及電源系統 |
-
1997
- 1997-02-21 JP JP9037414A patent/JPH10243555A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934141B2 (en) | 2002-04-26 | 2005-08-23 | Sharp Kabushiki Kaisha | Power supply device preventing inrush current |
| JP2007508800A (ja) * | 2003-10-14 | 2007-04-05 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 電源制御システムのスタートアップ方法および回路 |
| JP2007189873A (ja) * | 2006-01-16 | 2007-07-26 | Tokushu Denso Kk | 突入電流保護回路 |
| JP2009195048A (ja) * | 2008-02-15 | 2009-08-27 | Mitsubishi Electric Corp | Ｄｃ／ｄｃ電力変換装置 |
| US8878481B2 (en) | 2010-11-11 | 2014-11-04 | Ford Global Technologies, Llc | Method and apparatus for limiting in-rush current to a starter motor of a vehicle |
| CN102315631A (zh) * | 2011-10-13 | 2012-01-11 | 湖北汽车工业学院 | 不间断的突入电流保护电路 |
| TWI571036B (zh) * | 2015-04-29 | 2017-02-11 | 東芝三菱電機產業系統股份有限公司 | 反向器控制裝置、反向器控制方法及電源系統 |
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