JP2001135086A - 半導体記憶装置及びその制御方法 - Google Patents
半導体記憶装置及びその制御方法Info
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Abstract
(57)【要約】
【課題】 書き込み時間短縮と消費電力低減を可能とす
る半導体記憶装置を提供する。 【解決手段】 電気的書き換え可能な不揮発性メモリセ
ルを配列したメモリセルアレイ１と、データ書き込み、
読み出しに必要な昇圧電位を発生する昇圧電源回路８
と、読み出しデータをセンスし書き込みデータをラッチ
するセンスアンプ５と、アドレスによりメモリセルアレ
イ１のメモリセル選択を行うデコード回路２，３と、書
き込みコマンド入力とアドレス及びデータ入力に基づい
てメモリセルアレイ１へのデータ書き込みと書き込みデ
ータの確認を含む自動書き込み動作の制御を行う制御回
路７とを備え、複数アドレスに対する書き込みについて
昇圧電源回路８の書き込み用昇圧回路を各アドレスの書
き込み動作終了毎に非活性状態に戻すことなく活性状態
に保つ連続書き込みモードを有する。
る半導体記憶装置を提供する。 【解決手段】 電気的書き換え可能な不揮発性メモリセ
ルを配列したメモリセルアレイ１と、データ書き込み、
読み出しに必要な昇圧電位を発生する昇圧電源回路８
と、読み出しデータをセンスし書き込みデータをラッチ
するセンスアンプ５と、アドレスによりメモリセルアレ
イ１のメモリセル選択を行うデコード回路２，３と、書
き込みコマンド入力とアドレス及びデータ入力に基づい
てメモリセルアレイ１へのデータ書き込みと書き込みデ
ータの確認を含む自動書き込み動作の制御を行う制御回
路７とを備え、複数アドレスに対する書き込みについて
昇圧電源回路８の書き込み用昇圧回路を各アドレスの書
き込み動作終了毎に非活性状態に戻すことなく活性状態
に保つ連続書き込みモードを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、動作制御に必要
な昇圧電源回路を内蔵する、ＥＥＰＲＯＭ等の半導体記
憶装置とその制御方法に関する。
な昇圧電源回路を内蔵する、ＥＥＰＲＯＭ等の半導体記
憶装置とその制御方法に関する。
【０００２】
【従来の技術】最近のＥＥＰＲＯＭフラッシュメモリで
は、自動書き込み機能が備えられている。この種のＥＥ
ＰＲＯＭフラッシュメモリでは、書き込みコマンドとア
ドレス及びデータを入力すれば、チップ内部で自動的に
書き込み動作とその書き込みデータを確認するベリファ
イ動作を実行する。自動消去機能も同様で、消去コマン
ドとアドレスを入力すれば、チップ内部で自動的に消去
動作とその消去データを確認するベリファイ動作を実行
する。
は、自動書き込み機能が備えられている。この種のＥＥ
ＰＲＯＭフラッシュメモリでは、書き込みコマンドとア
ドレス及びデータを入力すれば、チップ内部で自動的に
書き込み動作とその書き込みデータを確認するベリファ
イ動作を実行する。自動消去機能も同様で、消去コマン
ドとアドレスを入力すれば、チップ内部で自動的に消去
動作とその消去データを確認するベリファイ動作を実行
する。
【０００３】通常のＮＯＲ型フラッシュメモリの場合、
メモリセルアレイのビット線数に比べて、センスアンプ
の数は少なく、例えば１ワード分（１６ビット）のセン
スアンプしか持たない。この場合、複数アドレス（複数
ワード）のデータ書き込みを行うためには、各アドレス
について書き込み動作が終了する度に次の書き込みアド
レスとデータを指定して再度書き込みコマンドを入力す
ることが必要になる。
メモリセルアレイのビット線数に比べて、センスアンプ
の数は少なく、例えば１ワード分（１６ビット）のセン
スアンプしか持たない。この場合、複数アドレス（複数
ワード）のデータ書き込みを行うためには、各アドレス
について書き込み動作が終了する度に次の書き込みアド
レスとデータを指定して再度書き込みコマンドを入力す
ることが必要になる。
【０００４】
【発明が解決しようとする課題】従って、従来のＥＥＰ
ＲＯＭフラッシュメモリでは、プログラム記録や音声デ
ータ記録等の用途で大量のデータ書き換えを行う場合に
は、全体として書き込み時間が非常に長いものとなる。
また、自動書き込み動作においては、各アドレスの書き
込み動作毎に昇圧電源回路がオンオフ制御されるため、
各アドレスの書き込み動作初期には昇圧電源回路の出力
安定化までの待機時間が必要であり、これは全体として
書き込みに要する時間を長くするだけでなく、消費電力
増大の原因となる。
ＲＯＭフラッシュメモリでは、プログラム記録や音声デ
ータ記録等の用途で大量のデータ書き換えを行う場合に
は、全体として書き込み時間が非常に長いものとなる。
また、自動書き込み動作においては、各アドレスの書き
込み動作毎に昇圧電源回路がオンオフ制御されるため、
各アドレスの書き込み動作初期には昇圧電源回路の出力
安定化までの待機時間が必要であり、これは全体として
書き込みに要する時間を長くするだけでなく、消費電力
増大の原因となる。
【０００５】これに対して、複数ワード分を１ページと
して、１ページ分のデータを内部に保持して自動書き込
みを行うＮＯＲ型フラッシュメモリがあるが、この方式
では、１ワード分のセンスアンプと別に、１ページ分の
データを保持するためのデータラッチを必要とする。こ
のため、構成、制御共に複雑になる。
して、１ページ分のデータを内部に保持して自動書き込
みを行うＮＯＲ型フラッシュメモリがあるが、この方式
では、１ワード分のセンスアンプと別に、１ページ分の
データを保持するためのデータラッチを必要とする。こ
のため、構成、制御共に複雑になる。
【０００６】この発明は、上記事情を考慮してなされた
もので、書き込み時間短縮と消費電力低減を可能とした
半導体記憶装置とその制御方法を提供することを目的と
している。
もので、書き込み時間短縮と消費電力低減を可能とした
半導体記憶装置とその制御方法を提供することを目的と
している。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルアレイと、昇圧電位を発生するた
めの昇圧電源回路と、アドレス信号に応じて前記メモリ
セルアレイのメモリセル選択を行うデコード回路と、第
１のコマンドが入力されると前記昇圧電源回路を活性状
態とし、前記第１のコマンドに引き続いて前記昇圧電源
回路を制御する第２のコマンドが繰り返し入力される間
前記昇圧電源回路の活性状態を継続させる制御を行う制
御回路と、を有することを特徴とする。
憶装置は、メモリセルアレイと、昇圧電位を発生するた
めの昇圧電源回路と、アドレス信号に応じて前記メモリ
セルアレイのメモリセル選択を行うデコード回路と、第
１のコマンドが入力されると前記昇圧電源回路を活性状
態とし、前記第１のコマンドに引き続いて前記昇圧電源
回路を制御する第２のコマンドが繰り返し入力される間
前記昇圧電源回路の活性状態を継続させる制御を行う制
御回路と、を有することを特徴とする。
【０００８】この発明に係る半導体記憶装置はまた、メ
モリセルアレイと、昇圧電位を発生するための昇圧電源
回路と、アドレス信号に応じて前記メモリセルアレイの
メモリセル選択を行うデコード回路と、入力端子を有
し、前記昇圧電源回路の活性状態と非活性状態とを制御
するための制御回路とを備え、前記入力端子に入力され
る所定の信号に応じて前記制御回路から出力される第１
の制御信号により前記昇圧電源回路の活性状態と非活性
状態とが制御される通常動作モードと、前記入力端子に
入力される所定の信号に応じて前記制御回路から出力さ
れる第２の制御信号により前記昇圧電源回路の活性状態
を継続させる連続動作モードと、を有することを特徴と
する。
モリセルアレイと、昇圧電位を発生するための昇圧電源
回路と、アドレス信号に応じて前記メモリセルアレイの
メモリセル選択を行うデコード回路と、入力端子を有
し、前記昇圧電源回路の活性状態と非活性状態とを制御
するための制御回路とを備え、前記入力端子に入力され
る所定の信号に応じて前記制御回路から出力される第１
の制御信号により前記昇圧電源回路の活性状態と非活性
状態とが制御される通常動作モードと、前記入力端子に
入力される所定の信号に応じて前記制御回路から出力さ
れる第２の制御信号により前記昇圧電源回路の活性状態
を継続させる連続動作モードと、を有することを特徴と
する。
【０００９】この発明に係る半導体記憶装置は更に、メ
モリセルアレイと、昇圧電位を発生するための昇圧電源
回路と、アドレス信号に応じて前記メモリセルアレイの
メモリセル選択を行うデコード回路と、第１のコマンド
が入力されると前記昇圧電源回路を一定時間活性状態と
し、前記一定時間内に第２のコマンドが入力された場合
には前記昇圧電源回路の活性状態を継続し、前記一定時
間内に第２のコマンドが入力されない場合には前記昇圧
電源回路が非活性状態になるように制御する制御回路
と、を有することを特徴とする。
モリセルアレイと、昇圧電位を発生するための昇圧電源
回路と、アドレス信号に応じて前記メモリセルアレイの
メモリセル選択を行うデコード回路と、第１のコマンド
が入力されると前記昇圧電源回路を一定時間活性状態と
し、前記一定時間内に第２のコマンドが入力された場合
には前記昇圧電源回路の活性状態を継続し、前記一定時
間内に第２のコマンドが入力されない場合には前記昇圧
電源回路が非活性状態になるように制御する制御回路
と、を有することを特徴とする。
【００１０】この発明に係る半導体記憶装置は更に、メ
モリセルアレイと、昇圧電位を発生するための、活性状
態と非活性状態とが制御される第１の昇圧回路及び、常
時活性状態に保持されて昇圧電位を発生する第２の昇圧
回路を有する昇圧電源回路と、この昇圧電源回路の出力
を動作モードに応じてレベル調整して出力するレギュレ
ータと、アドレス信号に応じて前記メモリセルアレイの
メモリセル選択を行うデコード回路と、所定のコマンド
が入力されることにより、任意の複数のアドレス信号と
書き込みデータが繰り返し入力される間前記第１の昇圧
回路を継続的に活性状態に保持する制御を行う制御回路
と、を有することを特徴とする。
モリセルアレイと、昇圧電位を発生するための、活性状
態と非活性状態とが制御される第１の昇圧回路及び、常
時活性状態に保持されて昇圧電位を発生する第２の昇圧
回路を有する昇圧電源回路と、この昇圧電源回路の出力
を動作モードに応じてレベル調整して出力するレギュレ
ータと、アドレス信号に応じて前記メモリセルアレイの
メモリセル選択を行うデコード回路と、所定のコマンド
が入力されることにより、任意の複数のアドレス信号と
書き込みデータが繰り返し入力される間前記第１の昇圧
回路を継続的に活性状態に保持する制御を行う制御回路
と、を有することを特徴とする。
【００１１】この発明に係る半導体記憶装置は更に、電
気的書き換え可能な不揮発性メモリセルを配列したメモ
リセルアレイと、このメモリセルアレイへのデータ書き
込み、読み出しに必要な昇圧電位を発生する昇圧電源回
路と、前記メモリセルアレイの読み出しデータをセンス
し書き込みデータをラッチするセンスアンプと、アドレ
スにより前記メモリセルアレイのメモリセル選択を行う
デコード回路と、書き込みコマンド入力とアドレス及び
データ入力に基づいて前記メモリセルアレイへのデータ
書き込みと書き込みデータの確認を含む自動書き込み動
作の制御を行う制御回路とを備え、複数アドレスに対す
る書き込みについて前記昇圧電源回路の書き込み用昇圧
回路を各アドレスの書き込み動作終了毎に非活性状態に
戻すことなく活性状態に保つ連続書き込みモードを有す
る、ことを特徴とする。
気的書き換え可能な不揮発性メモリセルを配列したメモ
リセルアレイと、このメモリセルアレイへのデータ書き
込み、読み出しに必要な昇圧電位を発生する昇圧電源回
路と、前記メモリセルアレイの読み出しデータをセンス
し書き込みデータをラッチするセンスアンプと、アドレ
スにより前記メモリセルアレイのメモリセル選択を行う
デコード回路と、書き込みコマンド入力とアドレス及び
データ入力に基づいて前記メモリセルアレイへのデータ
書き込みと書き込みデータの確認を含む自動書き込み動
作の制御を行う制御回路とを備え、複数アドレスに対す
る書き込みについて前記昇圧電源回路の書き込み用昇圧
回路を各アドレスの書き込み動作終了毎に非活性状態に
戻すことなく活性状態に保つ連続書き込みモードを有す
る、ことを特徴とする。
【００１２】この発明は更に、書き込み動作制御に必要
な昇圧電位を発生するための昇圧電源回路を内蔵する半
導体記憶装置の制御方法であって、第１のコマンドとア
ドレス信号及び対応する書き込みデータ信号を入力する
ことにより前記昇圧電源回路を継続的に活性状態に保持
する連続書き込み動作モードを設定し、前記第１のコマ
ンドに引き続いて第２のコマンドとアドレス信号及び対
応する書き込みデータを繰り返し入力して、前記昇圧電
源回路の活性状態を継続させたまま複数アドレスの書き
込みを行わせることを特徴とする。
な昇圧電位を発生するための昇圧電源回路を内蔵する半
導体記憶装置の制御方法であって、第１のコマンドとア
ドレス信号及び対応する書き込みデータ信号を入力する
ことにより前記昇圧電源回路を継続的に活性状態に保持
する連続書き込み動作モードを設定し、前記第１のコマ
ンドに引き続いて第２のコマンドとアドレス信号及び対
応する書き込みデータを繰り返し入力して、前記昇圧電
源回路の活性状態を継続させたまま複数アドレスの書き
込みを行わせることを特徴とする。
【００１３】この発明によると、ランダムな複数アドレ
ス入力による複数のデータ書き込み等において、昇圧電
源回路のオンオフ切り替えを行わず、昇圧電源回路の活
性状態を継続させる。これにより消費電力低減が図られ
る。また、この様な連続書き込みモードにおいて、最初
の書き込み時には昇圧回路の出力安定化のための待機時
間が必要であるが、その後の書き込みにはこの待機時間
をスキップすることができる。従って、多くのデータ書
き込みを連続的に行う場合には、効果的な書き込み時間
の短縮が図られる。
ス入力による複数のデータ書き込み等において、昇圧電
源回路のオンオフ切り替えを行わず、昇圧電源回路の活
性状態を継続させる。これにより消費電力低減が図られ
る。また、この様な連続書き込みモードにおいて、最初
の書き込み時には昇圧回路の出力安定化のための待機時
間が必要であるが、その後の書き込みにはこの待機時間
をスキップすることができる。従って、多くのデータ書
き込みを連続的に行う場合には、効果的な書き込み時間
の短縮が図られる。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＥＥＰＲＯＭフラッシュメモリのブロック構
成を示す。メモリセルアレイ１は、電気的書き換え可能
な不揮発性メモリセルとして、図２に示すように、浮遊
ゲートと制御ゲートが積層されたＭＯＳトランジスタ構
造のメモリセルＭＣがＮＯＲ型に配列接続されている。
メモリセルＭＣのドレインはビット線ＢＬに接続され、
ソースは共通ソース線ＳＳに接続され、制御ゲートはワ
ード線Ｗｌに接続される。
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＥＥＰＲＯＭフラッシュメモリのブロック構
成を示す。メモリセルアレイ１は、電気的書き換え可能
な不揮発性メモリセルとして、図２に示すように、浮遊
ゲートと制御ゲートが積層されたＭＯＳトランジスタ構
造のメモリセルＭＣがＮＯＲ型に配列接続されている。
メモリセルＭＣのドレインはビット線ＢＬに接続され、
ソースは共通ソース線ＳＳに接続され、制御ゲートはワ
ード線Ｗｌに接続される。
【００１５】メモリセルアレイ１のワード線ＷＬはロウ
デコーダ２により選択され、ビット線ＢＬはカラムデコ
ーダ３とこれにより駆動されるカラムゲート４により選
択される。アドレスＡＤはアドレス／データバッファ６
に入力され、ロウアドレス及びカラムアドレスがそれぞ
れロウデコーダ２及びカラムデコーダ３でデコードされ
る。
デコーダ２により選択され、ビット線ＢＬはカラムデコ
ーダ３とこれにより駆動されるカラムゲート４により選
択される。アドレスＡＤはアドレス／データバッファ６
に入力され、ロウアドレス及びカラムアドレスがそれぞ
れロウデコーダ２及びカラムデコーダ３でデコードされ
る。
【００１６】データ読み出し時、カラムゲート４により
選択されたビット線データはセンスアンプ５により検知
増幅され、アドレス／データバッファ６を介してＩ／Ｏ
端子に取り出される。データ書き込み時、Ｉ／Ｏ端子か
ら入力されるデータＤＡはアドレス／データバッファ６
にラッチされる。ラッチされたＤＡは、センスアンプ５
を介して、カラムゲート４により選択されたビット線に
転送される。或いはセンスアンプ５がラッチ機能をもっ
ても良い。この実施の形態の場合、メモリセルアレイ１
の１回のデータ書き込み／読み出しのデータ幅は、Ｉ／
Ｏ端子数により（従ってセンスアンプ５の数により）、
例えば１ワード分（１ワードは例えば、１６ビット）に
制限されている。１ページ分を複数ワードとして、１ペ
ージのデータ書き込みのためには複数回のアドレス及び
データ入力が必要となる。
選択されたビット線データはセンスアンプ５により検知
増幅され、アドレス／データバッファ６を介してＩ／Ｏ
端子に取り出される。データ書き込み時、Ｉ／Ｏ端子か
ら入力されるデータＤＡはアドレス／データバッファ６
にラッチされる。ラッチされたＤＡは、センスアンプ５
を介して、カラムゲート４により選択されたビット線に
転送される。或いはセンスアンプ５がラッチ機能をもっ
ても良い。この実施の形態の場合、メモリセルアレイ１
の１回のデータ書き込み／読み出しのデータ幅は、Ｉ／
Ｏ端子数により（従ってセンスアンプ５の数により）、
例えば１ワード分（１ワードは例えば、１６ビット）に
制限されている。１ページ分を複数ワードとして、１ペ
ージのデータ書き込みのためには複数回のアドレス及び
データ入力が必要となる。
【００１７】昇圧電源回路８は、データの書き込み／消
去／読み出しに必要な昇圧電位を発生するために設けら
れている。昇圧電源回路８の昇圧出力電位ＶＰＰはレギ
ュレータ９を介してロウデコーダ２に、或いは直接メモ
リセルアレイ１に供給される。レギュレータ９は、ロウ
デコーダ２により選択されたメモリセルアレイ１のワー
ド線ＷＬに電位制御された電位Ｖｇを与える。
去／読み出しに必要な昇圧電位を発生するために設けら
れている。昇圧電源回路８の昇圧出力電位ＶＰＰはレギ
ュレータ９を介してロウデコーダ２に、或いは直接メモ
リセルアレイ１に供給される。レギュレータ９は、ロウ
デコーダ２により選択されたメモリセルアレイ１のワー
ド線ＷＬに電位制御された電位Ｖｇを与える。
【００１８】制御回路７は、自動書き込みのシーケンス
制御のために設けられており、コマンドユーザーインタ
ーフェース（ＣＵＩ）７１とライトステートマシン（Ｗ
ＳＭ）７２を有する。ＣＵＩ７１は、チップイネーブル
ＣＥＢ、書き込みイネーブルＷＥＢ、出力イネーブルＯ
ＥＢの他、書き込みコマンドが入力される。書き込みコ
マンドは、所定の規則に従ってアドレス及びデータと一
連のコマンドデータとしてアドレス／データバッファ６
に入力されて、これがＣＵＩ７１に入る。
制御のために設けられており、コマンドユーザーインタ
ーフェース（ＣＵＩ）７１とライトステートマシン（Ｗ
ＳＭ）７２を有する。ＣＵＩ７１は、チップイネーブル
ＣＥＢ、書き込みイネーブルＷＥＢ、出力イネーブルＯ
ＥＢの他、書き込みコマンドが入力される。書き込みコ
マンドは、所定の規則に従ってアドレス及びデータと一
連のコマンドデータとしてアドレス／データバッファ６
に入力されて、これがＣＵＩ７１に入る。
【００１９】書き込みコマンドはＣＵＩ７１においてデ
コードされて、ＷＳＭ７２に送られ、このＷＳＭ７２に
より昇圧電源回路８及びレギュレータ９の制御を含む自
動書き込みのシーケンス制御がなされる。またＣＵＩ７
１では、書き込みコマンドをデコードして、書き込みの
モードに応じて昇圧電源回路８のオンオフ制御を行う活
性化信号ＰＧＭＥＮ，ＦＡＳＴＥＮを生成する。後に説
明するように、これらの活性化信号ＰＧＭＥＮ、ＦＡＳ
ＲＥＮはそれぞれ、通常の書き込みモード及び連続書き
込みモードにおいて用いられる。
コードされて、ＷＳＭ７２に送られ、このＷＳＭ７２に
より昇圧電源回路８及びレギュレータ９の制御を含む自
動書き込みのシーケンス制御がなされる。またＣＵＩ７
１では、書き込みコマンドをデコードして、書き込みの
モードに応じて昇圧電源回路８のオンオフ制御を行う活
性化信号ＰＧＭＥＮ，ＦＡＳＴＥＮを生成する。後に説
明するように、これらの活性化信号ＰＧＭＥＮ、ＦＡＳ
ＲＥＮはそれぞれ、通常の書き込みモード及び連続書き
込みモードにおいて用いられる。
【００２０】図３は、昇圧電源回路８とレギュレータ９
の具体的な構成を示している。電源昇圧電源回路８は、
書き込み／消去用の高電圧や中間電圧を発生する昇圧回
路８１と、読み出し用電圧を発生する昇圧回路８２を有
する。これらの昇圧回路８１，８２はよく知られたチャ
ージポンプ回路により構成される。昇圧回路８１の活性
化端子には、オアゲート８３を介して、通常の書き込み
モードの場合には活性化信号ＰＧＭＥＮが入り、連続書
き込みモードの場合は活性化信号ＦＡＳＴＥＮとＰＧＭ
ＥＮが入る。即ち書き込み用昇圧回路８１は、書き込み
モードにおいて、活性化信号ＦＡＳＴＥＮ，ＰＧＭＥＮ
のいずれかが“Ｈ”のとき活性状態となり、いずれも
“Ｌ”のときに非活性状態になる。
の具体的な構成を示している。電源昇圧電源回路８は、
書き込み／消去用の高電圧や中間電圧を発生する昇圧回
路８１と、読み出し用電圧を発生する昇圧回路８２を有
する。これらの昇圧回路８１，８２はよく知られたチャ
ージポンプ回路により構成される。昇圧回路８１の活性
化端子には、オアゲート８３を介して、通常の書き込み
モードの場合には活性化信号ＰＧＭＥＮが入り、連続書
き込みモードの場合は活性化信号ＦＡＳＴＥＮとＰＧＭ
ＥＮが入る。即ち書き込み用昇圧回路８１は、書き込み
モードにおいて、活性化信号ＦＡＳＴＥＮ，ＰＧＭＥＮ
のいずれかが“Ｈ”のとき活性状態となり、いずれも
“Ｌ”のときに非活性状態になる。
【００２１】読み出し用昇圧回路８２は常時活性状態に
保たれるものとする。そして、書き込み／消去用昇圧回
路８１の出力ＶＨは直接昇圧出力（ＶＰＰ）端子に取り
出され、読み出し用昇圧回路８２の出力ＶＲは、読み出
し制御信号ＲＥＳＤにより読み出し時にオンされるトラ
ンジスタＱＮ０を介してＶＰＰ端子に取り出される。こ
のＶＰＰ端子の出力電位がレギュレータ９に送られる。
保たれるものとする。そして、書き込み／消去用昇圧回
路８１の出力ＶＨは直接昇圧出力（ＶＰＰ）端子に取り
出され、読み出し用昇圧回路８２の出力ＶＲは、読み出
し制御信号ＲＥＳＤにより読み出し時にオンされるトラ
ンジスタＱＮ０を介してＶＰＰ端子に取り出される。こ
のＶＰＰ端子の出力電位がレギュレータ９に送られる。
【００２２】レギュレータ９は、図３に示すように、二
つのコンパレータＣＭＰ１，ＣＭＰ２と、これらの出力
により選択的にオンオフされる、ＶＰＰ端子と接地端子
の間に直列接続されたＰＭＯＳトランジスタＱＰ１及び
ＮＭＯＳトランジスタＱＮ１を有する。これらのトラン
ジスタの接続ノードが制御電位出力Ｖｇの出力ノードと
なる。この出力ノードには、抵抗Ｒ１，Ｒ２，…，Ｒ０
が直列接続された抵抗分圧回路９１が設けられ、その抵
抗Ｒ０のノードがモニター出力ＶＭＯＮとして、コンパ
レータＣＭＰ１，ＣＭＰ２のそれぞれ反転、非反転入力
端子に帰還される。コンパレータＣＭＰ１，ＣＭＰ２の
それぞれ非反転、反転入力端子には基準電位ＶＲＥＦが
入る。従って、モニター出力ＶＭＯＮが基準電位ＶＲＥ
Ｆに一致するように、トランジスタＱＰ１，ＱＮ１のオ
ンオフが帰還制御される。
つのコンパレータＣＭＰ１，ＣＭＰ２と、これらの出力
により選択的にオンオフされる、ＶＰＰ端子と接地端子
の間に直列接続されたＰＭＯＳトランジスタＱＰ１及び
ＮＭＯＳトランジスタＱＮ１を有する。これらのトラン
ジスタの接続ノードが制御電位出力Ｖｇの出力ノードと
なる。この出力ノードには、抵抗Ｒ１，Ｒ２，…，Ｒ０
が直列接続された抵抗分圧回路９１が設けられ、その抵
抗Ｒ０のノードがモニター出力ＶＭＯＮとして、コンパ
レータＣＭＰ１，ＣＭＰ２のそれぞれ反転、非反転入力
端子に帰還される。コンパレータＣＭＰ１，ＣＭＰ２の
それぞれ非反転、反転入力端子には基準電位ＶＲＥＦが
入る。従って、モニター出力ＶＭＯＮが基準電位ＶＲＥ
Ｆに一致するように、トランジスタＱＰ１，ＱＮ１のオ
ンオフが帰還制御される。
【００２３】また、抵抗回路９１の各ノードと、制御電
位出力Ｖｇの出力ノードの間には、モード制御信号／Ｐ
ＧＭ，／ＰＶ等により制御される短絡用ＰＭＯＳトラン
ジスタＱＰ３，ＱＰ４，…が接続されている。書き込み
動作では、モード制御信号／ＰＧＭが“Ｌ”となってＰ
ＭＯＳトランジスタＱＰ３がオンし、ベリファイ動作で
は制御信号／ＰＶが“Ｌ”となってＰＭＯＳトランジス
タＱＰ４がオンする、という電位制御がなされる。これ
により例えば、書き込み動作ではＶｇ＝ＶPGM、ベリフ
ァイ動作ではＶｇ＝ＶPVといったワード線駆動電位が得
られることになる。
位出力Ｖｇの出力ノードの間には、モード制御信号／Ｐ
ＧＭ，／ＰＶ等により制御される短絡用ＰＭＯＳトラン
ジスタＱＰ３，ＱＰ４，…が接続されている。書き込み
動作では、モード制御信号／ＰＧＭが“Ｌ”となってＰ
ＭＯＳトランジスタＱＰ３がオンし、ベリファイ動作で
は制御信号／ＰＶが“Ｌ”となってＰＭＯＳトランジス
タＱＰ４がオンする、という電位制御がなされる。これ
により例えば、書き込み動作ではＶｇ＝ＶPGM、ベリフ
ァイ動作ではＶｇ＝ＶPVといったワード線駆動電位が得
られることになる。
【００２４】ＶＰＰ出力端子とＶｇ出力端子の間にはＰ
ＭＯＳトランジスタＱＰ２が設けられている。このＰＭ
ＯＳトランジスタＱＰ２は、読み出し動作のとき制御信
号／ＳＨＯＴが“Ｌ”となり、オンする。これにより、
読み出し時は、読み出し用昇圧回路８２の出力ＶＲがそ
のままＶｇ出力端子に出力される。このレギュレータ９
の制御信号／ＰＧＭ，／ＰＶ，／ＳＨＯＴは、ＷＳＭ７
２により作られる。
ＭＯＳトランジスタＱＰ２が設けられている。このＰＭ
ＯＳトランジスタＱＰ２は、読み出し動作のとき制御信
号／ＳＨＯＴが“Ｌ”となり、オンする。これにより、
読み出し時は、読み出し用昇圧回路８２の出力ＶＲがそ
のままＶｇ出力端子に出力される。このレギュレータ９
の制御信号／ＰＧＭ，／ＰＶ，／ＳＨＯＴは、ＷＳＭ７
２により作られる。
【００２５】図４は、ＷＳＭ７２の構成を示している。
ＣＵＩ７１が書き込みコマンドを受け付けると、クロッ
クオシレータ４１が動作開始し、基本クロックを発生す
る。自動書き込み動作中はこの基本クロックに同期して
チップが制御される。書き込み動作中、ベリファイ動作
中といったチップ内部状態は、ステータスレジスタ４３
のレジスタ値で表される。この内部状態に応じて、アド
レス／データ／電源コントローラ４５により、アドレス
／データバッファ６の制御信号や、昇圧電源回路８及び
レギュレータ９の制御信号／ＰＧＭ，／ＰＶ等が出力さ
れる。
ＣＵＩ７１が書き込みコマンドを受け付けると、クロッ
クオシレータ４１が動作開始し、基本クロックを発生す
る。自動書き込み動作中はこの基本クロックに同期して
チップが制御される。書き込み動作中、ベリファイ動作
中といったチップ内部状態は、ステータスレジスタ４３
のレジスタ値で表される。この内部状態に応じて、アド
レス／データ／電源コントローラ４５により、アドレス
／データバッファ６の制御信号や、昇圧電源回路８及び
レギュレータ９の制御信号／ＰＧＭ，／ＰＶ等が出力さ
れる。
【００２６】一方、ベリファイ結果に応じて自動書き込
みを終了し、或いは再書き込みを行うといった状態遷移
は、状態遷移コントローラ４４において、ステータスレ
ジスタ４３の出力及びセンスアンプ出力が入力されて判
定される。各状態はそれぞれ予め設定された一定時間保
持されるが、これはタイマ４２により制御される。ステ
ータスレジスタ４３の出力信号はＣＵＩ７１に送られ
る。これにより、レディー（Ｒｅａｄｙ）又はビジー
（Ｂｕｓｙ）信号が外部に出力され、また動作終了信号
により、昇圧電源回路の活性化信号ＰＧＭＥＮを非活性
（“Ｌ”）にする制御がなされる。
みを終了し、或いは再書き込みを行うといった状態遷移
は、状態遷移コントローラ４４において、ステータスレ
ジスタ４３の出力及びセンスアンプ出力が入力されて判
定される。各状態はそれぞれ予め設定された一定時間保
持されるが、これはタイマ４２により制御される。ステ
ータスレジスタ４３の出力信号はＣＵＩ７１に送られ
る。これにより、レディー（Ｒｅａｄｙ）又はビジー
（Ｂｕｓｙ）信号が外部に出力され、また動作終了信号
により、昇圧電源回路の活性化信号ＰＧＭＥＮを非活性
（“Ｌ”）にする制御がなされる。
【００２７】この実施の形態のフラッシュメモリでの自
動書き込みを次に説明する。この実施の形態では、書き
込みアドレス及びデータ入力毎に昇圧電源回路８の書き
込み／消去用昇圧回路８１の活性、非活性を制御する
“通常の書き込みモード”と、複数のアドレス及びデー
タ入力の間、書き込み／消去用昇圧回路８１を非活性に
戻すことなく連続して活性状態に保つ“連続書き込みモ
ード”を有する。
動書き込みを次に説明する。この実施の形態では、書き
込みアドレス及びデータ入力毎に昇圧電源回路８の書き
込み／消去用昇圧回路８１の活性、非活性を制御する
“通常の書き込みモード”と、複数のアドレス及びデー
タ入力の間、書き込み／消去用昇圧回路８１を非活性に
戻すことなく連続して活性状態に保つ“連続書き込みモ
ード”を有する。
【００２８】図５は、通常の書き込みモードでの動作タ
イミングを示している。この通常の書き込みモードは例
えば、図７（ａ）に示すように、書き込むべき各アドレ
スＡｄｄ，データｄａｔａの先頭にそれぞれ、“５５５
ｈ”，“２ＡＡｈ”，“ＡＡｈ”及び、“５５ｈ”，
“Ａ０ｈ”といった書き込みコマンドをつけることによ
り設定される。従って、各書き込み動作毎に４サイクル
が必要になる。このとき、書き込みコマンドがＣＵＩ７
１においてデコードされて、昇圧回路活性化信号ＰＧＭ
ＥＮは、各書き込みサイクルで“Ｈ”になり、書き込み
動作が終了すると“Ｌ”になる。これにより、書き込み
用昇圧回路８１は各アドレスの書き込み毎に活性になっ
て昇圧を開始し、書き込み動作が終了すると非活性にな
る。選択メモリセルの制御ゲートに与えられる電位Ｖｇ
は、レギュレータ９の制御により、図に示すように、書
き込みサイクルの中の正味の書き込み動作時にＶPGMと
なり、その後のベリファイ動作時にＶPVになる。この通
常の書き込みモードでは、活性化信号ＦＡＳＴＥＮは
“Ｌ”である。
イミングを示している。この通常の書き込みモードは例
えば、図７（ａ）に示すように、書き込むべき各アドレ
スＡｄｄ，データｄａｔａの先頭にそれぞれ、“５５５
ｈ”，“２ＡＡｈ”，“ＡＡｈ”及び、“５５ｈ”，
“Ａ０ｈ”といった書き込みコマンドをつけることによ
り設定される。従って、各書き込み動作毎に４サイクル
が必要になる。このとき、書き込みコマンドがＣＵＩ７
１においてデコードされて、昇圧回路活性化信号ＰＧＭ
ＥＮは、各書き込みサイクルで“Ｈ”になり、書き込み
動作が終了すると“Ｌ”になる。これにより、書き込み
用昇圧回路８１は各アドレスの書き込み毎に活性になっ
て昇圧を開始し、書き込み動作が終了すると非活性にな
る。選択メモリセルの制御ゲートに与えられる電位Ｖｇ
は、レギュレータ９の制御により、図に示すように、書
き込みサイクルの中の正味の書き込み動作時にＶPGMと
なり、その後のベリファイ動作時にＶPVになる。この通
常の書き込みモードでは、活性化信号ＦＡＳＴＥＮは
“Ｌ”である。
【００２９】自動書き込み動作（Ｐｒｏｇｒａｍ）の間
は、ビジー信号が外部に出力され、その間チップはアク
セスできない状態になる。自動書き込み動作が終了する
と、初期状態である読み出し待機状態（Ｒｅａｄ）にな
る。この読み出し待機状態では、書き込み用昇圧回路８
１も動作を停止しており、次のアドレスの書き込みを行
う場合には再度書き込みコマンドにより昇圧動作を開始
することになる。
は、ビジー信号が外部に出力され、その間チップはアク
セスできない状態になる。自動書き込み動作が終了する
と、初期状態である読み出し待機状態（Ｒｅａｄ）にな
る。この読み出し待機状態では、書き込み用昇圧回路８
１も動作を停止しており、次のアドレスの書き込みを行
う場合には再度書き込みコマンドにより昇圧動作を開始
することになる。
【００３０】これに対して、連続書き込みモードの動作
は図６のようになる。この連続書き込みモードは、例え
ば図７（ｂ）に示すように、書き込むべき各アドレスＡ
ｄｄ，データｄａｔａの先頭に“５５５ｈ”，“２ＡＡ
ｈ”，“５５５ｈ”，“ｘｘｘｈ”及び、“ＡＡｈ”，
“５５ｈ”，“２０ｈ”，“Ａ０ｈ”といった、通常の
書き込みコマンドとは異なる連続書き込みコマンドをつ
けることにより設定される。このとき、連続書き込みコ
マンドがＣＵＩ７１においてデコードされて、昇圧回路
の活性化信号ＦＡＳＴＥＮは連続書き込み終了コマンド
が入るまで、“Ｈ”となる。活性化信号ＰＧＭＥＮは、
通常の書き込みモードの場合と同様に、各書き込みコマ
ンド入力毎に“Ｈ”になり、書き込み動作が終了すると
“Ｌ”になる。一旦連続書き込みモードに設定される
と、その後の各書き込み動作では、アドレス及びデータ
の前にそれぞれ、書き込みコマンドとなる“ｘｘｘ
ｈ”，“Ａ０ｈ”をつけるだけで、２サイクルの入力で
済む。
は図６のようになる。この連続書き込みモードは、例え
ば図７（ｂ）に示すように、書き込むべき各アドレスＡ
ｄｄ，データｄａｔａの先頭に“５５５ｈ”，“２ＡＡ
ｈ”，“５５５ｈ”，“ｘｘｘｈ”及び、“ＡＡｈ”，
“５５ｈ”，“２０ｈ”，“Ａ０ｈ”といった、通常の
書き込みコマンドとは異なる連続書き込みコマンドをつ
けることにより設定される。このとき、連続書き込みコ
マンドがＣＵＩ７１においてデコードされて、昇圧回路
の活性化信号ＦＡＳＴＥＮは連続書き込み終了コマンド
が入るまで、“Ｈ”となる。活性化信号ＰＧＭＥＮは、
通常の書き込みモードの場合と同様に、各書き込みコマ
ンド入力毎に“Ｈ”になり、書き込み動作が終了すると
“Ｌ”になる。一旦連続書き込みモードに設定される
と、その後の各書き込み動作では、アドレス及びデータ
の前にそれぞれ、書き込みコマンドとなる“ｘｘｘ
ｈ”，“Ａ０ｈ”をつけるだけで、２サイクルの入力で
済む。
【００３１】読み出し待機状態で次の書き込みコマンド
と書き込むべきアドレス、データを入力することによ
り、以下書き込み動作（Ｐｒｏｇｒａｍ）とその後の読
み出し待機（Ｒｅａｄ）を繰り返すことができるのは通
常の書き込みモードと変わらない。但し、連続書き込み
モードでは、その間、活性化信号ＦＡＳＴＥＮによって
書き込み用昇圧回路８１は非活性に戻ることなく、活性
状態を保つ。連続書き込みモードであっても、読み出し
待機状態はビジーではなく、通常の読み出し動作が可能
である。そして、図７（ｂ）に示すように、予め定めら
れた連続書き込み終了コマンドを入力することにより、
活性化信号ＦＡＳＴＥＮは“Ｌ”になり、書き込み用昇
圧回路８１も非活性になって、連続書き込みモードが終
了する。
と書き込むべきアドレス、データを入力することによ
り、以下書き込み動作（Ｐｒｏｇｒａｍ）とその後の読
み出し待機（Ｒｅａｄ）を繰り返すことができるのは通
常の書き込みモードと変わらない。但し、連続書き込み
モードでは、その間、活性化信号ＦＡＳＴＥＮによって
書き込み用昇圧回路８１は非活性に戻ることなく、活性
状態を保つ。連続書き込みモードであっても、読み出し
待機状態はビジーではなく、通常の読み出し動作が可能
である。そして、図７（ｂ）に示すように、予め定めら
れた連続書き込み終了コマンドを入力することにより、
活性化信号ＦＡＳＴＥＮは“Ｌ”になり、書き込み用昇
圧回路８１も非活性になって、連続書き込みモードが終
了する。
【００３２】図８は、この実施の形態における自動書き
込み動作のＷＳＭ７２による制御の状態遷移図を示して
いる。この状態遷移は、通常の書き込みモードと連続書
き込みモードの間で変わりはない。即ち、初期状態（Ｒ
ｅａｄ）（Ｓ１）で書き込みコマンドが入力されると、
まず書き込み禁止（プロテクト）がかかっているか否か
が判断される（Ｓ２）。プロテクト状態の場合には終了
動作（Ｓ７）となる。プロテクト状態でない場合に昇圧
電源回路の昇圧動作が開始され（Ｓ３）、書き込み電圧
ＶＰＧＭがワード線に与えられて書き込みが行われる
（Ｓ４）。書き込み動作が終わると、ベリファイ読み出
し用電圧ＶＰＶがワード線に与えられ（Ｓ５）、ベリフ
ァイ判定がなされる（Ｓ６）。書き込み不十分の場合に
は、再度書き込み電圧ＶＰＧＭを発生して書き込みが繰
り返される。書き込み十分と判定されると、書き込みは
終了し（Ｓ７）、チップは初期状態（Ｓ１）にセットさ
れる。
込み動作のＷＳＭ７２による制御の状態遷移図を示して
いる。この状態遷移は、通常の書き込みモードと連続書
き込みモードの間で変わりはない。即ち、初期状態（Ｒ
ｅａｄ）（Ｓ１）で書き込みコマンドが入力されると、
まず書き込み禁止（プロテクト）がかかっているか否か
が判断される（Ｓ２）。プロテクト状態の場合には終了
動作（Ｓ７）となる。プロテクト状態でない場合に昇圧
電源回路の昇圧動作が開始され（Ｓ３）、書き込み電圧
ＶＰＧＭがワード線に与えられて書き込みが行われる
（Ｓ４）。書き込み動作が終わると、ベリファイ読み出
し用電圧ＶＰＶがワード線に与えられ（Ｓ５）、ベリフ
ァイ判定がなされる（Ｓ６）。書き込み不十分の場合に
は、再度書き込み電圧ＶＰＧＭを発生して書き込みが繰
り返される。書き込み十分と判定されると、書き込みは
終了し（Ｓ７）、チップは初期状態（Ｓ１）にセットさ
れる。
【００３３】この実施の形態によると、次のような効果
が得られる。まず大量のデータ書き換えを行う場合を考
えると、通常の書き込みモードでは各アドレス指定毎に
昇圧動作を行う必要があるため、昇圧回路のオンオフに
よる電力損失が大きい。これに対して、連続書き込みモ
ードを設定すれば、その連続書き込み動作の間、昇圧回
路をオンのまま保持するため、消費電力の削減が可能に
なる。
が得られる。まず大量のデータ書き換えを行う場合を考
えると、通常の書き込みモードでは各アドレス指定毎に
昇圧動作を行う必要があるため、昇圧回路のオンオフに
よる電力損失が大きい。これに対して、連続書き込みモ
ードを設定すれば、その連続書き込み動作の間、昇圧回
路をオンのまま保持するため、消費電力の削減が可能に
なる。
【００３４】また、連続書き込みモードの場合には、書
き込み用昇圧回路８１は常時オンしているから、２回目
以降の書き込み時には昇圧回路の出力安定化に要する待
機時間をスキップすることができる。この様子は、図５
及び図６に示している。即ち、図５に示すように、通常
の書き込みモードでは、各書き込み動作毎に、昇圧回路
の安定化の待機時間Δを必要とするため、各サイクルで
書き込み高電圧ＶPGMの印加時間幅Ｔが同じだけ必要に
なる。これに対して連続書き込みモードでは、図６に示
すように、最初の書き込み時に時間Ｔを必要とするが、
２回目以降に高電圧ＶPGMの印加に必要な時間はＴ−Δ
となる。更に連続書き込みモード中は、２サイクルで書
き込み制御が行われるため、ＣＰＵの占有時間が通常の
書き込みモードに比べて緩和される。
き込み用昇圧回路８１は常時オンしているから、２回目
以降の書き込み時には昇圧回路の出力安定化に要する待
機時間をスキップすることができる。この様子は、図５
及び図６に示している。即ち、図５に示すように、通常
の書き込みモードでは、各書き込み動作毎に、昇圧回路
の安定化の待機時間Δを必要とするため、各サイクルで
書き込み高電圧ＶPGMの印加時間幅Ｔが同じだけ必要に
なる。これに対して連続書き込みモードでは、図６に示
すように、最初の書き込み時に時間Ｔを必要とするが、
２回目以降に高電圧ＶPGMの印加に必要な時間はＴ−Δ
となる。更に連続書き込みモード中は、２サイクルで書
き込み制御が行われるため、ＣＰＵの占有時間が通常の
書き込みモードに比べて緩和される。
【００３５】図９は、１回の書き込みでベリファイをパ
スしたときのタイムテーブルを、通常の書き込みモード
と連続書き込みモードの場合を比較して示している。上
述したように、連続書き込みモードでは、昇圧回路安定
化のための待機時間のスキップによる時間短縮が図られ
るが、１アドレスの書き込みでは通常の書き込みモード
の場合と比較してその差はせいぜい１μｓ程度である。
しかし、多数アドレスの書き込みを行った場合には、時
間短縮の効果は大きくなる。例えば、２バイト単位で６
４ｋバイトの書き込みを行う場合には、通常の書き込み
モードに比べて、連続書き込みモードに設定することに
より３．２ｍｓの時間短縮になる。
スしたときのタイムテーブルを、通常の書き込みモード
と連続書き込みモードの場合を比較して示している。上
述したように、連続書き込みモードでは、昇圧回路安定
化のための待機時間のスキップによる時間短縮が図られ
るが、１アドレスの書き込みでは通常の書き込みモード
の場合と比較してその差はせいぜい１μｓ程度である。
しかし、多数アドレスの書き込みを行った場合には、時
間短縮の効果は大きくなる。例えば、２バイト単位で６
４ｋバイトの書き込みを行う場合には、通常の書き込み
モードに比べて、連続書き込みモードに設定することに
より３．２ｍｓの時間短縮になる。
【００３６】上記実施の形態では、通常の書き込みコマ
ンドとは別に、連続書き込みコマンドと連続書き込み終
了コマンドの入力を必要とした。連続書き込みモードで
は、高電圧用昇圧回路が常時動作しているため、連続書
き込みモードに設定しながら、実際には書き込みを行わ
ずに読み出し動作のみ繰り返すと無駄に電力を消費する
ことになる。その対策として、書き込み動作終了後に直
ちに初期状態（読み出し待機状態）に戻さずに、一定時
間昇圧回路を活性に保持したままでアクセス可能とす
る、“疑似的レディー状態”を設定することが有効であ
る。
ンドとは別に、連続書き込みコマンドと連続書き込み終
了コマンドの入力を必要とした。連続書き込みモードで
は、高電圧用昇圧回路が常時動作しているため、連続書
き込みモードに設定しながら、実際には書き込みを行わ
ずに読み出し動作のみ繰り返すと無駄に電力を消費する
ことになる。その対策として、書き込み動作終了後に直
ちに初期状態（読み出し待機状態）に戻さずに、一定時
間昇圧回路を活性に保持したままでアクセス可能とす
る、“疑似的レディー状態”を設定することが有効であ
る。
【００３７】図１０は、その様な実施の形態での状態遷
移図を、先の実施の形態の図８に対応させて示してい
る。ＷＳＭ７２の構成は先の実施の形態と変わらない
が、図１０のような状態遷移を制御するように予めプロ
グラミングされる。図１０に示したように、書き込みベ
リファイによりＯＫが出た後、直ちに終了動作（Ｓ７）
に戻さずに、疑似レディー状態（Ｓ８）にする。この疑
似的レディー状態では、内部クロックを発生するクロッ
クオシレータ４２も書き込み用昇圧回路８１も活性状態
を保つようにする。但し、チップ外部にはＲｅａｄｙ信
号を出し、書き込みコマンド受け付け可能である。
移図を、先の実施の形態の図８に対応させて示してい
る。ＷＳＭ７２の構成は先の実施の形態と変わらない
が、図１０のような状態遷移を制御するように予めプロ
グラミングされる。図１０に示したように、書き込みベ
リファイによりＯＫが出た後、直ちに終了動作（Ｓ７）
に戻さずに、疑似レディー状態（Ｓ８）にする。この疑
似的レディー状態では、内部クロックを発生するクロッ
クオシレータ４２も書き込み用昇圧回路８１も活性状態
を保つようにする。但し、チップ外部にはＲｅａｄｙ信
号を出し、書き込みコマンド受け付け可能である。
【００３８】この疑似的レディー状態で一定時間内に次
の書き込みコマンドが入力されると、終了動作（Ｓ７）
に戻ることなく、プロテクトチェックを行い（Ｓ２）、
次の書き込みシーケンスを開始する。このときオシレー
タ４１は既に活性にあるから、図７に示した発振クロッ
ク安定化のために必要なダミーサイクルは不要になる。
また書き込み用昇圧回路も活性であるため、昇圧回路出
力安定化のための待機時間も必要がない。一方、疑似的
レディー状態（Ｓ８）で一定時間書き込みコマンドの入
力がない場合には、タイマ４２がタイムアウトを出力
し、書き込み動作を終了して初期状態に戻るようにす
る。そしてこのときＷＳＭ７２も書き込み用昇圧回路８
１も非活性になるようにする。
の書き込みコマンドが入力されると、終了動作（Ｓ７）
に戻ることなく、プロテクトチェックを行い（Ｓ２）、
次の書き込みシーケンスを開始する。このときオシレー
タ４１は既に活性にあるから、図７に示した発振クロッ
ク安定化のために必要なダミーサイクルは不要になる。
また書き込み用昇圧回路も活性であるため、昇圧回路出
力安定化のための待機時間も必要がない。一方、疑似的
レディー状態（Ｓ８）で一定時間書き込みコマンドの入
力がない場合には、タイマ４２がタイムアウトを出力
し、書き込み動作を終了して初期状態に戻るようにす
る。そしてこのときＷＳＭ７２も書き込み用昇圧回路８
１も非活性になるようにする。
【００３９】この様に擬似的レディー状態の設定とその
時間監視により、書き込み用昇圧回路の活性，非活性を
制御すれば、擬似的レディー状態に設定された一定時間
内に書き込みコマンドとアドレス及びデータを入力する
ことにより、先の実施の形態と同様に書き込み用昇圧回
路を活性に保ったままの実質的な連続書き込みモードが
得られる。この場合、連続書き込み終了コマンドを入力
することなく、タイムアウトにより自動的に昇圧回路は
非活性になって、初期状態に戻る。
時間監視により、書き込み用昇圧回路の活性，非活性を
制御すれば、擬似的レディー状態に設定された一定時間
内に書き込みコマンドとアドレス及びデータを入力する
ことにより、先の実施の形態と同様に書き込み用昇圧回
路を活性に保ったままの実質的な連続書き込みモードが
得られる。この場合、連続書き込み終了コマンドを入力
することなく、タイムアウトにより自動的に昇圧回路は
非活性になって、初期状態に戻る。
【００４０】この実施の形態の場合、書き込み用昇圧回
路８１の活性化信号は、先の実施の形態において書き込
みコマンドに同期して発生させる活性化信号ＰＧＭＥＮ
を用いて、図１１のような回路で活性化信号ＦＡＳＴＥ
Ｎを生成すればよい。即ち、ＮＯＲゲート１０１の一方
の入力端子に活性化信号ＰＧＭＥＮを入力し、これを遅
延素子１０３により一定時間τだけ遅延して他方の入力
端子に入れる。このＮＯＲゲート１０１の出力をインバ
ータ１０２で反転すれば、活性化信号ＰＧＭＥＮの後端
をτだけ伸ばした活性化信号ＦＡＳＴＥＮを得ることが
できる。この活性化信号ＦＡＳＴＥＮを書き込み用昇圧
回路８１の活性化端子に入れる。
路８１の活性化信号は、先の実施の形態において書き込
みコマンドに同期して発生させる活性化信号ＰＧＭＥＮ
を用いて、図１１のような回路で活性化信号ＦＡＳＴＥ
Ｎを生成すればよい。即ち、ＮＯＲゲート１０１の一方
の入力端子に活性化信号ＰＧＭＥＮを入力し、これを遅
延素子１０３により一定時間τだけ遅延して他方の入力
端子に入れる。このＮＯＲゲート１０１の出力をインバ
ータ１０２で反転すれば、活性化信号ＰＧＭＥＮの後端
をτだけ伸ばした活性化信号ＦＡＳＴＥＮを得ることが
できる。この活性化信号ＦＡＳＴＥＮを書き込み用昇圧
回路８１の活性化端子に入れる。
【００４１】図１２は、この昇圧回路活性化回路の動作
波形と内部状態を示している。書き込みコマンド入力に
より発生される活性化信号ＰＧＭＥＮが“Ｌ”になって
疑似的レディー状態になる。その疑似的レディー状態の
時間がτを越えないうちに次の書き込みコマンドが入力
されれば、活性化信号ＦＡＳＴＥＮは“Ｈ”の状態が維
持され、書き込み用昇圧回路を活性に保ったまま次の書
き込みが実行される。擬似的レディ状態で時間τが経過
するまで次の書き込みコマンドの入力がない場合には、
活性化信号ＦＡＳＴＥＮが“Ｌ”となり、書き込み用昇
圧回路は非活性になる。またこのときタイムアウトによ
り前述のようにチップは初期状態に戻る。
波形と内部状態を示している。書き込みコマンド入力に
より発生される活性化信号ＰＧＭＥＮが“Ｌ”になって
疑似的レディー状態になる。その疑似的レディー状態の
時間がτを越えないうちに次の書き込みコマンドが入力
されれば、活性化信号ＦＡＳＴＥＮは“Ｈ”の状態が維
持され、書き込み用昇圧回路を活性に保ったまま次の書
き込みが実行される。擬似的レディ状態で時間τが経過
するまで次の書き込みコマンドの入力がない場合には、
活性化信号ＦＡＳＴＥＮが“Ｌ”となり、書き込み用昇
圧回路は非活性になる。またこのときタイムアウトによ
り前述のようにチップは初期状態に戻る。
【００４２】この実施の形態によると、書き込み用昇圧
回路が活性状態のまま長時間保持されることはない。従
って、先の実施の形態のように連続書き込みモードを設
定しながら書き込みを行わない場合のように無駄に電力
を消費することがない。そして、書き込むべきアドレ
ス、データを連続的に書き込みコマンドと共に与えれ
ば、書き込み用昇圧回路を連続して活性状態に保つ、先
の実施の形態の連続書き込みモードと実質的に同じ連続
書き込みモードが得られ、消費電力低減が図られる。ま
た多くのデータ書き換えを行う場合に時間短縮が図られ
ることも、先の連続書き込みモードと同様である。
回路が活性状態のまま長時間保持されることはない。従
って、先の実施の形態のように連続書き込みモードを設
定しながら書き込みを行わない場合のように無駄に電力
を消費することがない。そして、書き込むべきアドレ
ス、データを連続的に書き込みコマンドと共に与えれ
ば、書き込み用昇圧回路を連続して活性状態に保つ、先
の実施の形態の連続書き込みモードと実質的に同じ連続
書き込みモードが得られ、消費電力低減が図られる。ま
た多くのデータ書き換えを行う場合に時間短縮が図られ
ることも、先の連続書き込みモードと同様である。
【００４３】この発明は上記実施の形態に限られない。
例えば実施の形態ではＮＯＲ型ＥＥＰＲＯＭを説明した
が、昇圧電源回路を必要とする他のメモリ、例えばＮＡ
ＮＤ型ＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ、ＦＲＡＭで
あっても、１回の書き込みデータビット数がＩ／Ｏ端子
数によってセルアレイのビット線数に比べて大きく制限
されている形式の場合には、この発明を適用して有効で
ある。
例えば実施の形態ではＮＯＲ型ＥＥＰＲＯＭを説明した
が、昇圧電源回路を必要とする他のメモリ、例えばＮＡ
ＮＤ型ＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ、ＦＲＡＭで
あっても、１回の書き込みデータビット数がＩ／Ｏ端子
数によってセルアレイのビット線数に比べて大きく制限
されている形式の場合には、この発明を適用して有効で
ある。
【００４４】
【発明の効果】以上述べたようにこの発明によれば、ラ
ンダムに入力される複数アドレスに対する書き込み等に
ついて昇圧電源回路のオンオフ切り替えを行わない連続
動作モードを設定することにより、昇圧電源回路の消費
電力低減が図られる。２回目の書き込み以降には昇圧回
路出力安定化のための待機時間をスキップすることがで
き、多くのデータ書き換えを行う場合に書き込み時間の
短縮が図られる。
ンダムに入力される複数アドレスに対する書き込み等に
ついて昇圧電源回路のオンオフ切り替えを行わない連続
動作モードを設定することにより、昇圧電源回路の消費
電力低減が図られる。２回目の書き込み以降には昇圧回
路出力安定化のための待機時間をスキップすることがで
き、多くのデータ書き換えを行う場合に書き込み時間の
短縮が図られる。
【図１】この発明の実施の形態によるＥＥＰＲＯＭのブ
ロック構成を示す図である。
ロック構成を示す図である。
【図２】同実施の形態のメモリセルアレイの等価回路を
示す図である。
示す図である。
【図３】同実施の形態の昇圧電源回路とレギュレータの
構成を示す図である。
構成を示す図である。
【図４】同実施の形態のＷＳＭの構成を示す図である。
【図５】同実施の形態の通常の書き込みモードの動作タ
イミング図である。
イミング図である。
【図６】同実施の形態の連続書き込みモードの動作タイ
ミング図である。
ミング図である。
【図７】同実施の形態の書き込みコマンド及び連続書き
込みコマンドの例を示す図である。
込みコマンドの例を示す図である。
【図８】同実施の形態の状態遷移図である。
【図９】同実施の形態の通常の書き込みモードと連続書
き込みモードのタイムテーブルを示す図である。
き込みモードのタイムテーブルを示す図である。
【図１０】別の実施の形態による状態遷移図である。
【図１１】同実施の形態における昇圧回路の活性化回路
の構成を示す図である。
の構成を示す図である。
【図１２】同活性化回路の動作タイミング図である。
１…メモリセルアレイ、２…ロウデコーダ、３…カラム
デコーダ、４…カラムゲート、５…センスアンプ、６…
アドレス／データバッファ、７…制御回路、７１…ＣＵ
Ｉ、７２…ＷＳＭ、８…昇圧電源回路、８１…書き込み
／消去用昇圧回路、８２…読み出し用昇圧回路。
デコーダ、４…カラムゲート、５…センスアンプ、６…
アドレス／データバッファ、７…制御回路、７１…ＣＵ
Ｉ、７２…ＷＳＭ、８…昇圧電源回路、８１…書き込み
／消去用昇圧回路、８２…読み出し用昇圧回路。
Claims (17)
- 【請求項１】 メモリセルアレイと、 昇圧電位を発生するための昇圧電源回路と、 アドレス信号に応じて前記メモリセルアレイのメモリセ
ル選択を行うデコード回路と、 第１のコマンドが入力されると前記昇圧電源回路を活性
状態とし、前記第１のコマンドに引き続いて前記昇圧電
源回路を制御する第２のコマンドが繰り返し入力される
間前記昇圧電源回路の活性状態を継続させる制御を行う
制御回路と、を有することを特徴とする半導体記憶装
置。 - 【請求項２】 メモリセルアレイと、 昇圧電位を発生するための昇圧電源回路と、 アドレス信号に応じて前記メモリセルアレイのメモリセ
ル選択を行うデコード回路と、 入力端子を有し、前記昇圧電源回路の活性状態と非活性
状態とを制御するための制御回路とを備え、 前記入力端子に入力される所定の信号に応じて前記制御
回路から出力される第１の制御信号により前記昇圧電源
回路の活性状態と非活性状態とが制御される通常動作モ
ードと、 前記入力端子に入力される所定の信号に応じて前記制御
回路から出力される第２の制御信号により前記昇圧電源
回路の活性状態を継続させる連続動作モードと、を有す
ることを特徴とする半導体記憶装置。 - 【請求項３】 メモリセルアレイと、 昇圧電位を発生するための昇圧電源回路と、 アドレス信号に応じて前記メモリセルアレイのメモリセ
ル選択を行うデコード回路と、 第１のコマンドが入力されると前記昇圧電源回路を一定
時間活性状態とし、前記一定時間内に第２のコマンドが
入力された場合には前記昇圧電源回路の活性状態を継続
し、前記一定時間内に第２のコマンドが入力されない場
合には前記昇圧電源回路が非活性状態になるように制御
する制御回路と、を有することを特徴とする半導体記憶
装置。 - 【請求項４】 メモリセルアレイと、 昇圧電位を発生するための、活性状態と非活性状態とが
制御される第１の昇圧回路及び、常時活性状態に保持さ
れて昇圧電位を発生する第２の昇圧回路を有する昇圧電
源回路と、 この昇圧電源回路の出力を動作モードに応じてレベル調
整して出力するレギュレータと、 アドレス信号に応じて前記メモリセルアレイのメモリセ
ル選択を行うデコード回路と、 所定のコマンドが入力されることにより、任意の複数の
アドレス信号と書き込みデータが繰り返し入力される間
前記第１の昇圧回路を継続的に活性状態に保持する制御
を行う制御回路と、を有することを特徴とする半導体記
憶装置。 - 【請求項５】 前記メモリセルアレイは電気的書き換え
可能なメモリセルが配列されたものであり、 前記第１のコマンドは繰り返し入力されるアドレス信号
とこれに対応する書き込みデータ信号の複数の組に対し
て連続書き込みモードをセットするためのコマンドであ
り、 前記第２のコマンドは前記複数のアドレス信号とこれに
対応する書き込みデータ信号の組毎に書き込みを指示す
るコマンドであることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項６】 前記メモリセルアレイは電気的書き換え
可能なメモリセルが配列されたものであり、 前記通常動作モードは、前記第１の制御信号を書き込み
イネーブル信号として各書き込み動作毎に前記昇圧電源
回路の活性状態と非活性状態を制御してデータ書き込み
を行う通常書き込みモードであり、 前記連続動作モードは、前記第２の制御信号を連続書き
込みイネーブル信号として複数の書き込み動作の間前記
昇圧電源回路を活性状態に保持する連続書き込みモード
であることを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項７】 前記メモリセルアレイは電気的書き換え
可能なメモリセルが配列されたものであり、 前記第１及び第２のコマンドは書き込みを指示するコマ
ンドであることを特徴とする請求項３記載の半導体記憶
装置。 - 【請求項８】 前記メモリセルアレイは電気的書き換え
可能なメモリセルが配列されたものであり、 前記コマンドは順次入力される複数の書き込みデータに
ついて前記昇圧電源回路を活性状態に保持して連続書き
込みを指示するコマンドであることを特徴とする請求項
４記載の半導体記憶装置。 - 【請求項９】 前記メモリセルアレイは電気的書き換え
可能なメモリセルが配列されたものであり、 前記制御回路は、前記メモリセルアレイへの書き込み動
作とその後の書き込み状態を確認する確認読み出し動
作、及び書き込みが不十分である場合には書き込み動作
を繰り返す書き込みサイクル制御を行い、書き込みが十
分であることが確認されると書き込みサイクルを終了さ
せることを特徴とする請求項１又は２記載の半導体記憶
装置。 - 【請求項１０】 前記メモリセルアレイは電気的書き換
え可能なメモリセルが配列されたものであり、 前記制御回路は、第１のコマンドの入力により、前記メ
モリセルアレイへの書き込み動作とその後の書き込み状
態を確認する確認読み出し動作、及び書き込みが不十分
である場合には書き込み動作を繰り返す書き込みサイク
ル制御を行い、書き込みが十分であることが確認される
と前記昇圧電源回路を活性状態に保持したまま一定時間
アクセス可能な状態にセットし、前記一定時間内に第２
のコマンドが入力された場合は初期状態に戻すことなく
次の書き込みサイクル制御を行い、前記一定時間内に第
２のコマンドが入力されない場合に書き込みサイクルを
終了させることを特徴とする請求項３記載の半導体記憶
装置。 - 【請求項１１】 電気的書き換え可能な不揮発性メモリ
セルを配列したメモリセルアレイと、 このメモリセルアレイへのデータ書き込み、読み出しに
必要な昇圧電位を発生する昇圧電源回路と、 前記メモリセルアレイの読み出しデータをセンスするセ
ンスアンプと、 アドレス信号により前記メモリセルアレイのメモリセル
選択を行うデコード回路と、 書き込みコマンド入力とアドレス及びデータ入力に基づ
いて前記メモリセルアレイへのデータ書き込みと書き込
みデータの確認を含む自動書き込み動作の制御を行う制
御回路とを備え、 繰り返し入力される複数アドレスに対する書き込みにつ
いて前記昇圧電源回路の書き込み用昇圧回路を各アドレ
スの書き込み動作終了毎に非活性状態に戻すことなく活
性状態に保つ連続書き込みモードを有する、ことを特徴
とする半導体記憶装置。 - 【請求項１２】 前記連続書き込みモードは、連続書き
込みを指示するコマンドの入力により設定され、連続書
き込み終了を指示するコマンドの入力により終了するこ
とを特徴とする請求項１１記載の半導体記憶装置。 - 【請求項１３】 前記連続書き込みモードと、前記書き
込み用昇圧回路を書き込み動作終了毎に非活性にする通
常の書き込みモードとが外部からのコマンド入力により
切り換え可能とされていることを特徴とする請求項１１
記載の半導体記憶装置。 - 【請求項１４】 前記連続書き込みモードは、前記制御
回路が書き込み動作終了後に一定時間前記書き込み用昇
圧回路の活性状態を継続させるアクセス可能な状態を保
持し、この状態の継続中に次の書き込みを指示するコマ
ンドが入力されると書き込み動作を実行することによ
り、実質的に設定されることを特徴とする請求項１１記
載の半導体記憶装置。 - 【請求項１５】 前記連続書き込みモードにおいて、最
初の書き込みサイクルの初期に前記書き込み用昇圧回路
の出力安定化のための待機時間を設け、２回目以降の書
き込みサイクルでは前記待機時間をスキップするように
したことを特徴とする請求項１１記載の半導体記憶装
置。 - 【請求項１６】 書き込み動作制御に必要な昇圧電位を
発生するための昇圧電源回路を内蔵する半導体記憶装置
の制御方法であって、 第１のコマンドとアドレス信号及び対応する書き込みデ
ータ信号を入力することにより前記昇圧電源回路を継続
的に活性状態に保持する連続書き込み動作モードを設定
するステップと、 前記第１のコマンドに引き続いて第２のコマンドとアド
レス信号及び対応する書き込みデータを繰り返し入力し
て、前記昇圧電源回路の活性状態を継続させたまま複数
アドレスの書き込みを行わせるステップとを有すること
を特徴とする半導体記憶装置の制御方法。 - 【請求項１７】 第３のコマンドを入力して前記連続書
き込み動作モードを終了させるステップを有することを
特徴とする請求項１６記載の半導体記憶装置の制御方
法。
Priority Applications (3)
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| US10/180,076 US6590813B2 (en) | 1999-11-08 | 2002-06-27 | Semiconductor memory and method of controlling the same |
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Family
ID=18077651
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-
2000
- 2000-11-08 US US09/707,845 patent/US6434080B1/en not_active Expired - Fee Related
-
2002
- 2002-06-27 US US10/180,076 patent/US6590813B2/en not_active Expired - Lifetime
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