JP2001127370A - 半導体素子搭載用サブマウント - Google Patents

Abstract

(57)【要約】 【課題】金属ロウ材層の加熱時にＡｕと金属ロウ材層と
が合金化し難く、金属ロウ材層の組成変化による融点上
昇が生じ難く、金属ロウ材層の接合性の劣化を防ぐこ
と。 【解決手段】無機絶縁基板上１に、密着性金属層２およ
び拡散防止層３を順次積層するとともに、該拡散防止層
３上にＡｕ層４と半導体素子接合用の金属ロウ材層５と
を所定間隔を開けて分離させてそれぞれ設けて成る半導
体素子搭載部を形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波回路用のセ
ラミック等からなる半導体素子搭載用サブマウント、ま
たはＬＤ，ＰＤ等の光半導体素子を搭載し配線パターン
およびヒートシンクを有する半導体素子搭載用サブマウ
ント、さらには光ファイバと光半導体素子を搭載するた
めの溝付きの半導体素子搭載用サブマウント等であっ
て、光半導体素子および各種電子部品をマウントし接合
するための金属ロウ材層または他の母基板（マザーボー
ド）上に接合し搭載するための金属ロウ材層を設けたも
のに関する。

【０００２】

【従来の技術】従来の半導体素子搭載用サブマウントの
半導体素子搭載部の断面図を図２に示す。同図におい
て、１はアルミナ（Ａｌ₂Ｏ₃）セラミック等からなる無
機絶縁基板、２は無機絶縁基板１に対して密着性の良好
なＴｉ等からなる密着性金属層、３は密着性金属層の成
分が上側のＡｕ層４に拡散するのを防止する拡散防止層
（以下、バリア層ともいう）、４は主導電層としてのＡ
ｕ層であり、そしてＡｕ層４上に、他の電子部品等の電
極と接合するためのＡｕ−Ｓｎ合金等からなる低融点の
金属ロウ材層５が積層される。これらの密着性金属層
２，拡散防止層３，Ａｕ層４および金属ロウ材層５によ
って半導体素子搭載部が構成される。

【０００３】

【発明が解決しようとする課題】このような半導体素子
搭載用サブマウントにおいて、従来、Ａｕ層４を主導電
層とする半導体素子搭載部上にＬＳＩ，ＩＣ等の各種半
導体素子および光半導体素子等を接合しマウントする場
合、Ａｕ−Ｓｎ合金等からなる金属ロウ材をリボン状に
加工したプレフォームをＡｕ層４上に載置し、そのプレ
フォームを加熱しながらその上に光半導体素子等を載置
して接合していた。しかしながら、このような接合方法
および接合構造では、前記プレフォームの厚みが一般に
３０μｍ以上と厚いため、そのボリュームの制御が難し
く、また作業性が悪いため高コスト化するという問題が
あった。

【０００４】そこで、近年、金属ロウ材層５をメッキ
法，蒸着法等の薄膜形成法、および２層レジスト法等の
リフトオフ法によってパターン形成するようになってき
ている。また、半導体素子搭載用サブマウントを他のマ
ザーボード等に搭載する場合、半導体素子搭載用サブマ
ウントの下面（接合面）の半導体素子搭載部上に金属ロ
ウ材層をメッキ法により形成していた。

【０００５】しかしながら、メッキ法や薄膜形成法によ
り成膜される金属ロウ材の厚さは１〜１０μｍと薄いた
め、ロウ付けした際に下地のＡｕ層が金属ロウ材内に融
け込み、金属ロウ材の組成が変化していた。その場合、
金属ロウ材の融点が上昇して、接合性が劣化するという
問題があった。また、ＬＳＩ，ＩＣ等用の半導体素子搭
載用サブマウントでは、高周波用の場合Ａｕ層４の厚さ
を４〜１０μｍと厚くする必要があり、そのため金属ロ
ウ材の厚さも厚くしなければならず高コスト化してい
た。さらに、光半導体素子搭載用のものの場合金属ロウ
材の厚さは３μｍ程度と厚くする必要があるが、Ａｕ層
４の厚さも１μｍ程度必要であった。従って、金属ロウ
材の溶融時に、Ａｕ層４からのＡｕの融け込みにより金
属ロウ材の組成変化が起こり、融点が上昇し、接合性が
劣化するという不具合が発生していた。

【０００６】そこで、本発明者らは、図３に示すよう
に、セラミック等の無機絶縁基板１上に密着性金属層
２，バリア層３，Ａｕ層４が形成され、さらに低融点の
金属ロウ材層５を設けた半導体素子搭載用サブマウント
において、金属ロウ材層５の直下のＡｕ層４が予め除去
されてあり、金属ロウ材層５の直下にはバリア層３が存
在することにより、金属ロウ材層５へのＡｕの溶け込み
を抑制し、金属ロウ材層５の組成変化が生じ難いように
したものを提案した（従来例１：特願平１０−２８５３
６６号）。

【０００７】この従来例１によれば、金属ロウ材層５の
直下のＡｕ層４が予め除去され、バリア層３上に直接金
属ロウ材層５が積層されているため、Ａｕ層４からのＡ
ｕの融け込みはほとんどない。従って、金属ロウ材層５
の加熱時にその組成はほとんど変化せず、またバリア層
３はＡｕ層４および金属ロウ材層５との密着性がよく、
さらに金属ロウ材層５へのバリア層３成分の融け込みは
実用上ほとんどない。よって、金属ロウ材層５の加熱時
にその融点は上昇せず、良好なロウ付けによる接合性が
得られる。

【０００８】しかしながら、この従来例１においても、
以下のような問題が生じた。即ち、図３に示すように、
Ａｕ層４と金属ロウ材層５とはそれらの端縁部同士が接
触しており、金属ロウ材層５の溶融時にＡｕ層４中のＡ
ｕ成分が金属ロウ材層５に融け込み合金化するため、金
属ロウ材層５の組成が変化し、その融点が上昇して接合
性が劣化することがあるのが判った。

【０００９】従って、本発明は上記事情に鑑みて完成さ
れたものであり、その目的は、Ａｕ層からの金属ロウ材
層へのＡｕの溶け込みによる金属ロウ材層の組成変化お
よび融点上昇がなく、良好なロウ付けによる接合性が得
られるものとすることにある。

【００１０】

【課題を解決するための手段】本発明の半導体素子搭載
用サブマウントは、無機絶縁基板上に、密着性金属層お
よび拡散防止層を順次積層するとともに、該拡散防止層
上にＡｕ層と半導体素子接合用の金属ロウ材層とを所定
間隔を開けて分離させてそれぞれ設けて成る半導体素子
搭載部を形成したことを特徴とする。

【００１１】本発明は、上記構成により、金属ロウ材層
とＡｕ層とが直接接しておらず隙間が設けられているた
め、金属ロウ材層の加熱時にＡｕと金属ロウ材層とが合
金化せず、金属ロウ材層の組成変化による融点上昇が生
じない。よって、金属ロウ材層の接合性の劣化を防ぐこ
とができる。

【００１２】また本発明において、好ましくは、前記所
定間隔が０．１〜１００μｍであることを特徴とする。
これにより、金属ロウ材層に影響を与えないようにして
小さな隙間を形成することができる。

【００１３】

【発明の実施の形態】本発明の半導体素子搭載用サブマ
ウントについて以下に説明する。図１は本発明の半導体
素子搭載用サブマウントの部分断面図であり、１はアル
ミナセラミック，窒化アルミニウム（ＡｌＮ）セラミッ
ク，炭化珪素（ＳｉＣ）セラミック等のセラミック、Ｓ
ｉ、石英、ガラスセラミック等の無機絶縁性材料からな
る無機絶縁基板、２はＴｉ，Ｃｒ，Ｎｉ−Ｃｒ，Ｔａ等
からなる密着性金属層、３はＰｔ，Ｐｄ，Ｎｉ−Ｃｒ，
ＴｉＷ等からなる拡散防止層、４はＡｕ層、５はＡｕ−
Ｓｎ合金ロウ材，Ａｕ−Ｇｅ合金ロウ材，Ｐｂ−Ｓｎ半
田，Ｉｎ−Ｓｎ半田等からなる金属ロウ材層である。こ
れらの密着性金属層２，拡散防止層３，Ａｕ層４および
金属ロウ材層５は半導体素子搭載部を構成し、メッキ法
あるいは蒸着法，スパッタリング法等の薄膜形成法によ
り順次積層され、公知のフォトリソグラフィ法により所
望の配線パターン加工が施される。

【００１４】そして、配線パターン上に金属ロウ材層５
を以下のようにして形成する。公知の２層レジスト法に
よりＡｕ層４上にリフトオフパターンを形成し、リフト
オフパターンから露出しているＡｕ層４をエッチング除
去する。次に、所定の厚さの金属ロウ材層５を薄膜形成
法により成膜し、その後ポジレジスト剥離液に浸漬し、
不要なレジスト部をリフトオフし金属ロウ材層５をパタ
ーン形成した。このリフトオフ法は、２層レジスト法に
限らず、３層レジスト法，画像反転レジスト法等による
ものであってもよい。

【００１５】本発明において、金属ロウ材層５とＡｕ層
４との所定間隔（以下、間隔という）は０．１〜１００
μｍが好ましく、０．１μｍ未満の場合、金属ロウ材層
５を加熱溶融した際に金属ロウ材層５とＡｕ層４とが接
触するとともに合金化していくため、金属ロウ材層５の
融点が上昇し易い。１００μｍを超えると、密着性金属
層２と拡散防止層３による導通抵抗が高いため、半導体
素子搭載部としての電気抵抗が大きくなる。

【００１６】また、拡散防止層３の厚さは１０〜１５０
０ｎｍがよく、１０ｎｍ未満では拡散防止性が不十分で
あり密着性金属層２と金属ロウ材層５とが反応を起こ
し、１５００ｎｍを超えると拡散防止層３の密着性が劣
化する。密着性金属層２，Ａｕ層４の厚さについては特
に限定するものではないが、密着性金属層２の厚さは６
０〜１２００ｎｍ程度であり、Ａｕ層４の厚さは２００
〜５０００ｎｍ程度である。金属ロウ材層５の厚さは２
〜１０μｍがよく、２μｍ未満では、金属ロウ材のボリ
ュームが小さいため、無機絶縁基板１と半導体素子間に
ボイド、即ち金属ロウ材内に不要な空孔が発生し易い。
１０μｍを超えるとリフトオフ法等による金属ロウ材層
５のパターン形成が困難になる。

【００１７】また本発明の金属ロウ材層５は低融点（１
３０〜４５０℃）のものがよく、加熱時間を短くしてＡ
ｕ層４との反応が生じ難いものとなる。

【００１８】さらに、図４，図５には、本発明の半導体
素子搭載用サブマウントに半導体レーザ６を搭載した場
合の部分断面図，平面図を示した。図４において、６ａ
はＴｉ層，Ｐｔ層，Ａｕ層を順次積層して成るベース電
極用のバックメタル層、６ｂはボンディングワイヤ（図
示せず）等により駆動信号が入力され、Ａｇロウ材等か
らなる入力電極用のメタライズ層、６ｃはレーザ光の発
光部である。なお、図４および図５では、半導体レーザ
６のサブマウントとしての半導体素子搭載用サブマウン
トを示したが、本発明はこのようなサブマウントに限ら
ず、ＬＳＩ，ＩＣ等を搭載するサブマウントおよび配線
基板にも適用できることはいうまでもない。

【００１９】本発明の半導体素子搭載部は、図４，図５
に示すように、配線導体層をなしかつ主導体層としての
Ａｕ層４の一部を金属ロウ材層５に置き換えた構成であ
り、その金属ロウ材層５上に半導体素子の電極等が載置
接合される。従って、Ａｕ層４はより複雑なパターンを
形成してもよいし、また金属ロウ材層５の周囲を取り囲
むように形成する、あるいは金属ロウ材層５の一部分，
一辺縁部にのみ隣接するように形成してもよい。

【００２０】かくして、本発明は、金属ロウ材層の加熱
時にＡｕと金属ロウ材層とが合金化し難く、金属ロウ材
層の組成変化による融点上昇が生じ難い。よって、金属
ロウ材層の接合性の劣化を防ぐことができるという作用
効果を有する。

【００２１】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲内におい
て種々の変更を行なうことは何等差し支えない。

【００２２】

【実施例】本発明の実施例を以下に説明する。

【００２３】（実施例）図１の半導体素子搭載用サブマ
ウントを以下のようにして構成した。アルミナセラミッ
クからなる無機絶縁基板１の主面に、厚さ０．１μｍの
Ｔｉからなる密着性金属層２、拡散防止層（バリア層）
３、厚さ１．０μｍのＡｕ層４を、スパッタリング法に
より順次積層させ、フォトリソグラフィ法により所望の
パターンとなるようにパターン加工した。次に、２層レ
ジスト法によりＡｕ層４上にＡｕ−Ｓｎ合金からなる金
属ロウ材層５用のリフトオフパターンを形成し、そのリ
フトオフパターンから露出しているＡｕ層４をエッチン
グ除去し、Ａｕ−Ｓｎ合金からなる金属ロウ材層５をス
パッタリング法により成膜し、その後ポジレジスト剥離
液に浸漬して不要なレジスト部をリフトオフし、金属ロ
ウ材層５をパターン形成した。

【００２４】そして、バリア層３の厚さ，材料および金
属ロウ材層５の厚さを種々に変化させ、かつ間隔を０〜
１００μｍの間で変化させた場合に、半導体素子搭載部
および金属ロウ材層５の密着性，表面光沢性を測定評価
した結果を表１に示す。

【００２５】

【表１】

【００２６】表１において、密着性，表面光沢性の評価
は以下のように行った。金属ロウ材層５の融点（２８０
℃）より２０〜５０℃程度高い温度に保持したヒータブ
ロック上に半導体素子搭載用サブマウントを載置し、そ
の１０秒後に、接合用のバックメタル層として厚さ０．
１μｍのＴｉ層，厚さ０．１μｍのＰｔ層，厚さ０．１
μｍのＡｕ層を順次積層させたＳｉを素材とした半導体
素子を半導体素子搭載用サブマウント上に搭載し、１秒
間その状態を維持した後、２秒間半導体素子をスクラブ
して金属ロウ材をよくなじませた後、ヒータブロックか
ら半導体素子を外し、常温まで冷却した。

【００２７】そして、同種の１０個のサンプルについ
て、ショアテスト（せん断応力試験）を行い、破壊モー
ドが半導体素子のＳｉまたはバックメタル層に発生した
場合は密着性良好とし、また破壊モードが金属ロウ材層
５内，金属ロウ材層５内とＡｕ層４内またはバリア層３
界面に生じた場合には不良とし、密着性を評価した。さ
らに、１０個の試料がすべて良好の場合を２重丸印、１
個不良が発生した場合を丸印、２個不良が発生した場合
を三角印、３個以上不良が発生した場合をばつ印とし
た。

【００２８】また、金属ロウ材層５の融点より５０℃高
い温度に保持したヒータブロック上に半導体素子搭載用
サブマウントを３０秒間載置し、金属ロウ材層５表面の
光沢性の劣化程度により、金属ロウ材層５の融点上昇傾
向を判定した。融点が所定の許容温度（ヒータブロック
の温度）を超えると結晶相が晶出するため表面光沢が低
下する現象が生じ、表面が光沢であるものを丸印、やや
光沢に劣るものを三角印、光沢がなく粗面となったもの
をばつ印とした。なお、薄い金属ロウ材層５を下地物質
の影響なく熱分析を行うことは困難なため、上記方法に
よった。

【００２９】表１において、ＮＯ．１〜１６ではバリア
層３材料としてＰｔを用いているが、密着性，表面光沢
性はバリア層３の厚さに依存した。即ち、バリア層３の
厚さが５ｎｍの場合は拡散防止性が不十分なため、密着
性金属層２の成分が金属ロウ材層５へ拡散して反応し、
密着性，表面光沢性ともに劣化した。また、バリア層３
の厚さが２０００ｎｍでは密着性が劣化した。これは、
破壊モードが半導体素子搭載部の下側まで及んでおり、
バリア層３の内部応力が非常に高くなったため、密着性
が低下したことによると考えられた。他のバリア層３の
厚さでは、密着性，表面光沢性とも良好であった。

【００３０】次に、ＮＯ．１７〜２６ではバリア層３材
料をＲｈとした例を示した。バリア層３がＰｔの場合と
同様に、バリア層３の厚さが５ｎｍでは密着性，表面光
沢性ともに劣化し、バリア層３の厚さが２０００ｎｍで
は密着性に劣り、他の厚さでは良好な結果となった。従
って、金属ロウ材層５の厚さが３μｍでも１０μｍでも
密着性，表面光沢性に変化はなく、それらの特性はバリ
ア層３の厚さに依存していることが判った。

【００３１】次に、表１においてバリア層３材料がＰｔ
のときに良好な結果が得られた、バリア層３の厚さが５
００ｎｍの場合であって、金属ロウ材層５の厚さを３μ
ｍとした際に、Ａｕ層４と金属ロウ材層５との間隔を０
〜１００μｍの間で種々に変化させた場合の結果をＮ
Ｏ．２７〜３３に示した。隙間が０．１μｍから効果が
あり、１μｍ以上から顕著な効果を示した。隙間が１０
０μｍでも同様に良好であったが、１００μｍを超えて
も同様の効果が見込まれる。しかし、Ａｕ層４の細線化
による電気抵抗の劣化（増大）等の点で問題が生じ易く
なるため、前記間隔を０．１〜１００μｍとするのが良
い。

【００３２】また、比較例として、Ａｕ層４と金属ロウ
材層５との間隔を０μｍとした場合について、表２のＮ
Ｏ．３４〜３６に示した。

【００３３】

【表２】

【００３４】表２より、Ａｕ層４の厚さが厚くなるほど
密着性，表面光沢性ともに劣化することが判った。

【００３５】他の実施例として、金属ロウ材層５材料を
Ｐｂ−Ｓｎ共晶半田，Ａｕ−Ｇｅ共晶半田，またはＩｎ
−Ｓｎ半田とした例を、表３のＮＯ．３７〜３９に示し
た。

【００３６】

【表３】

【００３７】これらにおいても、直下にＡｕ層４がない
ことにより良好な特性が得られた。

【００３８】

【発明の効果】本発明は、Ａｕ層と金属ロウ材層は面方
向で所定間隔を開けて分離されていることにより、金属
ロウ材層とＡｕ層とが直接接しておらず隙間が設けられ
ているため、金属ロウ材層の加熱時にＡｕと金属ロウ材
層とが合金化し難く、金属ロウ材層の組成変化による融
点上昇が生じ難い。その結果、金属ロウ材層の接合性の
劣化を防ぐことができるという作用効果を有する。

【図面の簡単な説明】

【図１】本発明の半導体素子搭載用サブマウントの金属
ロウ材層および半導体素子搭載部の部分断面図である。

【図２】従来の半導体素子搭載用サブマウントの金属ロ
ウ材層および半導体素子搭載部の部分断面図である。

【図３】従来の他の半導体素子搭載用サブマウントの金
属ロウ材層および半導体素子搭載部の部分断面図であ
る。

【図４】本発明の半導体レーザを搭載した半導体素子搭
載用サブマウントの金属ロウ材層および半導体素子搭載
部の部分断面図である。

【図５】本発明の半導体レーザを搭載した半導体素子搭
載用サブマウントの平面図である。

【符号の説明】

１：無機絶縁基板 ２：密着性金属層 ３：拡散防止層 ４：Ａｕ層 ５：金属ロウ材層 ６：半導体レーザ

フロントページの続き Ｆターム(参考） 5F047 AA19 BA05 BA41 BC01 CA08 5F073 EA29 FA15 FA22 5F088 AA01 BA10 BA13 FA20 JA03 JA20

Claims (2)

【特許請求の範囲】
1. 【請求項１】無機絶縁基板上に、密着性金属層および拡
   散防止層を順次積層するとともに、該拡散防止層上にＡ
   ｕ層と半導体素子接合用の金属ロウ材層とを所定間隔を
   開けて分離させてそれぞれ設けて成る半導体素子搭載部
   を形成したことを特徴とする半導体素子搭載用サブマウ
   ント。
2. 【請求項２】前記所定間隔が０．１〜１００μｍである
   ことを特徴とする請求項１記載の半導体素子搭載用サブ
   マウント。