JP2001110988A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001110988A JP2001110988A JP28369299A JP28369299A JP2001110988A JP 2001110988 A JP2001110988 A JP 2001110988A JP 28369299 A JP28369299 A JP 28369299A JP 28369299 A JP28369299 A JP 28369299A JP 2001110988 A JP2001110988 A JP 2001110988A
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- JP
- Japan
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- package
- semiconductor device
- wiring
- electrode
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 電子部品を回路基板へ実装するに際し、シス
テムの高機能化の進展により電子部品の実装エリアが不
足するようになった。 【解決手段】 モールドパッケージの半導体装置におい
て、パッケージ１０の表面に、リード１２，１３に接続
する配線１７，１８と、この配線１７，１８に接続する
電極１９，２０を形成したもので、電子部品２を電極１
９，２０に接続することによって、回路基板へ実装する
部品点数を減らすことができる。
テムの高機能化の進展により電子部品の実装エリアが不
足するようになった。 【解決手段】 モールドパッケージの半導体装置におい
て、パッケージ１０の表面に、リード１２，１３に接続
する配線１７，１８と、この配線１７，１８に接続する
電極１９，２０を形成したもので、電子部品２を電極１
９，２０に接続することによって、回路基板へ実装する
部品点数を減らすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップと複数
のリードを封止材によりモールドしたパッケージの半導
体装置に関するものである。
のリードを封止材によりモールドしたパッケージの半導
体装置に関するものである。
【０００２】
【従来の技術】一般的に、半導体装置を含めて、電子部
品はエポキシ系の基板に金などをパターニングして配線
及び電極を形成した回路基板に実装される。
品はエポキシ系の基板に金などをパターニングして配線
及び電極を形成した回路基板に実装される。
【０００３】図５は半導体装置の例として一般的なフォ
トカプラを示す図で、フォトカプラ１と抵抗２が、配線
及び電極がパターニングされた回路基板上に搭載され
る。
トカプラを示す図で、フォトカプラ１と抵抗２が、配線
及び電極がパターニングされた回路基板上に搭載され
る。
【０００４】フォトカプラ１は発光ダイオード３からな
る入力部と、フォトダイオード４と放電制御回路からな
る受光部５と、ＭＯＳＦＥＴからなる出力部６とで構成
され、入力側にはリード１１，１２，１３が、また出力
側にはリード１４，１５，１６が設けられている。
る入力部と、フォトダイオード４と放電制御回路からな
る受光部５と、ＭＯＳＦＥＴからなる出力部６とで構成
され、入力側にはリード１１，１２，１３が、また出力
側にはリード１４，１５，１６が設けられている。
【０００５】抵抗２はリード１２，１３に接続され、リ
ード１１，１３に電源７が接続されている。
ード１１，１３に電源７が接続されている。
【０００６】
【発明が解決しようとする課題】最近の傾向として、シ
ステムの高機能化、軽量化、小型化のために、回路基板
に搭載される電子部品は軽薄短小化が要求され、回路基
板への高密度実装が必要となっている。
ステムの高機能化、軽量化、小型化のために、回路基板
に搭載される電子部品は軽薄短小化が要求され、回路基
板への高密度実装が必要となっている。
【０００７】しかしながら、回路基板へ従来のような実
装をしていると、システムの高機能化が更に進むにつ
れ、電子部品の実装エリアが飽和してしまうという問題
がある。
装をしていると、システムの高機能化が更に進むにつ
れ、電子部品の実装エリアが飽和してしまうという問題
がある。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体チップと複数のリードを封止材に
よりモールドしたパッケージの半導体装置において、パ
ッケージの表面に、少なくとも１対のリードに接続する
配線と、この配線に接続され、電子部品を接続するため
の電極とを形成したものである。
め、本発明は、半導体チップと複数のリードを封止材に
よりモールドしたパッケージの半導体装置において、パ
ッケージの表面に、少なくとも１対のリードに接続する
配線と、この配線に接続され、電子部品を接続するため
の電極とを形成したものである。
【０００９】
【発明の実施の形態】図１は本発明の第１の実施形態を
示す斜視図で、図５に示したフォトカプラを封止材によ
りモールドしたパッケージを示している。なお、図５の
構成要素と同じ要素には、理解を容易にするために同じ
符号を付してある。
示す斜視図で、図５に示したフォトカプラを封止材によ
りモールドしたパッケージを示している。なお、図５の
構成要素と同じ要素には、理解を容易にするために同じ
符号を付してある。
【００１０】フォトカプラは封止材によりモールドさ
れ、パッケージ１０の中に封止されている。パッケージ
１０の外側には、リード１１〜１６が露出して見えてい
る。
れ、パッケージ１０の中に封止されている。パッケージ
１０の外側には、リード１１〜１６が露出して見えてい
る。
【００１１】このようなパッケージ１０の表面上に、図
では上面及び側面に、リード１２，１３にそれぞれ接続
する配線１７，１８と、配線１７，１８にそれぞれ接続
する電極１９，２０とが導電性のペーストを塗布するこ
とにより形成されている。
では上面及び側面に、リード１２，１３にそれぞれ接続
する配線１７，１８と、配線１７，１８にそれぞれ接続
する電極１９，２０とが導電性のペーストを塗布するこ
とにより形成されている。
【００１２】導電性のペーストは一般的に使用される銀
ペーストや金ペーストであり、ローラ状の治工具を使用
して塗布したり、配線や電極を形成する部分のみが露出
するようなマスクを使用して塗布する。
ペーストや金ペーストであり、ローラ状の治工具を使用
して塗布したり、配線や電極を形成する部分のみが露出
するようなマスクを使用して塗布する。
【００１３】このようにして形成された電極１９，２０
に、チップ抵抗のような形態の抵抗２の裏面電極を搭載
し、導電性ペーストの硬化により固定する。また電極１
９，２０と抵抗２の電極を半田付けで固定しても良い。
に、チップ抵抗のような形態の抵抗２の裏面電極を搭載
し、導電性ペーストの硬化により固定する。また電極１
９，２０と抵抗２の電極を半田付けで固定しても良い。
【００１４】抵抗２は、電極１９，２０に電気的に接続
され、配線１７，１８を通してリード１２，１３に接続
され、回路基板に実装することなく、パッケージ１０の
表面上に搭載される。
され、配線１７，１８を通してリード１２，１３に接続
され、回路基板に実装することなく、パッケージ１０の
表面上に搭載される。
【００１５】なお、パッケージ１０の表面への搭載場所
は上面や側面に限らず底面であっても可能である。ま
た、複数対のリードに対して配線及び電極を形成するこ
ともできる。
は上面や側面に限らず底面であっても可能である。ま
た、複数対のリードに対して配線及び電極を形成するこ
ともできる。
【００１６】以上のように、第１の実施形態によれば、
パッケージ１０の表面上に抵抗２が搭載されるので、回
路基板へ実装する電子部品の点数が減ることになり、回
路基板における電子部品の実装エリアが増大する。ま
た、実装エリアの増大が不要なシステムにおいては、そ
の分回路基板を小さくすることができる。
パッケージ１０の表面上に抵抗２が搭載されるので、回
路基板へ実装する電子部品の点数が減ることになり、回
路基板における電子部品の実装エリアが増大する。ま
た、実装エリアの増大が不要なシステムにおいては、そ
の分回路基板を小さくすることができる。
【００１７】また、パッケージの表面積が大きければ、
抵抗に限らず幾つもの電子部品をパッケージの表面に搭
載することができるので、パッケージの表面積が大きな
ものほど効果がある。
抵抗に限らず幾つもの電子部品をパッケージの表面に搭
載することができるので、パッケージの表面積が大きな
ものほど効果がある。
【００１８】図２は本発明の第２の実施形態を示す斜視
図で、第１の実施形態とは配線及び電極の形成方法が異
なるだけで他は同じである。
図で、第１の実施形態とは配線及び電極の形成方法が異
なるだけで他は同じである。
【００１９】リード１２，１３にそれぞれ接続する配線
２１，２２及び配線２１，２２にそれぞれ接続する電極
２３，２４は、シール状のマスクを使用して金属の蒸着
により形成される。
２１，２２及び配線２１，２２にそれぞれ接続する電極
２３，２４は、シール状のマスクを使用して金属の蒸着
により形成される。
【００２０】抵抗２は第１の実施形態と同様に導電性ペ
ーストを電極部分に塗布してその硬化により固定した
り、半田付けで固定すれば良い。
ーストを電極部分に塗布してその硬化により固定した
り、半田付けで固定すれば良い。
【００２１】以上のように、第２の実施形態によれば、
第１の実施形態の効果に加えて、配線や電極がより微細
な形状に形成できるばかりでなく、蒸着金属の材料を例
えば金や銀に選定した場合には、アルミニウムによる配
線抵抗値より低くすることができる。
第１の実施形態の効果に加えて、配線や電極がより微細
な形状に形成できるばかりでなく、蒸着金属の材料を例
えば金や銀に選定した場合には、アルミニウムによる配
線抵抗値より低くすることができる。
【００２２】図３は本発明の第３の実施形態を示す斜視
図で、上記した実施形態とはパッケージの表面に抵抗を
収容するための凹部を形成したことが異なっている。
図で、上記した実施形態とはパッケージの表面に抵抗を
収容するための凹部を形成したことが異なっている。
【００２３】パッケージ１０の表面、図では上面の部分
に、凹部２５をモールド時の成形により又はモールド後
に切削することにより形成する。
に、凹部２５をモールド時の成形により又はモールド後
に切削することにより形成する。
【００２４】リード１２，１３にそれぞれ接続する配線
２６，２７及び配線２６，２７にそれぞれ接続する電極
２８，２９は、導電性のペーストの塗布や金属の蒸着に
より形成され、配線２６，２７の一部及び電極２８，２
９は凹部２５内のパッケージ１０の表面に形成される。
２６，２７及び配線２６，２７にそれぞれ接続する電極
２８，２９は、導電性のペーストの塗布や金属の蒸着に
より形成され、配線２６，２７の一部及び電極２８，２
９は凹部２５内のパッケージ１０の表面に形成される。
【００２５】抵抗２は凹部２５内に収容され、電極２
８，２９に接続、固定されてパッケージ１０の外形内に
納まっている。なお、凹部２５を複数個設けて複数の電
子部品を収容することもできる。
８，２９に接続、固定されてパッケージ１０の外形内に
納まっている。なお、凹部２５を複数個設けて複数の電
子部品を収容することもできる。
【００２６】以上のように、第３の実施形態によれば、
第１、第２の実施形態の効果に加えて、パッケージ１０
の外形寸法値を増大させることなく、抵抗２を実装する
ことができるので、パッケージの厚さに制約がある場合
には特に有効である。
第１、第２の実施形態の効果に加えて、パッケージ１０
の外形寸法値を増大させることなく、抵抗２を実装する
ことができるので、パッケージの厚さに制約がある場合
には特に有効である。
【００２７】図４は本発明の第４の実施形態を示す斜視
図で、第１の実施形態に更に表示用の発光ダイオードを
接続したものである。
図で、第１の実施形態に更に表示用の発光ダイオードを
接続したものである。
【００２８】表示用の発光ダイオード３０はその端子を
配線１７，１８に導電性ペーストの硬化又は半田付けに
より接続、固定される。なお、電極に接続しても良いこ
とは勿論である。
配線１７，１８に導電性ペーストの硬化又は半田付けに
より接続、固定される。なお、電極に接続しても良いこ
とは勿論である。
【００２９】この発光ダイオード３０は、フォトカプラ
がオンの時に入力電流が流れて発光するので、複数個の
フォトカプラを使用するシステムの場合にオン状態のも
のを識別する時に使用される。
がオンの時に入力電流が流れて発光するので、複数個の
フォトカプラを使用するシステムの場合にオン状態のも
のを識別する時に使用される。
【００３０】なお、第２、第３の実施形態に表示用の発
光ダイオード３０を接続しても同様に作用することは勿
論である。
光ダイオード３０を接続しても同様に作用することは勿
論である。
【００３１】以上のように、第４の実施形態によれば、
第１〜第３の実施形態の効果に加えて、複数個のフォト
カプラを使用する場合にオン状態のものを識別でき、ま
た回路動作の確認ができるという効果がある。
第１〜第３の実施形態の効果に加えて、複数個のフォト
カプラを使用する場合にオン状態のものを識別でき、ま
た回路動作の確認ができるという効果がある。
【００３２】また、従来のように発光ダイオードを回路
基板に挿入実装するのに比べてパッケージ１０の表面に
発光ダイオード３０を搭載するので、回路基板へ実装す
る部品点数が更に減少することになる。
基板に挿入実装するのに比べてパッケージ１０の表面に
発光ダイオード３０を搭載するので、回路基板へ実装す
る部品点数が更に減少することになる。
【００３３】上記した実施形態における説明では、パッ
ケージ１０の表面に実装する電子部品として抵抗性素子
を用いたが、これに限ることなく、容量性素子、誘導性
素子、発光性素子など、多様な電子部品を適用すること
ができる。
ケージ１０の表面に実装する電子部品として抵抗性素子
を用いたが、これに限ることなく、容量性素子、誘導性
素子、発光性素子など、多様な電子部品を適用すること
ができる。
【００３４】
【発明の効果】上記したように、本発明はパッケージの
表面に電子部品を搭載するので、回路基板へ実装する電
子部品の点数が減少し、回路基板における電子部品の実
装エリアを増大することができる。
表面に電子部品を搭載するので、回路基板へ実装する電
子部品の点数が減少し、回路基板における電子部品の実
装エリアを増大することができる。
【図１】本発明の第１の実施形態を示す斜視図
【図２】本発明の第２の実施形態を示す斜視図
【図３】本発明の第３の実施形態を示す斜視図
【図４】本発明の第４の実施形態を示す斜視図
【図５】一般的なフォトカプラを示す図
１ フォトカプラ ２ 抵抗 １０ パッケージ １１〜１６ リード １７，１８，２１，２２，２６，２７ 配線 １９，２０，２３，２４，２８，２９ 電極 ２５ 凹部 ３０ 発光ダイオード
Claims (7)
- 【請求項１】 半導体チップと複数のリードを封止材に
よりモールドしたパッケージの半導体装置において、 前記パッケージの表面に、少なくとも１対の前記リード
に接続する配線と、前記配線に接続され、電子部品を接
続するための電極とを形成したことを特徴とする半導体
装置。 - 【請求項２】 前記パッケージの表面に、前記電子部品
を収容するための凹部を形成したことを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記配線及び電極を導電性のペーストを
塗布することにより形成したことを特徴とする請求項１
又は２記載の半導体装置。 - 【請求項４】 前記配線及び電極を金属の蒸着により形
成したことを特徴とする請求項１又は２記載の半導体装
置。 - 【請求項５】 前記電極に電子部品を電気的に接続して
固定したことを特徴とする請求項１〜４のいずれかに記
載の半導体装置。 - 【請求項６】 前記電子部品が、抵抗性素子、容量性素
子、誘導性素子のうちのいずれかであることを特徴とす
る請求項５記載の半導体装置。 - 【請求項７】 前記電子部品に加えて、更に発光性素子
を前記配線又は電極に電気的に接続して固定したことを
特徴とする請求項５又は６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28369299A JP2001110988A (ja) | 1999-10-05 | 1999-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28369299A JP2001110988A (ja) | 1999-10-05 | 1999-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110988A true JP2001110988A (ja) | 2001-04-20 |
Family
ID=17668852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28369299A Pending JP2001110988A (ja) | 1999-10-05 | 1999-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110988A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015029055A (ja) * | 2013-06-28 | 2015-02-12 | 株式会社デンソー | 電子装置 |
| WO2020166550A1 (ja) * | 2019-02-14 | 2020-08-20 | 株式会社村田製作所 | 電子部品モジュールの製造方法、及び電子部品モジュール |
-
1999
- 1999-10-05 JP JP28369299A patent/JP2001110988A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015029055A (ja) * | 2013-06-28 | 2015-02-12 | 株式会社デンソー | 電子装置 |
| WO2020166550A1 (ja) * | 2019-02-14 | 2020-08-20 | 株式会社村田製作所 | 電子部品モジュールの製造方法、及び電子部品モジュール |
| US11876029B2 (en) | 2019-02-14 | 2024-01-16 | Murata Manufacturing Co., Ltd. | Method of manufacturing electronic component module, and electronic component module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060929 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
| A521 | Written amendment |
Effective date: 20080901 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081007 |