JP2001092649A - フラッシュメモリ書換装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダウンロードシステムにおいて、ダウンロー
ド時に実行するプログラムが記録された書換え不可能な
ＲＯＭを使用せずにフラッシュメモリへの書込みを実現
し回路規模を縮小する。 【解決手段】 まず、ダウンロード時に揮発性メモリで
あるＲＡＭ７にフラッシュメモリ８への書込みプログラ
ム３ｂおよび運用プログラム３ａを端末２からダウンロ
ードする。これにはフラッシュメモリ８内の運用プログ
ラム８ａを使用する。次に、チップセレクト信号生成回
路６をＣＰＵ４から出力される出力ポート信号（４ｃ，
４ｄ，４ｅ，４ｆ）で制御することによりメモリマップ
を変更することにより、ＣＰＵ４のリセット時にアクセ
スするプログラムを運用プログラム８ａから書込みプロ
グラム７ｂに変更する。この結果、書込みプログラム７
ｂが実行されてフラッシュメモリ８の運用プログラム８
ａ格納領域へ書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵが実行する
運用プログラムが書き込まれたフラッシュメモリ書換装
置に関する。

【０００２】

【従来の技術】従来のこの種の技術の一例が特開平８−
１８５３５４号公報に「メモリ管理装置」として記載さ
れている。この装置は、外部機器からの不揮発性メモリ
の内容を変更するデータを受け取る為のプログラムを不
揮発性メモリ内のメモリに搭載し、変更データを受け取
る前にデータを受け取る為のプログラムを不揮発性メモ
リ外のメモリに転送する。そして、不揮発性メモリに割
り当てられたアドレスと、上記不揮発性メモリ外のメモ
リに割り当てられたアドレスとを交換する切り替え手段
を設け、データを受け取る為のプログラムを不揮発性メ
モリ外のメモリに転送後にアドレスを切り換え、以後そ
のアドレスで不揮発性メモリの内容の変更を行なうとい
うものである。これにより、データを受け取る為のプロ
グラムを搭載する専用のメモリを不要化して回路規模を
抑えるとともに、割込みアドレスが割り付けられた不揮
発性メモリの書き換え中であっても、割込み処理を実行
できるようにした。

【０００３】また、従来のこの種の技術の他の例が特開
平１０−１４９２８２号公報に「電子装置のメモリ書換
システム」として記載されている。このシステムは、起
動用プログラムによって、外部から書換制御用プログラ
ム（不揮発性メモリ書換用プログラム）を受信してＲＡ
Ｍに格納し、この書換制御用プログラムの実行に移行さ
せ、その後は書換制御用プログラムをＲＡＭ上で実行す
ることによって、書換制御用プログラムにより指示され
る書換対象領域の記憶内容を消去して、その書換対象領
域に外部から送信されて来る新たなプログラムを書き込
む、という技術を改良したものである。

【０００４】すなわち、この種の電子装置においては、
メモリ書換装置との間の通信規約や、書換制御用プログ
ラムのＲＡＭにおける格納領域等を変更したい場合が生
じる可能性があるが、そのような変更を行なうために
は、書換制御用プログラムを外部から受信してＲＡＭ上
で実行させる起動用プログラムを書き換える必要があ
る。そこで、起動用プログラムを不揮発性メモリにおい
て、書換制御用プログラムの格納領域とは異なる特定の
記憶領域に格納しておき、割込信号などの予め定められ
た起動条件が成立した場合に、起動用プログラムが実行
されるように構成した。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た特開平８−１８５３５４号公報記載の装置では、外部
機器からの不揮発性メモリの内容を変更するデータを受
け取る為のプログラムを不揮発性メモリ内のメモリに搭
載しておくため、その領域分だけのメモリ領域を必要と
するという問題点がある。

【０００６】また、特開平１０−１４９２８２号公報記
載のシステムでは、書換制御用プログラムにより指示さ
れる書換対象領域の記憶内容を消去して、その書換対象
領域に外部から送信されてくる新たなプログラムを書き
込む動作を全てソフトウェアで行なっているため、処理
速度が遅いという問題点がある。

【０００７】本発明は、このような問題点を解消するた
めになされたものであって、フラッシュメモリ書換用プ
ログラムを記憶しておくためのメモリ領域を不要化する
とともに、フラッシュメモリの書換えを高速に行なえる
フラッシュメモリ書換装置を提供することにある。

【０００８】

【課題を解決するための手段】第１の本発明のフラッシ
ュメモリ書換装置は、ＣＰＵが実行する運用プログラム
を格納したフラッシュメモリを書き換えるフラッシュメ
モリ書換装置において、前記書換えを行なうための書換
プログラムおよび新たな運用プログラムが外部からダウ
ンロードされるＲＡＭと、前記ＣＰＵからのポート信号
によって、前記ＣＰＵが前記運用プログラムを実行する
運用時と前記書換え時とでメモリ空間の前記フラッシュ
メモリおよび前記ＲＡＭに対する割付けを変更するメモ
リ制御マッピング回路とを備えたことを特徴とする。

【０００９】本発明のフラッシュメモリ書換装置では、
前記ポート信号は、前記運用時に遷移し遷移後にリセッ
トされる第１、第２および第３のポート信号と、前記フ
ラッシュメモリへの書込み時に前記第２のポート信号と
ともに遷移し遷移後にリセットされる第４のポート信号
から成り、前記メモリ制御マッピング回路は、前記第１
のポート信号を第２のポート信号の立上りエッジでラッ
チするＤ型フリップフロップと、該Ｄ型フリップフロッ
プの出力信号と、第３のポート信号および第４のポート
信号と、前記ＣＰＵからのアドレス信号とによって、前
記フラッシュメモリおよび前記ＲＡＭへのチップセレク
ト信号を二律背反的に生成するチップセレクト信号生成
回路とを含むことを特徴とする。

【００１０】また、第２の本発明のフラッシュメモリ書
換装置は、前記ＣＰＵからのポート信号の代わりに、前
記ＣＰＵの制御下にある入出力デバイスからのポート信
号を使用することを特徴とする。

【００１１】本発明のフラッシュメモリ書換装置は、フ
ラッシュメモリ書込みプログラムを外部からＲＡＭにダ
ウンロードし、これを実行することによりフラッシュメ
モリへの書込みを行うものである。本発明により、フラ
ッシュメモリ書込み処理プログラムのための専用ＲＯＭ
を設ける必要がなくなり回路規模を縮小することがで
き、また、フラッシュメモリ書込みプログラムそのもの
の変更も可能になる。さらに、アドレス空間のフラッシ
ュメモリとＲＡＭとに対する割付けをハードウェアで行
うため、書換えを高速に行なえる。

【００１２】

【発明の実施の形態】次に、本発明の上記の目的，特徴
および利点を明確にすべく、以下添付した図面を参照し
ながら、本発明の実施の形態につき詳細に説明する。

【００１３】図１を参照すると、本発明の一実施の形態
としてのフラッシュメモリ書換装置が示されている。

【００１４】図１において、装置１はダウンロード先の
装置であり、端末２は信号２ａを介して装置１と通信を
行ってダウンロードデータ３を装置１にダウンロードす
る。装置１は、ＣＰＵ１と、装置１を運用するための運
用プログラム８ａを格納するフラッシュメモリ８と、ダ
ウンロードされた運用プログラム７ａを一時格納する領
域および運用プログラム７ａをフラッシュメモリ８へ書
き込む書込みプログラム７ｂを格納する領域を含むＲＡ
Ｍ７と、フラッシュメモリ８およびＲＡＭ７に対するマ
ッピング制御を行うメモリ制御マッピング回路９とで構
成される。

【００１５】ダウンロードデータ３は端末２に読み込ま
れて装置１のＲＡＭ７にダウンロードされるデータであ
り、フラッシュメモリ８に書き込まれる運用プログラム
３ａと、ダウンロードされた運用プログラム７ａをフラ
ッシュメモリ８へ書き込む処理が記された書込みプログ
ラム３ｂから成る。

【００１６】ＣＰＵ４は、アドレスバス信号４ａおよび
データバス信号４ｂを制御することにより、ＲＡＭ７お
よびフラッシュメモリ８との間でデータの読出しと書込
みを行う。また、ＣＰＵ４は出力ポートを備えていて、
信号４ｃ，信号４ｄ，信号４ｅおよび信号４ｆの制御を
行う。この出力ポートはＣＰＵ４がリセットされた場合
は必ずＬｏｗレベルに初期化されるものとする。

【００１７】メモリ制御マッピング回路９は、ＣＰＵ４
から信号４ｃおよび４ｄを入力して信号５ａを出力する
フリップフロップ回路（Ｆ／Ｆ回路）５と、信号５ａ，
ＣＰＵ４からの信号４ｅおよび４ｆを入力し、また、ア
ドレスバス信号４ａおよびデータバス信号４ｂを入力し
てＲＡＭ７，フラッシュメモリ８にチップセレクト信号
６ａ，６ｂを出力するチップセレクト信号生成回路（Ｃ
Ｓ回路）６とから成る。

【００１８】Ｆ／Ｆ回路５は、ＣＰＵ４が制御している
信号４ｃ、信号４ｄを入力し、信号４ｃをデータ、信号
４ｄをＣＬＫ入力とするＤ型Ｆ／Ｆ回路であり、信号４
ｄの立上りエッジで信号４ｃをラッチした信号５ａをＣ
Ｓ回路６へ出力する。

【００１９】ＣＳ回路６は、アドレスバス信号４ａ，出
力ポート信号４ｅ，信号４ｆおよびＦ／Ｆ回路５の出力
信号５ａを入力し、これらの信号の状態からＲＡＭ７の
チップセレクト信号（以下、「ＣＳ信号」と記す。）６
ａおよびフラッシュメモリ８のチップセレクト信号６ｂ
を制御する。

【００２０】ＲＡＭ７は揮発性のメモリで、ＣＰＵ４は
ＣＳ信号６ａがイネーブル状態の時にアドレスバス信号
４ａのアドレス情報が示すＲＡＭ７の番地のデータをデ
ータバス信号４ｂを介して読み書きすることができる。

【００２１】また、ＲＡＭ７の内部は通常動作時はＣＰ
Ｕ４がプログラムを実行する際の作業領域として使用さ
れるが、ダウンロード処理時には端末２からダウンロー
ドされてきた運用プログラム７ａを一時的に格納する領
域と、書込みプログラム７ｂを格納する領域に分割され
て使用される。

【００２２】フラッシュメモリ８には運用プログラム８
ａが書き込まれていて、ＣＰＵ４はこのプログラムを読
み出して実行していくことにより装置１の制御を行う。

【００２３】フラッシュメモリ８は不揮発性のメモリで
あり、ＣＳ信号６ｂがイネーブル状態の時にアドレス信
号４ａのアドレス情報が示す番地のデータがデータバス
信号４ｂを介して読み出される。フラッシュメモリ８の
運用プログラム８ａを書き換える為には、各フラッシュ
メモリデバイス毎に規定された特定のアクセス手順を行
うことにより、デバイスの動作モードを消去モードや書
込みモードに切り替えて行う。

【００２４】図２は、ＣＳ回路６の真理値表であり、入
力する信号５ａ，４ｅおよび４ｆの値と、アドレスバス
信号４ａの値によって、ＣＳ信号６ａ，６ｂは二律背反
的にイネーブル状態（Ｌｏｗ）か非イネーブル状態（ｈ
ｉｇｈ）になることが示されている。すなわち、信号５
ａ，４ｅおよび４ｆ全てがＬｏｗの場合か、信号５ａお
よび４ｅがｈｉｇｈで信号４ｆがＬｏｗの場合は、アド
レスバス信号４ａが８００００ｈ〜ＦＦＦＦＦｈのとき
はＣＳ信号６ａがイネーブル状態（Ｌｏｗ）になり、ア
ドレスバス信号４ａが０００００ｈ〜３ＦＦＦＦｈのと
きはＣＳ信号６ｂがイネーブル状態（Ｌｏｗ）になる。

【００２５】また、信号５ａがｈｉｇｈで信号４ｅおよ
び信号４ｆがｌｏｗの場合か、信号５ａおよび信号４ｅ
がｌｏｗで信号４ｆがｈｉｇｈの場合は、アドレスバス
信号４ａが０００００ｈ〜７ＦＦＦＦｈのときはＣＳ信
号６ａがイネーブル状態（Ｌｏｗ）になり、アドレスバ
ス信号４ａが８００００ｈ〜ＢＦＦＦＦｈのときはＣＳ
信号６ｂがイネーブル状態（Ｌｏｗ）になる。

【００２６】ＣＰＵ４は０００００ｈから始まるアドレ
ス空間のデータを処理プログラムと認識して処理を行
う。そして、通常運用時には、ＣＰＵ４はフラッシュメ
モリ８内の運用プログラム８ａを使用して処理を行うか
ら、上述の説明によると、通常運用時（Ａ）におけるメ
モリマッピングは図３（Ａ）のようになる。すなわち、
０００００ｈから３ＦＦＦＦｈまでのアドレス空間は、
運用プログラム８ａを格納しているフラッシュメモリ８
のために割り付けられ、イネーブル状態のＣＳ信号６ｂ
によってアクセスされる。また、８００００ｈからのア
ドレス空間は書込みプログラム７ｂ、Ｃ００００ｈから
ＦＦＦＦＦｈまでのアドレス空間には運用プログラム７
ａをそれぞれ格納するＲＡＭ７のために割り付けられ、
イネーブル状態のＣＳ信号６ａによってアクセスされ
る。

【００２７】０００００ｈはブートアドレスであって、
このアドレスから始まる運用プログラム８ａ内の一部
は、ダウンロードデータ中の運用プログラム３ａおよび
書込みプログラム３ｂを端末２からＲＡＭ７へダウンロ
ードする機能を有する。

【００２８】ＲＡＭ７にダウンロードされた書込みプロ
グラムは、ダウンロードされた運用プログラム７ａをＲ
ＡＭ７からフラッシュメモリへ書き込む。このフラッシ
ュメモリ書込み時におけるメモリマッピングは、前述の
説明により、図３（Ｂ）のようになる。すなわち、００
０００ｈからのアドレス空間は書込みプログラム７ｂ、
４００００ｈから７ＦＦＦＦｈまでのアドレス空間は運
用プログラム７ａをそれぞれ格納しているＲＡＭ７のた
めに割り付けられ、イネーブル状態のＣＳ信号６ａによ
ってアクセスされる。また、８００００ｈからＢＦＦＦ
Ｆｈまでのアドレス空間は運用プログラム８ａを格納し
ているフラッシュメモリ８のために割り付けられ、イネ
ーブル状態のＣＳ信号６ｂによってアクセスされる。こ
のときも、ＣＰＵ４はブートアドレス０００００ｈから
始まる書込みプログラム７ｂを実行し、ＲＡＭ７内の運
用プログラム７ａをフラッシュメモリ８に書き込んで運
用プログラム８ａとする。

【００２９】次に、本実施の形態の動作について、図４
フローチャートおよび図５のタイミングチャートを参照
して説明する。

【００３０】装置１の電源立上がり時には、ＣＰＵ４か
ら出力される各ポート信号（４ｃ，４ｄ，４ｅおよび４
ｆ）は全てＬｏｗに初期化され、Ｆ／Ｆ回路５の出力信
号５ａもＬｏｗに初期化されているため、ＣＳ回路６に
入力される信号（５ａ，４ｅおよび４ｆ）は全てＬｏｗ
の状態になっている。

【００３１】このとき、ＣＰＵ４はブートアドレス００
０００ｈから処理を開始するから、図２の真理値表の１
行目により、ＣＳ回路６はＣＳ信号６ｂをイネーブル状
態とし、ダウンロード処理を開始する。まず、端末２と
装置１の間の通信により端末２から書込みプログラム３
ｂをＲＡＭ７にダウンロードし、ＲＡＭ７における書込
みプログラム７ｂの格納領域に書き込む（図４のＳＴ
１）。

【００３２】次に、運用プログラム３ａを端末２からＲ
ＡＭ７にダウンロードし、ＲＡＭ７における運用プログ
ラム７ａの格納領域に書き込む（ＳＴ２）。

【００３３】ＣＰＵ４は、ＲＡＭ７に運用プログラム３
ａが書込まれると、図５のタイミングｔ１で出力ポート
信号４ｅをＨｉｇｈ、信号４ｃをＨｉｇｈに制御し、信
号４ｄにＨｉｇｈパルスを出力してＦ／Ｆ回路５の出力
信号５ａをＨｉｇｈに制御する（ＳＴ３）。Ｆ／Ｆ回路
５は信号４ｄの立上りエッジで信号４ｃのレベルをラッ
チするのである。これにより、ＣＳ回路６に入力される
信号は、信号５ａ＝Ｈｉｇｈ、信号４ｅ＝Ｈｉｇｈ、信
号４ｆ＝Ｌｏｗとなり、図３に示したＣＳ回路の真理値
表の２行目から、アドレスバス信号４ａが８００００ｈ
〜ＦＦＦＦＦｈのときはＣＳ信号６ａにＬｏｗが出力さ
れ、０００００ｈ〜３ＦＦＦＦｈのときはＣＳ回路６ｂ
にＬｏｗが出力されるようになる。しかし、この状態は
出力ポート制御前の、真理値表１行目によるメモリマッ
プと変わらないので、ＣＰＵ４は引き続きフラッシュメ
モリ８からのプログラム読出し実行を続ける。すなわ
ち、書込みプログラム３ｂおよび運用プログラム３ａの
ダウンロードは行なっても、ＣＰＵ４は、その状態で、
当初からフラッシュメモリ８に格納されている運用プロ
グラム８ａを実行し続けるのである。

【００３４】タイミングｔ２でＣＰＵ４はフラッシュメ
モリ８内の運用プログラム８ａに従ってＣＰＵ４自身に
リセットをかけることにより再立上げを行う（ＳＴ
４）。このリセット時には、ＣＰＵ４から出力される出
力ポート信号４ｃ〜４ｆは全てＬｏｗに初期化されるた
め、ＣＳ回路６に入力される信号は信号５ａ＝Ｈｉｇ
ｈ、信号４ｅ＝Ｌｏｗ、信号４ｆ＝Ｌｏｗになる。信号
５ａがｈｉｇｈを維持するのは、Ｆ／Ｆ回路５は信号４
ｄの立下りには応答しないからである。この状態では、
真理値表の３行目により、アドレスバス信号４ａが００
０００ｈ〜７ＦＦＦＦｈのときはＣＳ信号６ａがＬｏｗ
に、８００００ｈ〜ＢＦＦＦＦｈのときはＣＳ信号６ｂ
にＬｏｗが出力されるようになり、メモリマップは図３
（Ｂ）に切り換えられる。

【００３５】これにより、ＣＰＵ４が立上がり時に最初
に読み出すブートアドレスはＲＡＭ７内の書込みプログ
ラム７ｂの先頭アドレスになり、端末２からダウンロー
ドされた書込みプログラム３ｂが実行されることになる
（ＳＴ５）。

【００３６】ＣＰＵ４は書込みプログラム７ｂに従っ
て、領域８ａに割り付けられているフラッシュメモリ８
の運用プログラム８ａを全て消去し、次にＲＡＭ７に記
録されている端末２からダウンロードされた運用データ
７ａを運用プログラム８ａの格納領域に書き込んでいく
（ＳＴ６）。

【００３７】ＣＰＵ４はフラッシュメモリ８への書込み
処理が完了すると、タイミングｔ３で出力ポート信号４
ｆをＨｉｇｈに制御し、信号４ｄにＨｉｇｈパルスを出
力してＦ／Ｆ回路５の出力信号５ａをＬｏｗに制御する
（ＳＴ７）。

【００３８】これにより、ＣＳ回路６に入力される信号
は、信号５ａ＝Ｌｏｗ、信号４ｅ＝Ｌｏｗ、信号４ｆ＝
Ｈｉｇｈとなり、真理値表の４行目によりアドレスバス
信号４ａが０００００ｈ〜７ＦＦＦＦｈのときはＣＳ信
号６ａがＬｏｗに、８００００ｈ〜ＢＦＦＦＦｈのとき
はＣＳ信号６ｂがイネーブル状態になる。しかし、この
状態は出力ポート制御前の、真理値表３行目によるメモ
リマップと変わらないので、ＣＰＵ４は引き続きＲＡＭ
７の書込みプログラム７ｂを読み出し実行を続けること
ができる。

【００３９】次に、タイミングｔ４で書込みプログラム
３ｂに従って再度ＣＰＵ４自身をリセットすることによ
り再立ち上げを行う（ＳＴ８）。このリセットにより、
出力ポート信号は全てＬｏｗに初期化され、ＣＳ回路６
に入力する信号の状態が信号５ａ＝Ｌｏｗ、信号４ｅ＝
Ｌｏｗ、信号４ｆ＝Ｌｏｗの状態に戻るので、真理値表
により、８００００ｈ〜ＦＦＦＦＦｈのときはＣＳ信号
６ａにＬｏｗ、０００００ｈ〜３ＦＦＦＦｈのときはＣ
Ｓ信号６ｂにＬｏｗが出力されるようになり、メモリマ
ップは図３（Ａ）に切り換えられる。

【００４０】これにより、メモリマップが通常運用状態
に戻るので、ＣＰＵ４が最初に読み出すブートアドレス
はフラッシュメモリ８に書き込まれた新しい運用プログ
ラム８ａとなりダウンロード処理は完了する（ＳＴ
９）。

【００４１】次に、本発明の他の実施形態として、上述
の実施の形態ではＣＰＵ４に内臓の出力ポートを使用し
て、信号４ｃ〜信号４ｄを制御していたのに対し、図６
に示すように、この部分はＣＰＵ外部の、例えば入出力
デバイスの出力ポートを使用して制御する例が考えられ
る。入出力デバイス１０は、ＣＰＵ４とはアドレスバス
信号４ａおよびデータバス信号４ｂで接続され、Ｆ／Ｆ
回路５へ信号４ｃおよび４ｄ、ＣＳ回路６へ信号４ｅお
よび４ｆを出力ポートから出力する。

【００４２】この場合は、ＣＰＵ４がリセットされたと
きにＣＰＵ４から出力されるリセット信号は入出力デバ
イス１０の出力ポートのリセット入力に伝わり、ＣＰＵ
４リセット時にポート信号４ｃ，４ｄ，および４ｆがＬ
ｏｗに初期化されるようにする必要がある。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
フラッシュメモリへの書込み処理プログラムをＲＡＭ上
にダウンロードし、これを実行することによりフラッシ
ュメモリへの書込みを行う構成としたため、ダウンロー
ドに関するプログラムを常時記録しておくＲＯＭを設け
る必要がなくなるので、回路規模を縮小することができ
る。

【００４４】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図

【図２】図１に示した実施の形態におけるＣＳ回路の真
理値表を示す図

【図３】図１に示した実施の形態におけるメモリマッピ
ング図

【図４】図１に示した実施の形態のフローチャート

【図５】図１に示した実施の形態におけるポート信号の
タイミングチャート

【図６】本発明の他の実施の形態のブロック図

【符号の説明】

１ 装置 ２ 端末 ３ ダウンロードデータ ４ ＣＰＵ ５ フリップフロップ回路（Ｆ／Ｆ回路） ６ チップセレクト信号生成回路（ＣＳ回路） ７ ＲＡＭ ８ フラッシュメモリ ９ メモリ制御マッピング回路 １０ 入出力デバイス ３ａ 運用プログラム ３ｂ 書込みプログラム ７ａ 運用プログラム ７ｂ 書込みプログラム ８ａ 運用プログラム

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵが実行する運用プログラムを格納
   したフラッシュメモリを書き換えるフラッシュメモリ書
   換装置において、 前記書換えを行なうための書換プログラムおよび新たな
   運用プログラムが外部からダウンロードされるＲＡＭ
   と、 前記ＣＰＵからのポート信号によって、前記ＣＰＵが前
   記運用プログラムを実行する運用時と前記書換え時とで
   メモリ空間の前記フラッシュメモリおよび前記ＲＡＭに
   対する割付けを変更するメモリ制御マッピング回路とを
   備えたことを特徴とするフラッシュメモリ書換装置。
2. 【請求項２】 前記ポート信号は、前記運用時に遷移し
   遷移後にリセットされる第１、第２および第３のポート
   信号と、前記フラッシュメモリへの書込み時に前記第２
   のポート信号とともに遷移し遷移後にリセットされる第
   ４のポート信号から成り、 前記メモリ制御マッピング回路は、前記第１のポート信
   号を第２のポート信号の立上りエッジでラッチするＤ型
   フリップフロップと、 該Ｄ型フリップフロップの出力信号と、第３のポート信
   号および第４のポート信号と、前記ＣＰＵからのアドレ
   ス信号とによって、前記フラッシュメモリおよび前記Ｒ
   ＡＭへのチップセレクト信号を二律背反的に生成するチ
   ップセレクト信号生成回路とを含むことを特徴とする請
   求項１記載のフラッシュメモリ書換装置。
3. 【請求項３】 前記ＣＰＵからのポート信号の代わり
   に、前記ＣＰＵの制御下にある入出力デバイスからのポ
   ート信号を使用することを特徴とする請求項１または請
   求項２記載のフラッシュメモリ書換装置。