JPH10312693A

JPH10312693A - 記憶装置

Info

Publication number: JPH10312693A
Application number: JP12274197A
Authority: JP
Inventors: Wataru Ishizu; 亘石津
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-14
Filing date: 1997-05-14
Publication date: 1998-11-24
Anticipated expiration: 2017-05-14
Also published as: JP3166659B2

Abstract

(57)【要約】【課題】高速、かつ、効率的にデータ書換え可能なフ
ラッシュメモリを用いた記憶装置を提供する。【解決手段】フラッシュメモリを使用した記憶装置２
が、データ記憶用の複数のフラッシュメモリブロックか
らなるフラッシュメモリ部１２と、書換えデータと書換
えアドレスと書換え回数とを記憶する複数のフラッシュ
メモリブロックからなる書換え情報保持部１３と、最新
のデータ情報を保持するメモリ部１４とからなり、記憶
回路制御手段１１が、フラッシュメモリ部１２、書換え
情報保持部１３及びメモリ部１４の記憶状態に基づき、
フラッシュメモリ部１２、書換え情報保持部１３及びメ
モリ部１４の書き換えを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
をバックアップメモリに使用した記憶装置に関する。

【０００２】

【従来の技術】従来の記憶装置として、磁気ディスク装
置の高速化のための代替え手段としてのフラッシュメモ
リに代表される不揮発性の半導体を使用した記憶装置が
知られている。

【０００３】例えば、上述の従来の記憶装置として、図
５に、特開平６−２２２９８６号公報において開示され
た「メモリ制御装置」のブロック図を示す。図５に示さ
れる装置は、記憶装置１００とホスト１０１とから構成
され、記憶装置１００は、記憶装置１００全体を制御す
る主制御部１１０と、フラッシュメモリにより構成され
データを保持するフラッシュメモリ部１０２と、データ
書き込み時に使用しフラッシュメモリ部１０２の内容を
コピーして保持するためのバッファメモリ部１０３と、
ホスト１０１とのインタフェースを制御するためのホス
トインタフェース部１０５と、フラッシュメモリ部１０
２に関する制御情報を保持するための制御情報記憶部１
２０とからなる。

【０００４】また、ホスト１０１は、記憶装置１００に
対してデータのリード若しくはライト要求（以下、リー
ド／ライト要求とも記する。）を行うホスト計算機であ
る。

【０００５】主制御部１１０は、記憶装置１００全体を
制御するプロセッサであり、交換制御手段１１１を有し
ている。この記憶装置１００が有する交換制御手段１１
１は、ホスト１０１から記憶装置１００に対してライト
要求があった場合、後述するテーブル１２１を参照し
て、ホスト１０１からの指示アドレスをフラッシュメモ
リ部１０２の内部アドレス（以下、論理アドレスと言
う。）に変換すると共に、その論理アドレスによるメモ
リブロックの書換え回数に基づき、データを記憶させる
メモリブロックの交換を行うか否かの判断を行い、交換
が必要である場合は、その交換処理及びテーブル１２１
の更新処理を行う機能を有している。

【０００６】また、制御情報記憶部１２０は、小容量の
書換え可能な不揮発メモリ、例えば、ＮＶＲＡＭやＥＥ
ＰＲＯＭ等からなり、記憶されている情報としてテーブ
ル１２１が記憶されている。

【０００７】ところで、フラッシュメモリ部１０２を構
成するフラッシュメモリは、その全体がある一定の大き
さの単位（以下、ブロックと言う。）に区分され、その
ブロック毎、若しくはフラッシュメモリの素子全体での
み一括消去が可能であるという特性を有する。さらに、
素子の特性上、消去回数（以下、書換え回数とも言
う。）にはある一定の制限があり、それを越えた回数の
消去を行うことはできないという性質がある。

【０００８】フラッシュメモリ部１０２の構造をさらに
詳細に説明する。フラッシュメモリ部１０２は、全体が
ｍブロックに分割されており、１ブロックをｋワードと
して０、ｋ、２ｋ、・・・、（ｍ−１）ｋとアドレス付
けされ、上述のように、記憶されたデータはブロック単
位に消去が可能である。テーブル１２１は、ｍ個の制御
情報に区分され、記憶されたデータは０、１、２、・・
・、（ｍ−１）とアドレス付けされている。個々の制御
情報は、ブロック毎にディスクアドレス（ホスト１０１
からの指示アドレス）準に格納されており、そのディス
クアドレスに対応したデータを格納するフラッシュメモ
リ部１０２のブロックアドレス（論理アドレス）、フラ
ッシュメモリ部１０２が書換えられた回数、及び、対応
するブロックの消去状態を示す消去フラグを記憶してい
る。

【０００９】次に、この図５に示される記憶装置の動作
を、図６を参照して説明する。図６に、従来の記憶装置
において、主制御部１１０が行うライト／リードを実行
する際の処理のフローチャートを示す。

【００１０】まず、ホスト１０１からホストインタフェ
ース部１０５を通して命令が受け付けられると、主制御
部１１０はその命令をホスト１０５からホストインタフ
ェース部１０５を通してリードし（ステップＳ１）、そ
の命令がリード命令であるかライト命令であるかを判断
する（ステップＳ２）。その命令がライト命令であった
場合は、ライトする先頭のディスクアドレスとライトデ
ータ数とを、ホスト１０１からホストインタフェース部
１０５を通してリードし（ステップＳ３）、次に、主制
御部１１０の交換制御手段１１１の上記論理アドレスと
ライトデータ数とを用いて、テーブル１２１の対応する
アドレスを算出する（ステップＳ４）。

【００１１】そして、ステップＳ４において、算出した
アドレスを基にテーブル１２１中の消去フラグをチェッ
クし（ステップＳ５）、フラッシュメモリ部１０２中の
該当ブロックが消去済みのブロックであるか否かの判断
を行う（ステップＳ６）。該当ブロックが消去済みであ
れば（Ｙｅｓ）、ホスト１０１からホストインタフェー
ス部１０５を通して、ライトデータを直接フラッシュメ
モリ部１０２の算出済みアドレスにライトする（ステッ
プＳ７）。ライト終了後、テーブル１２１中の消去フラ
グを更新し（ステップＳ８）、ホスト１０１に対してホ
ストインタフェース部１０５を通して動作終了を通知し
て（ステップＳ９）、動作を終える。

【００１２】一方、上記ステップＳ６において、該当ブ
ロックが消去済みでない場合（Ｎｏ）、交換制御手段１
１１は、算出済みアドレスを基にテーブル１２１中の書
換え回数をチェックし（ステップＳ１０）、書換え可能
であるか否かを判断する（ステップＳ１１）。書換え可
能であれば（Ｙｅｓ）、ブロック交換が必要であるか否
か、つまり、該当ブロックの書換え回数がメモリ素子で
規定されている書換え最大回数未満か、若しくは、該当
するブロックと書換え回数が最小のブロックとの間の書
換え回数の差がある一定数以上であるかを判断し（ステ
ップＳ１３）、ブロック交換が必要であれば、ブロック
交換処理を行う。

【００１３】ブロック交換処理は、先ず、テーブル１２
１中の該当ブロックに関する消去フラグ、書換え回数及
びメモリブロックの論理アドレスを、交換対象のブロッ
クに格納されている消去フラグ、書換え回数及びメモリ
ブロックの論理アドレスと交換し、更に双方の書換え回
数に１を加算することにより行われる（ステップＳ１
４）。

【００１４】次に、フラッシュメモリ部１０２中の該当
ブロックデータをバッファメモリ部１０３に転送し（ス
テップＳ１５）、更に、該当ブロックに記憶されたデー
タを消去する（ステップＳ１６）。そして、交換対象の
ブロックに記憶されたデータを消去し（ステップＳ１
８）、バッファメモリ部１０３から交換対象ブロックに
データ転送を行う（ステップＳ１９）。その後、テーブ
ル１２１中の該当するアドレスの書換え回数に１を加算
し（ステップＳ２０）、フラッシュメモリ部１０２中の
該当するアドレスが含まれるブロック全体に記憶された
内容をバッファメモリ部１０３にコピーする（ステップ
Ｓ２１）。

【００１５】次に、そのブロックに記憶されたデータを
消去し（ステップＳ２２）、ホスト１０１からホストイ
ンタフェース部１０５を通してそのライトデータをバッ
ファメモリ部１０３へ該当アドレスからライトする（ス
テップＳ２３）。ライト終了後、バッファメモリ部１０
３のデータをフラッシュメモリ部１０２中の同一ブロッ
クへ戻す（ステップＳ２４）。

【００１６】一方、ステップＳ２の判断において、ホス
ト１からの指示がリードであった場合は、リードする先
頭のアドレスとリードデータ数とをホスト１０１からホ
ストインタフェース部１０５を通してリードする（ステ
ップＳ２５）。次に、上記アドレスとデータ数とを用い
て、テーブル１２１の対応するアドレスを算出し、その
アドレスからフラッシュメモリ部１０２のリードデータ
の格納されているアドレスを算出する（ステップＳ２
６）。そして、ホスト１０１へそのリードデータを直接
フラッシュメモリ部１０２の算出済みアドレスからリー
ドし（ステップＳ２７）、ホスト１０１に対してホスト
インタフェース部１０５を通して動作終了を通知して
（ステップＳ２８）、動作を終える。

【００１７】以上の動作を行うことにより、フラッシュ
メモリを用いた記憶装置が実現されている。

【００１８】

【発明が解決しようとする課題】しかしながら、上述の
従来の記憶装置では、データ書換えの際、フラッシュメ
モリの該当ブロックをバッファメモリに読み出し、書換
えデータを上書きし、また、該当のフラッシュメモリブ
ロックに記憶されたデータを消去し、その後、バッファ
メモリ上のデータをフラッシュメモリに書き込む処理が
必要なため、これらの一連の処理を実施するのに、かな
りの処理時間がかかり、結果としてデータの書換え処理
にかかる時間が長くなるという問題点を有している。

【００１９】また、フラッシュメモリ自体に書換え回数
の制限があるため、フラッシュメモリを使用した記憶装
置の寿命を長くし、この信頼性を向上させるために、フ
ラッシュメモリの各ブロック間の書換え回数のばらつき
を少なくし、書換え回数を少なくする必要がある。その
ため、フラッシュメモリの各ブロック間の書換え回数が
なるべく均等になるように、データ書換えの多いブロッ
クとデータ書換えの少ないブロックとの入れ替え等の複
雑な処理が必要であるという問題点を有している。

【００２０】本発明は、上記事情に鑑みなされたもの
で、高速、かつ、効率的にデータ書換えを行うことが可
能なフラッシュメモリを用いた記憶装置を提供すること
にある。

【００２１】

【課題を解決するための手段】請求項１記載の発明は、
フラッシュメモリを使用した記憶装置において、データ
記憶用の複数のフラッシュメモリブロックからなるフラ
ッシュメモリ部と、前記データ記憶用のフラッシュメモ
リ部の書換えデータと書換えアドレスとデータ記憶用の
フラッシュメモリ部の書換え回数とを記憶する複数のフ
ラッシュメモリブロックからなる書換え情報保持部と、
最新のデータ情報を保持するメモリ部と、外部ホストか
らのデータ書き込み指示がある毎に、該データ書き込み
指示に基づき指定されたアドレスをメモリ部の対応する
アドレスにデータ書き込みを行うと共に、前記書換え情
報保持部にフラッシュメモリ部の書換えアドレス情報と
書換えデータとを書き込み、前記書換え情報保持部の記
憶容量にデータを書き込む余裕がなくなった場合は、前
記フラッシュメモリ部に記憶されたデータを消去し、前
記メモリ部の全データをフラッシュメモリ部に書き込
み、前記書換え情報保持部に記憶されたデータを消去し
フラッシュメモリ部の書換え回数を１回加算して書換え
情報保持部に書き込み、外部ホストからデータ読み取り
の指示を受けた場合は、指定されたアドレスに対応する
メモリ部のアドレスにおいてデータ読み取りを行い外部
ホストに返送する記憶回路制御手段とを有することを特
徴とする。

【００２２】従って、この発明によれば、ホストから記
憶装置にデータ書き込み要求がある毎に、記憶回路制御
手段が、メモリ部の対応するアドレスにデータを書き込
むと共に、書換え情報保持部にアドレス情報とデータ情
報とを書き込んでいく。そして、書換え情報保持部の記
憶容量が限界になった時点で、フラッシュメモリ部に記
憶されたデータを消去し、メモリ部のデータをフラッシ
ュメモリ部に書き込む。また、書換え情報保持部に記憶
されたデータも消去し、フラッシュメモリ部の書換え回
数を１カウントアップし、再度書き込みを行う。以上の
手順でフラッシュメモリ部へのデータのバックアップを
実施する。

【００２３】請求項２記載の発明は、請求項１記載の発
明において、前記記憶回路制御手段は、電源を投入した
際、若しくは、外部ホストからのリセット指示がなされ
た際に、前記データ記憶用のフラッシュメモリに記憶さ
れた全アドレスのデータを読み出し、前記メモリ部の対
応したアドレスに書き込み、その後、前記書換えデータ
保持部に格納されている、フラッシュメモリの書換えア
ドレスと書換えデータとを順次読み出し、メモリ部の対
応したアドレスに書換えデータの上書きを行い、メモリ
部のデータ情報を復元することを特徴とする。

【００２４】従って、この発明によれば、請求項１記載
の発明の作用が得られると共に、電源を投入した際、若
しくは、外部ホストからのリセット入力が行われた際、
記憶回路制御手段が、データ記憶用のフラッシュメモリ
の全アドレスのデータを読み出し、それらのデータをメ
モリ部のそれぞれ対応したアドレスに書き込み、その
後、書換えデータ保持部に格納されている、フラッシュ
メモリの書換えアドレスと書換えデータとを順次読み出
し、これらのデータをメモリ部のそれぞれ対応したアド
レスに読み出した書換えデータを上書きすることによ
り、メモリ部のデータ情報を自動的に復元することがで
きる。

【００２５】請求項３記載の発明は、請求項１又は２に
記載の発明において、前記記憶回路制御手段は、外部ホ
ストからの指示として書換え情報保持部の記憶容量を越
える大量のデータの一括書換えが指示された際に、書換
えデータをメモリ部に書き込み、フラッシュメモリ部に
記憶されたデータを消去した後に、前記メモリ部の全デ
ータをフラッシュメモリ部に書き込み、前記書換え情報
保持部に記憶されたデータを消去し、フラッシュメモリ
部の書換え回数を１回加算して書換え情報保持部に書き
込むことを特徴とする。

【００２６】従って、この発明によれば、請求項１又は
２に記載の発明の作用が得られると共に、記憶回路制御
手段が、外部ホストから書換え情報保持部の記憶容量を
越える大量のデータを一括書換として要求された場合、
まず、外部ホストからの書換えデータをメモリ部に書き
込むと同時に、フラッシュメモリ部に記憶されたデータ
の消去を行い、その後、メモリ部の全データをフラッシ
ュメモリ部に書き込み、データのバックアップを実施す
る。また、書換え情報保持部に記憶されたデータを消去
し、フラッシュメモリ部の書換え回数を１回加算し、書
換え情報保持部に保存する。以上により、大量のデータ
書換えを効率よく実施でき、また、フラッシュメモリの
書換え回数を最低回数の１回で実施でき、書換え回数に
ついて制約条件のあるフラッシュメモリの書換え回数を
できるだけ少なくすることにより、寿命が長く、かつ信
頼性の高い記憶装置を提供することができる。

【００２７】

【発明の実施の形態】次に、本発明に係る記憶装置の一
実施形態について図面を参照して説明する。図１に、本
発明に係る記憶装置の一実施形態のブロック図を示す。
図１において、２が本発明に係る記憶装置であり、１が
記憶装置２に外部接続されるホストである。

【００２８】ホスト１は、従来技術において説明したも
のと同様に、記憶装置２に対してデータのリード／ライ
ト要求を行うホスト計算機である。

【００２９】記憶装置２は、ホストインタフェース部１
０と、記憶回路制御手段１１と、フラッシュメモリ部１
２と、書換え情報保持部１３と、メモリ部１４とからな
る。

【００３０】ホストインタフェース部１０は、ホスト１
から指示されたデータのリード／ライトを行う際に、ホ
スト１と本実施形態に係る記憶装置２との間のインタフ
ェースを制御する。

【００３１】フラッシュメモリ部１２は、データ記憶用
の複数のフラッシュメモリブロックから構成され、バッ
クアップメモリとして使用される。

【００３２】書換え情報保持部１３は、複数のフラッシ
ュメモリブロックから構成され、データ記憶用のフラッ
シュメモリ部１２のデータの書換えが行われる毎に、書
換えデータと書換えアドレスとを記憶すると共に、デー
タ記憶用のフラッシュメモリ部１２の書換え回数を記憶
する。

【００３３】メモリ部１４は、最新のデータ情報を保持
し、ＲＡＭ（ランダムアクセスメモリ）等で構成され
る。データの書換えが発生した場合は、必ずメモリ部１
４には書換え情報が書き込まれる。

【００３４】記憶回路制御手段１１は、ホストインター
フェイス部１０と、フラッシュメモリ部１２と、書換え
情報保持部１３と、メモリ部１４とのそれぞれを制御す
る回路である。

【００３５】以下、この記憶回路制御手段１１の動作に
ついて説明する。この記憶回路制御手段１１は、外部ホ
スト１からのデータ書き込み指示がある毎に、指定され
たアドレスをメモリ部１４の対応するアドレスにデータ
書き込みを行う。

【００３６】また、書換え情報保持部１３に、フラッシ
ュメモリ部１２の書換えアドレス情報と書換えデータ情
報とを書き込む。

【００３７】また、書換え情報保持部１３の記憶容量に
余裕がなくなった場合は、フラッシュメモリ部１２に記
憶されたデータを消去し、メモリ部１４に記憶されてい
る全データをフラッシュメモリ部１２に書き込む。

【００３８】また、書換え情報保持部１３に記憶された
データも消去し、フラッシュメモリ部１２の書換え回数
として１を加算し、書換え情報保持部１３に書換え回数
を書き込んで保存する。また、外部ホスト１からのデー
タの読み取りが指示された際は、指定されたアドレスに
対応するメモリ部１４のアドレスにデータ読み取りを行
い外部ホスト１に返送する。

【００３９】また、記憶装置２の電源が投入された際、
若しくは、外部ホスト１からのリセット指示が行われた
際に、データ記憶用のフラッシュメモリ部１２の全アド
レスのデータを読み出し、この読み出されたデータをメ
モリ部１４の対応したアドレスに書き込み、その後、書
換え情報保持部１３に格納されているフラッシュメモリ
部１２の書換えアドレスと書換えデータとを順次読み出
し、この読み出した書換えアドレスと書換えデータとを
メモリ部１４の対応したアドレスに書換えデータの上書
きを行い、メモリ部１４のデータ情報を復元する。

【００４０】さらに、外部ホスト１から書換え情報保持
部１３の記憶容量を越える大量のデータの一括書換えの
指示が行われた場合は、まず、書換えデータをメモリ部
１４に書き込み、フラッシュメモリ部１２に記憶された
データを消去後に、メモリ部１４の全データをフラッシ
ュメモリ部１２に書き込む。また、書換え情報保持部１
３に記憶されたデータを消去し、フラッシュメモリ部１
２の書換え回数に１を加算して、この書換え回数を書換
え情報保持部１３に書き込む。

【００４１】次に、図１に示す記憶装置２が有する記憶
回路制御手段１１の動作の一例を図２及び図３を参照し
てさらに詳細に説明する。

【００４２】図２及び図３に、本発明に係る記憶回路制
御手段の動作のフローチャートを示す。

【００４３】まず、図２のフローチャートにより示され
る動作について説明する。記憶回路制御手段１１は、ホ
スト１からホストインタフェース部１０を通して命令が
受け付けられると（ステップＬ１）、その命令がリード
命令であるかライト命令であるかを判断する（ステップ
Ｌ２）。その命令がライト命令であった場合は、書換え
情報保持部１３の最後のアドレスに格納されているフラ
ッシュメモリ部１２の書換え回数を読み出してチェック
する（ステップＬ３）。

【００４４】ステップＬ４における書換え可能であるか
否かの判断において、読み出した書換え回数が、フラッ
シュメモリ部１２の最大書換え可能な回数以上である場
合は（Ｎｏ）、書換えが不可であるとして、ホスト１に
異常終了を通知し（ステップＬ１６）、動作を終える。

【００４５】読み出した書換え回数が、最大書換え回数
より少ない場合は（Ｙｅｓ）、書換え可能と判断し、そ
の後、書き込みを実施するライトアドレスとライトデー
タとのリードを実施する（ステップＬ５）。

【００４６】ステップＬ５において読み出したライトデ
ータ数が、書換え情報保持部１３に格納可能なデータ数
より多い場合は（Ｙｅｓ）、大量データの書換えである
と判断し（ステップＬ６）、その後、メモリ部１４のア
ドレスを設定し（ステップＬ１７）、メモリ部１４にデ
ータを書き込み（ステップＬ１８）、ステップＬ１９に
移行する。

【００４７】ステップＬ６の確認において、大量データ
の書換えではなく、通常のデータ書換えの場合は（Ｎ
ｏ）、メモリ部１４の書き込みアドレスを設定し（ステ
ップＬ７）、メモリ部１４にデータの書き込みを実施す
る（ステップＬ８）。また、書換え情報保持部１３に、
メモリ書換えを実施したアドレスと書換えデータ情報と
を書き込む（ステップＬ９）。

【００４８】その後、書換え情報保持部１３の最終書き
込みアドレスが最大書き込み可能アドレスを越えている
かどうか判断する（ステップＬ１０）。最大アドレスを
越えていない場合は（Ｙｅｓ）、ホスト１に処理終了を
通知して（ステップＬ１１）、動作を終える。

【００４９】最大アドレスを越えている場合は（Ｎ
ｏ）、フラッシュメモリ部１２に記憶されたデータの消
去を実施し（ステップＬ１９）、メモリ部１４のデータ
を読み出し、フラッシュメモリ部１２に対して書き込み
処理（ライト）を全アドレスにおいて実施する（ステッ
プＬ２０）。

【００５０】その後、書換え情報保持部１３の最終アド
レスに格納されているフラッシュメモリ部１２の書換え
回数を読み出し、書換え情報保持部１３に記憶されたデ
ータの消去を実施し（ステップＬ２１）、フラッシュメ
モリ書換え回数に１を加算することにより更新して、こ
の更新されたデータを書換え情報保持部１３の最終アド
レスに書き込む（ステップＬ２２）。そしてホスト１に
動作終了を通知し（ステップＬ１１）、動作を終える。

【００５１】また、ステップＬ２の確認において、ホス
ト１から指示された命令がリード命令であった場合は、
読み出しを実施するアドレスとデータ数とを読み込み
（ステップＬ１２）、読み出し実施アドレスをメモリ部
１４に設定し（ステップＬ１３）、メモリ部１４のデー
タ読み出しを実施し、読み出しデータをホスト１に転送
する（ステップＬ１４）。読み出し処理終了後、ホスト
１に処理終了を通知し（ステップＬ１５）、動作を終え
る。

【００５２】ここで、図４に、メモリ部１４、フラッシ
ュメモリ部１２及び書換え情報保持部１３にデータを記
憶させる前、及び記憶させた後のメモリ状態例を示す。

【００５３】図４の（ａ）にメモリ部１４、フラッシュ
メモリ部１２及び書換え情報保持部１３にデータを記憶
させる前のメモリ状態例を示し、図４の（ｂ）にメモリ
部１４、フラッシュメモリ部１２及び書換え情報保持部
１３にデータを記憶させた後のメモリ状態例を示す。

【００５４】ただし、記憶させるデータとして、‘４’
番地に‘Ｅ８Ｃ９’データの書き込み命令が送出された
とする。

【００５５】各メモリのメモリ状態例が図４の（ａ）に
示される状態から、図４の（ｂ）に示される状態に移行
する際の動作について説明する。まず、記憶回路制御手
段１１は、メモリ部１４の‘４’番アドレスに、‘Ｅ８
Ｃ９’データの書き込みを実施する。その後、データを
記憶させる前の状態において書換え情報保持部１３の最
終書き込みアドレスである‘１’番地の次の番地である
‘２’番地に、書き込みアドレスを表す‘０００４’デ
ータを書き込み、‘３’番地に書き込みデータとしての
‘Ｅ８Ｃ９’データを書き込む。

【００５６】上述の書き込みが行われた後の状態が、図
４の（ｂ）に示される、‘４’番地にデータ書換えが行
われた後の状態となる。以上により、データ書き込みを
早く実施でき、フラッシュメモリの書換え回数の低減が
可能となる。

【００５７】また、図２に示されるフローチャートにお
けるステップＬ６の確認において、書き込みデータが多
く、大量データ書換えであると判断された場合（Ｙｅ
ｓ）の動作についてさらに詳細に説明する。大量データ
書換えと判断された場合（Ｙｅｓ）の動作は、書き込み
を実施するメモリアドレスを設定し（ステップＬ１
７）、メモリ部１４にデータの書き込みを実施する（ス
テップＬ１８）ことにより行われる。

【００５８】書き込み終了後、フラッシュメモリ部１２
を消去し（ステップＬ１９）、メモリ部１４のデータを
読み出し、フラッシュメモリ部１２に書き込む処理を全
アドレスに対して実施する（ステップＬ２０）。その
後、書換え情報保持部１３の最終アドレスに格納されて
いるフラッシュメモリ部１２の書換え回数を読み出し、
書換え情報保持部１３の消去を実施し（ステップＬ２
１）、フラッシュメモリ部１２に記憶された書換え回数
に１を加算することにより更新し、書換え情報保持部１
３の最終アドレスに書き込む（ステップＬ２２）。その
後、ホスト１に処理終了を通知し（ステップＬ１１）、
動作を終える。以上により、大量データ書換え処理を効
率よく処理することができると共に、フラッシュメモリ
部１２の書換えを１回で実施することができる。

【００５９】次に、記憶装置２の電源が投入された際、
若しくは、リセット信号が入力された際の動作につい
て、図３を参照して説明する。図３は、記憶装置２の電
源が投入された際、若しくは、リセット信号が入力され
た際の記憶回路制御手段１１の動作を示すフローチャー
トである。

【００６０】まず、ステップＫ１、若しくは、ステップ
Ｋ２において、記憶装置２の電源が投入され、若しく
は、ホスト１からリセット信号が入力される。

【００６１】次に、フラッシュメモリ部１２の読み出し
アドレスとメモリ部１４の書き込みアドレスを‘０’番
地にリセットし（ステップＫ３、Ｋ４）、フラッシュメ
モリ部１２のデータを読み出し（ステップＫ５）、メモ
リ部１４に対してデータの書き込みを行い（ステップＫ
６）、ステップＫ７において全アドレスに対して実施す
るのか否かを判断し、全アドレスに対して実施であれば
（Ｙｅｓ）、ステップＫ８に移行し、全アドレスに対し
て実施でなければ（Ｎｏ）、ステップＫ９に移行する。
ステップＫ８では、書換え情報保持部１３の読み出しア
ドレスをリセットし、ステップＫ９では、フラッシュメ
モリ部１２の読み出しアドレス、及び、メモリ部１３の
書き込みアドレスを更新する。

【００６２】その後、書換え情報保持部１３の保持内容
を‘０’番地から、アドレス情報とデータ情報とを読み
出し、メモリ部１４の（読み出した）該当アドレス位置
に（読み出した）データ情報を上書きする処理を、書換
え情報がなくなるまで実施する（ステップＫ１０〜Ｋ１
４）。以上の動作により、記憶装置２の電源が投入され
た場合、若しくは、リセット信号が入力された場合であ
っても、メモリ部１４のデータ復元が自動的に可能とな
る。

【００６３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、データ書き込みの際、最新データを保持する
メモリ部の対応するアドレスにデータを書き込み、バッ
クアップ情報は、書換え情報保持部にアドレス情報とデ
ータ情報とを保存するだけでよく、従来のフラッシュメ
モリの消去又は再書き込みという手順を行わなくてよい
ため高速で処理を行うことが可能となり、従来の記憶装
置と比較して、データの書き込みと読み出しが早く実施
できることが可能な記憶装置を提供することができる。

【００６４】また、従来はデータ書換えを行う毎に、フ
ラッシュメモリ部に記憶されたデータの消去又は書き込
みを行っていたが、本発明によれば、書換え情報保持部
に書換えデータをためて、書換え情報保持部の記憶容量
が限界になった時点で、フラッシュメモリの消去又は書
き込みを実施することにより、はるかにフラッシュメモ
リの書換え回数を削減でき、また、大量のデータを一括
書換えの際は、書換えデータをメモリ部に書き込むと共
にフラッシュメモリ部に記憶されたデータの消去を行
い、その後、メモリ部の全データをフラッシュメモリ部
に書き込むことにより、データの書換えが１回の書換え
で実施できるので、従来装置に比較して、フラッシュメ
モリの書換え回数を削減でき、記憶装置としての寿命を
長くすることができ、かつ、信頼性の高い記憶装置を提
供することができる。

【００６５】さらに、電源を投入際、若しくは、外部ホ
ストからのリセット入力の際に、メモリ部のデータ情報
を自動的に復元可能な記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明に係る記憶装置の一実施形態のブロック
図である。

【図２】図１に示す記憶装置の動作の一例を示すフロー
チャートである。

【図３】図１に示す記憶装置の動作の一例を示すフロー
チャートである。

【図４】図１に示すメモリの記憶状態を示す図である。

【図５】従来の記憶装置の構成を示すブロック図であ
る。

【図６】従来の記憶装置の動作を示すフローチャートで
ある。

【符号の説明】

１ホスト２記憶装置１０ホストインタフェース部１１記憶回路制御手段１２フラッシュメモリ部１３書換え情報保持部１４メモリ部

Claims

【特許請求の範囲】

【請求項１】フラッシュメモリを使用した記憶装置に
おいて、データ記憶用の複数のフラッシュメモリブロックからな
るフラッシュメモリ部と、前記データ記憶用のフラッシュメモリ部の書換えデータ
と書換えアドレスとデータ記憶用のフラッシュメモリ部
の書換え回数とを記憶する複数のフラッシュメモリブロ
ックからなる書換え情報保持部と、最新のデータ情報を保持するメモリ部と、外部ホストからのデータ書き込み指示がある毎に、該デ
ータ書き込み指示に基づき指定されたアドレスをメモリ
部の対応するアドレスにデータ書き込みを行うと共に、
前記書換え情報保持部にフラッシュメモリ部の書換えア
ドレス情報と書換えデータとを書き込み、前記書換え情
報保持部の記憶容量にデータを書き込む余裕がなくなっ
た場合は、前記フラッシュメモリ部に記憶されたデータ
を消去し、前記メモリ部の全データをフラッシュメモリ
部に書き込み、前記書換え情報保持部に記憶されたデー
タを消去しフラッシュメモリ部の書換え回数を１回加算
して書換え情報保持部に書き込み、外部ホストからデー
タ読み取りの指示を受けた場合は、指定されたアドレス
に対応するメモリ部のアドレスにおいてデータ読み取り
を行い外部ホストに返送する記憶回路制御手段とを有す
ることを特徴とする記憶装置。
【請求項２】前記記憶回路制御手段は、電源を投入し
た際、若しくは、外部ホストからのリセット指示がなさ
れた際に、前記データ記憶用のフラッシュメモリに記憶
された全アドレスのデータを読み出し、前記メモリ部の
対応したアドレスに書き込み、その後、前記書換えデー
タ保持部に格納されている、フラッシュメモリの書換え
アドレスと書換えデータとを順次読み出し、メモリ部の
対応したアドレスに書換えデータの上書きを行い、メモ
リ部のデータ情報を復元することを特徴とする請求項１
記載の記憶装置。
【請求項３】前記記憶回路制御手段は、外部ホストか
らの指示として書換え情報保持部の記憶容量を越える大
量のデータの一括書換えが指示された際に、書換えデー
タをメモリ部に書き込み、フラッシュメモリ部に記憶さ
れたデータを消去した後に、前記メモリ部の全データを
フラッシュメモリ部に書き込み、前記書換え情報保持部
に記憶されたデータを消去し、フラッシュメモリ部の書
換え回数を１回加算して書換え情報保持部に書き込むこ
とを特徴とする請求項１又は２に記載の記憶装置。