JP2001053111A - フリップチップ実装構造 - Google Patents
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Abstract
(57)【要約】
【課題】バンプ間のショートを防止したフリップチップ
実装構造を提供する。 【解決手段】半導体素子１に設けた複数の素子側電極に
は半田バンプ３がそれぞれ形成されている。各半田バン
プ３に対応する実装用基板２の部位には基板側電極４が
それぞれ形成されており、実装用基板２における各基板
側電極４の間の部位には溝５が２条形成されている。こ
こで、半田バンプ３が形成された半導体素子１の面を実
装用基板２に対向させ、半田バンプ３と実装用基板２に
形成された基板側電極４の位置を合わせて、実装用基板
２上に半導体素子１を載置した後、半田バンプ３を加
熱、溶融させると、半導体素子１の素子側電極と実装用
基板２の基板側電極４とが電気的且つ機械的に接続され
る。この時、余分な半田は基板側電極４からはみ出し
て、実装用基板２に設けた溝５内に流れ込むので、隣接
する半田バンプ３間がショートするのを防止できる。
実装構造を提供する。 【解決手段】半導体素子１に設けた複数の素子側電極に
は半田バンプ３がそれぞれ形成されている。各半田バン
プ３に対応する実装用基板２の部位には基板側電極４が
それぞれ形成されており、実装用基板２における各基板
側電極４の間の部位には溝５が２条形成されている。こ
こで、半田バンプ３が形成された半導体素子１の面を実
装用基板２に対向させ、半田バンプ３と実装用基板２に
形成された基板側電極４の位置を合わせて、実装用基板
２上に半導体素子１を載置した後、半田バンプ３を加
熱、溶融させると、半導体素子１の素子側電極と実装用
基板２の基板側電極４とが電気的且つ機械的に接続され
る。この時、余分な半田は基板側電極４からはみ出し
て、実装用基板２に設けた溝５内に流れ込むので、隣接
する半田バンプ３間がショートするのを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を実装
用基板にフリップチップ実装するフリップチップ実装構
造に関するものである。
用基板にフリップチップ実装するフリップチップ実装構
造に関するものである。
【０００２】
【従来の技術】半導体素子と実装用基板とを電気的に接
続する方法としてはワイヤボンディングが一般的である
が、近年、より高密度に実装でき、且つ、電気信号の高
速処理が可能となるフリップチップボンディング（ＦＣ
Ｂ）やテープオートメイテッドボンディング（ＴＡＢ）
などの技術が注目されている。
続する方法としてはワイヤボンディングが一般的である
が、近年、より高密度に実装でき、且つ、電気信号の高
速処理が可能となるフリップチップボンディング（ＦＣ
Ｂ）やテープオートメイテッドボンディング（ＴＡＢ）
などの技術が注目されている。
【０００３】ＦＣＢには、めっき法などによるウェハプ
ロセスを応用しためっきバンプと、ワイヤボンディング
を応用したスタッドバンプの２種類があるが、少量多品
種の半導体素子を製造する際には、マスクを製作する必
要のあるめっきバンプに比べて、スタッドバンプの方が
有利である。
ロセスを応用しためっきバンプと、ワイヤボンディング
を応用したスタッドバンプの２種類があるが、少量多品
種の半導体素子を製造する際には、マスクを製作する必
要のあるめっきバンプに比べて、スタッドバンプの方が
有利である。
【０００４】ここで、スタッドバンプの製造方法につい
て以下に簡単に説明する。まず半田ワイヤの先端を、Ａ
ｒ＋１０％Ｈ２ガスの雰囲気下でアーク放電により加熱
溶融してボールを形成した後、半導体素子に形成された
例えばアルミニウムからなる電極に、そのボールを超音
波併用熱圧着し、ボールの根元の再結晶脆弱部で破断さ
せることにより、スタッドバンプを形成する。
て以下に簡単に説明する。まず半田ワイヤの先端を、Ａ
ｒ＋１０％Ｈ２ガスの雰囲気下でアーク放電により加熱
溶融してボールを形成した後、半導体素子に形成された
例えばアルミニウムからなる電極に、そのボールを超音
波併用熱圧着し、ボールの根元の再結晶脆弱部で破断さ
せることにより、スタッドバンプを形成する。
【０００５】上述のようにして半導体素子の電極にスタ
ッドバンプを形成した後、半導体素子を反転させて電極
が形成された面を下向きにし、スタッドバンプにフラッ
クスを転写し、半導体素子の電極と実装用基板の電極の
位置を合わせて、実装用基板の実装位置に半導体素子を
載置する。この時、フラックスの粘性によって半導体素
子が実装用基板に仮止めされる（フリップチップ実装工
程）。
ッドバンプを形成した後、半導体素子を反転させて電極
が形成された面を下向きにし、スタッドバンプにフラッ
クスを転写し、半導体素子の電極と実装用基板の電極の
位置を合わせて、実装用基板の実装位置に半導体素子を
載置する。この時、フラックスの粘性によって半導体素
子が実装用基板に仮止めされる（フリップチップ実装工
程）。
【０００６】次に、酸素又は窒素の雰囲気下で半田溶融
温度以上になるよう加熱すると、半田バンプが溶融し
て、半導体素子の電極と実装用基板の電極とが電気的且
つ機械的に接続される（リフロー工程）。この時、窒素
雰囲気下では半田の酸化防止効果により、半田濡れ性が
向上する。
温度以上になるよう加熱すると、半田バンプが溶融し
て、半導体素子の電極と実装用基板の電極とが電気的且
つ機械的に接続される（リフロー工程）。この時、窒素
雰囲気下では半田の酸化防止効果により、半田濡れ性が
向上する。
【０００７】さらに、フラックスが洗浄タイプであれ
ば、超音波洗浄法やジェット洗浄法によりフラックスを
除去した後（フラックス洗浄工程）、半導体素子と実装
用基板の保護や接着強度を向上させるために、半導体素
子と実装用基板との間に樹脂を流し込んで硬化させる。
尚、フラックスが無洗浄タイプの場合はフラックス洗浄
工程は不要である（例えば特開平７−１７６５６５号公
報参照）。
ば、超音波洗浄法やジェット洗浄法によりフラックスを
除去した後（フラックス洗浄工程）、半導体素子と実装
用基板の保護や接着強度を向上させるために、半導体素
子と実装用基板との間に樹脂を流し込んで硬化させる。
尚、フラックスが無洗浄タイプの場合はフラックス洗浄
工程は不要である（例えば特開平７−１７６５６５号公
報参照）。
【０００８】
【発明が解決しようとする課題】上述のようなフリップ
チップ実装方法では、半導体素子と実装用基板との熱膨
張係数の差により発生する繰り返し熱応力がバンプに加
わるため、電気的接触の信頼性を確保するのが難しいと
いう問題があった。図９はフリップチップ実装方法によ
り、半導体素子１を実装用基板２に半田バンプ３を用い
て接合した実装構造を示す断面図であり、有限要素法で
シミュレーションを行い、最適な実装構造を分析した結
果、半田バンプ３の高さ寸法Ｈｇの、実装用基板と対向
する面の直径Ｄｓに対する比率（以下、この比率をアス
ペクト比と言う。）を略０．１以下とすることにより、
繰り返し熱応力によってバンプに生じる塑性ひずみを低
減できることが判明した。
チップ実装方法では、半導体素子と実装用基板との熱膨
張係数の差により発生する繰り返し熱応力がバンプに加
わるため、電気的接触の信頼性を確保するのが難しいと
いう問題があった。図９はフリップチップ実装方法によ
り、半導体素子１を実装用基板２に半田バンプ３を用い
て接合した実装構造を示す断面図であり、有限要素法で
シミュレーションを行い、最適な実装構造を分析した結
果、半田バンプ３の高さ寸法Ｈｇの、実装用基板と対向
する面の直径Ｄｓに対する比率（以下、この比率をアス
ペクト比と言う。）を略０．１以下とすることにより、
繰り返し熱応力によってバンプに生じる塑性ひずみを低
減できることが判明した。
【０００９】ところで、アスペクト比を略０．１以下に
するということは、半導体素子１と実装用基板２との間
の寸法、すなわち半田バンプ３の高さ寸法Ｈｇを小さく
することである。ここで、例えば直径が３５μｍの半田
ワイヤを用いてスタッドバンプを形成する場合、底面の
直径が１００μｍで高さが５０μｍの円錐バンプしか形
成することができなかった。したがって、アスペクト比
を略０．１以下とするためには、底面の直径が一定の場
合、半田バンプ３の高さ寸法を１０μｍ以下まで押し潰
さなければならなかった。また従来のめっきバンプで
は、例えば底面の直径が１５０μｍで高さが１００μｍ
の球状バンプとなり、アスペクト比を略０．１以下とす
るためには、底面の直径が一定の場合、半田バンプ３の
高さ寸法を１５μｍ以下まで押し潰さなければならず、
図１０に示すように、隣接する半田バンプ３間がショー
トし、特性不良が発生するという問題があった。
するということは、半導体素子１と実装用基板２との間
の寸法、すなわち半田バンプ３の高さ寸法Ｈｇを小さく
することである。ここで、例えば直径が３５μｍの半田
ワイヤを用いてスタッドバンプを形成する場合、底面の
直径が１００μｍで高さが５０μｍの円錐バンプしか形
成することができなかった。したがって、アスペクト比
を略０．１以下とするためには、底面の直径が一定の場
合、半田バンプ３の高さ寸法を１０μｍ以下まで押し潰
さなければならなかった。また従来のめっきバンプで
は、例えば底面の直径が１５０μｍで高さが１００μｍ
の球状バンプとなり、アスペクト比を略０．１以下とす
るためには、底面の直径が一定の場合、半田バンプ３の
高さ寸法を１５μｍ以下まで押し潰さなければならず、
図１０に示すように、隣接する半田バンプ３間がショー
トし、特性不良が発生するという問題があった。
【００１０】本発明は上記問題点に鑑みて為されたもの
であり、その目的とするところは、バンプ間のショート
を防止したフリップチップ実装構造を提供することにあ
る。
であり、その目的とするところは、バンプ間のショート
を防止したフリップチップ実装構造を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明では、半導体素子と、半導体素子に
設けた複数の素子側電極がそれぞれ接合用金属を介して
電気的且つ機械的に接合される基板側電極を複数有する
実装用基板とで構成され、半導体素子又は実装用基板の
内の少なくとも何れか一方に、素子実装時に余分な接合
用金属が隣接する別の接合用金属に流出するのを防止す
る堰き止め部を設けたことを特徴とし、半導体素子を実
装用基板に実装する際に、余分な接合用金属が隣接する
別の接合用金属に流出するのを堰き止め部で防止するこ
とができ、したがって、半導体素子を実装用基板に実装
した後、接合用金属のアスペクト比が略０．１以下とな
るように、半導体素子と実装用基板との間の隙間を小さ
くした場合でも、隣接する接合用金属の間がショートす
るのを防止できる。
に、請求項１の発明では、半導体素子と、半導体素子に
設けた複数の素子側電極がそれぞれ接合用金属を介して
電気的且つ機械的に接合される基板側電極を複数有する
実装用基板とで構成され、半導体素子又は実装用基板の
内の少なくとも何れか一方に、素子実装時に余分な接合
用金属が隣接する別の接合用金属に流出するのを防止す
る堰き止め部を設けたことを特徴とし、半導体素子を実
装用基板に実装する際に、余分な接合用金属が隣接する
別の接合用金属に流出するのを堰き止め部で防止するこ
とができ、したがって、半導体素子を実装用基板に実装
した後、接合用金属のアスペクト比が略０．１以下とな
るように、半導体素子と実装用基板との間の隙間を小さ
くした場合でも、隣接する接合用金属の間がショートす
るのを防止できる。
【００１２】請求項２の発明では、請求項１の発明にお
いて、上記堰き止め部は、半導体素子又は実装用基板の
内の少なくとも何れか一方における、隣接する接合用金
属の間の部位に形成された溝からなることを特徴とし、
素子実装時に余分な接合用金属は溝内に流れ込むので、
隣接する接合用金属の間がショートするのを防止でき
る。
いて、上記堰き止め部は、半導体素子又は実装用基板の
内の少なくとも何れか一方における、隣接する接合用金
属の間の部位に形成された溝からなることを特徴とし、
素子実装時に余分な接合用金属は溝内に流れ込むので、
隣接する接合用金属の間がショートするのを防止でき
る。
【００１３】請求項３の発明では、請求項１の発明にお
いて、上記堰き止め部は、半導体素子又は実装用基板の
内の少なくとも何れか一方における、隣接する接合用金
属の間の部位に形成された凸部からなることを特徴と
し、隣接する接合用金属の間に凸部が介在するので、余
分な接合用金属が隣接する別の接合用金属に流出するの
を凸部で防止することができ、隣接する接合用金属の間
がショートするのを防止できる。
いて、上記堰き止め部は、半導体素子又は実装用基板の
内の少なくとも何れか一方における、隣接する接合用金
属の間の部位に形成された凸部からなることを特徴と
し、隣接する接合用金属の間に凸部が介在するので、余
分な接合用金属が隣接する別の接合用金属に流出するの
を凸部で防止することができ、隣接する接合用金属の間
がショートするのを防止できる。
【００１４】請求項４の発明では、請求項１の発明にお
いて、上記堰き止め部は、実装用基板における隣接する
接合用金属の間の部位に形成された溝と、半導体素子に
おける隣接する接合用金属の間の部位に形成された凸部
とからなることを特徴とし、素子実装時に、余分な接合
用金属は実装用基板に形成された溝内に流れ込み、且
つ、半導体素子に設けた凸部によって、接合用金属が隣
接する別の接合用金属に流出するのを防止できるから、
隣接する接合用金属の間がショートするのを確実に防止
できる。
いて、上記堰き止め部は、実装用基板における隣接する
接合用金属の間の部位に形成された溝と、半導体素子に
おける隣接する接合用金属の間の部位に形成された凸部
とからなることを特徴とし、素子実装時に、余分な接合
用金属は実装用基板に形成された溝内に流れ込み、且
つ、半導体素子に設けた凸部によって、接合用金属が隣
接する別の接合用金属に流出するのを防止できるから、
隣接する接合用金属の間がショートするのを確実に防止
できる。
【００１５】請求項５の発明では、請求項１の発明にお
いて、上記堰き止め部は、半導体素子における隣接する
接合用金属の間の部位に形成された溝と、実装用基板に
おける隣接する接合用金属の間の部位に形成された凸部
とからなることを特徴とし、素子実装時に、実装用基板
に設けた凸部によって、余分な接合用金属が隣接する別
の接合用金属に流出するのを防止でき、且つ、半導体素
子に設けた溝内に余分な接合用金属が入り込むので、隣
接する接合用金属の間がショートするのを確実に防止で
きる。
いて、上記堰き止め部は、半導体素子における隣接する
接合用金属の間の部位に形成された溝と、実装用基板に
おける隣接する接合用金属の間の部位に形成された凸部
とからなることを特徴とし、素子実装時に、実装用基板
に設けた凸部によって、余分な接合用金属が隣接する別
の接合用金属に流出するのを防止でき、且つ、半導体素
子に設けた溝内に余分な接合用金属が入り込むので、隣
接する接合用金属の間がショートするのを確実に防止で
きる。
【００１６】請求項６の発明では、請求項１乃至５の発
明において、上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも一方における隣接する接合用金属
との間の部位のみに形成されたことを特徴とし、請求項
１乃至５の発明と同様の作用を奏する。
明において、上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも一方における隣接する接合用金属
との間の部位のみに形成されたことを特徴とし、請求項
１乃至５の発明と同様の作用を奏する。
【００１７】請求項７の発明では、請求項１乃至５の発
明において、上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも何れか一方における、隣接する接
合用金属との間の部位を少なくとも含む接合用金属の周
りの部位に形成されたことを特徴とし、請求項１乃至５
の発明と同様の作用を奏する。
明において、上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも何れか一方における、隣接する接
合用金属との間の部位を少なくとも含む接合用金属の周
りの部位に形成されたことを特徴とし、請求項１乃至５
の発明と同様の作用を奏する。
【００１８】請求項８の発明では、請求項１の発明にお
いて、複数の素子側電極は、それぞれ、実装用基板と対
向する半導体素子の部位に設けた複数の凹所内に形成さ
れており、上記堰き止め部は各凹所の間を仕切る壁から
なることを特徴とし、素子実装時に、各凹所の間を仕切
る壁によって余分な接合用金属が隣接する別の接合用金
属に流出するのを防止でき、隣接する接合用金属の間が
ショートするのを防止できる。
いて、複数の素子側電極は、それぞれ、実装用基板と対
向する半導体素子の部位に設けた複数の凹所内に形成さ
れており、上記堰き止め部は各凹所の間を仕切る壁から
なることを特徴とし、素子実装時に、各凹所の間を仕切
る壁によって余分な接合用金属が隣接する別の接合用金
属に流出するのを防止でき、隣接する接合用金属の間が
ショートするのを防止できる。
【００１９】請求項９の発明では、請求項１の発明にお
いて、複数の素子側電極は、それぞれ、実装用基板と対
向する半導体素子の部位に設けた複数の凹所内に形成さ
れており、上記堰き止め部は、各凹所の間を仕切る壁
と、実装用基板における隣接する接合用金属の間の部位
に形成された溝とからなることを特徴とし、素子実装時
に、余分な接合用金属は実装用基板に設けた溝内に入り
込み、且つ、各凹所の間を仕切る壁によって余分な接合
用金属が隣接する別の接合用金属に流出するのを防止で
きるから、隣接する接合用金属の間がショートするのを
確実に防止できる。
いて、複数の素子側電極は、それぞれ、実装用基板と対
向する半導体素子の部位に設けた複数の凹所内に形成さ
れており、上記堰き止め部は、各凹所の間を仕切る壁
と、実装用基板における隣接する接合用金属の間の部位
に形成された溝とからなることを特徴とし、素子実装時
に、余分な接合用金属は実装用基板に設けた溝内に入り
込み、且つ、各凹所の間を仕切る壁によって余分な接合
用金属が隣接する別の接合用金属に流出するのを防止で
きるから、隣接する接合用金属の間がショートするのを
確実に防止できる。
【００２０】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。
して説明する。
【００２１】（実施形態１）図１に本実施形態のフリッ
プチップ実装構造の断面図を示す。半導体素子１の一面
には例えばアルミニウムからなる素子側電極（図示せ
ず）が複数設けられており、各素子側電極には接合用金
属としての半田バンプ３がそれぞれ形成されている。一
方、各半田バンプ３に対応する実装用基板２の部位には
基板側電極４がそれぞれ形成されており、実装用基板２
における各基板側電極４の間の部位には堰き止め部とし
ての溝５が２条形成されている。
プチップ実装構造の断面図を示す。半導体素子１の一面
には例えばアルミニウムからなる素子側電極（図示せ
ず）が複数設けられており、各素子側電極には接合用金
属としての半田バンプ３がそれぞれ形成されている。一
方、各半田バンプ３に対応する実装用基板２の部位には
基板側電極４がそれぞれ形成されており、実装用基板２
における各基板側電極４の間の部位には堰き止め部とし
ての溝５が２条形成されている。
【００２２】ここで、半田バンプ３が形成された半導体
素子１の面を実装用基板２に対向させ、半田バンプ３
（すなわち素子側電極）と実装用基板２に形成された基
板側電極４の位置を合わせて、実装用基板２上に半導体
素子１を載置した後、例えば酸素又は窒素の雰囲気下で
半田溶融温度以上になるよう加熱すると、半田バンプ３
が溶融して、半導体素子１の素子側電極と実装用基板２
の基板側電極４とが電気的且つ機械的に接続される。こ
の時、実装用基板２における隣接する半田バンプ３の間
の部位には溝５が形成されており、余分な半田は基板側
電極４からはみ出して、実装用基板２に設けた溝５内に
流れ込むから、半田バンプ３のアスペクト比が略０．１
以下となるように、半導体素子１と実装用基板２との間
の隙間を小さくして、半田バンプ３を押し潰した場合で
も、隣接する半田バンプ３がショートするのを防止で
き、且つ、アスペクト比を略０．１以下とすることによ
り、繰り返し熱応力によって半田バンプ３に発生する塑
性ひずみが低減され、半田バンプ３の疲労寿命を延ばす
ことが出来る。
素子１の面を実装用基板２に対向させ、半田バンプ３
（すなわち素子側電極）と実装用基板２に形成された基
板側電極４の位置を合わせて、実装用基板２上に半導体
素子１を載置した後、例えば酸素又は窒素の雰囲気下で
半田溶融温度以上になるよう加熱すると、半田バンプ３
が溶融して、半導体素子１の素子側電極と実装用基板２
の基板側電極４とが電気的且つ機械的に接続される。こ
の時、実装用基板２における隣接する半田バンプ３の間
の部位には溝５が形成されており、余分な半田は基板側
電極４からはみ出して、実装用基板２に設けた溝５内に
流れ込むから、半田バンプ３のアスペクト比が略０．１
以下となるように、半導体素子１と実装用基板２との間
の隙間を小さくして、半田バンプ３を押し潰した場合で
も、隣接する半田バンプ３がショートするのを防止で
き、且つ、アスペクト比を略０．１以下とすることによ
り、繰り返し熱応力によって半田バンプ３に発生する塑
性ひずみが低減され、半田バンプ３の疲労寿命を延ばす
ことが出来る。
【００２３】尚、本実施形態では、実装用基板２におけ
る隣接する半田バンプ３の間の部位に溝５を設け、この
溝５から堰き止め部を構成しているが、溝５を形成する
代わりに、図２に示すように、実装用基板２における隣
接する半田バンプ３の間の部位に設けた凸部６から堰き
止め部を構成しても良く、隣接する半田バンプ３の間に
凸部６が介在するので、余分な半田が隣接する半田バン
プ３に流出するのをせき止めることができる。
る隣接する半田バンプ３の間の部位に溝５を設け、この
溝５から堰き止め部を構成しているが、溝５を形成する
代わりに、図２に示すように、実装用基板２における隣
接する半田バンプ３の間の部位に設けた凸部６から堰き
止め部を構成しても良く、隣接する半田バンプ３の間に
凸部６が介在するので、余分な半田が隣接する半田バン
プ３に流出するのをせき止めることができる。
【００２４】また本実施形態では、実装用基板２に堰き
止め部を設けているが、実装用基板２に溝５や凸部６を
形成する代わりに、半導体素子１における隣接する半田
バンプ３の間の部位に溝又は凸部などからなる堰き止め
部を設けても良いし、半導体素子１及び実装用基板２の
両方に堰き止め部を設けても良い。
止め部を設けているが、実装用基板２に溝５や凸部６を
形成する代わりに、半導体素子１における隣接する半田
バンプ３の間の部位に溝又は凸部などからなる堰き止め
部を設けても良いし、半導体素子１及び実装用基板２の
両方に堰き止め部を設けても良い。
【００２５】すなわち、図３に示すように、実装用基板
２における隣接する半田バンプ３の間の部位に溝５を設
けると共に、半導体素子１における隣接する半田バンプ
３の間の部位に凸部７を設け、溝５及び凸部７から堰き
止め部を構成しても良く、素子実装時に、余分な半田は
実装用基板２に形成された溝５内に流れ込み、且つ、半
導体素子１に設けた凸部７によって、余分な半田が隣接
する別の半田バンプ３に流出するのを防止できるから、
隣接する半田バンプ３の間がショートするのを確実に防
止できる。また、図４に示すように、実装用基板２にお
ける隣接する基板側電極４の間の部位に凸部６を設ける
と共に、半導体素子１における隣接する半田バンプ３の
間の部位に凸部６と嵌合する溝８を設け、凸部６及び溝
８から堰き止め部を構成しても良く、素子実装時に、実
装用基板２に設けた凸部６によって、余分な半田が隣接
する別の半田バンプ３に流出するのを防止でき、且つ、
半導体素子１に設けた溝８内に余分な半田が入り込むの
で、隣接する半田バンプ３の間がショートするのを確実
に防止できる。
２における隣接する半田バンプ３の間の部位に溝５を設
けると共に、半導体素子１における隣接する半田バンプ
３の間の部位に凸部７を設け、溝５及び凸部７から堰き
止め部を構成しても良く、素子実装時に、余分な半田は
実装用基板２に形成された溝５内に流れ込み、且つ、半
導体素子１に設けた凸部７によって、余分な半田が隣接
する別の半田バンプ３に流出するのを防止できるから、
隣接する半田バンプ３の間がショートするのを確実に防
止できる。また、図４に示すように、実装用基板２にお
ける隣接する基板側電極４の間の部位に凸部６を設ける
と共に、半導体素子１における隣接する半田バンプ３の
間の部位に凸部６と嵌合する溝８を設け、凸部６及び溝
８から堰き止め部を構成しても良く、素子実装時に、実
装用基板２に設けた凸部６によって、余分な半田が隣接
する別の半田バンプ３に流出するのを防止でき、且つ、
半導体素子１に設けた溝８内に余分な半田が入り込むの
で、隣接する半田バンプ３の間がショートするのを確実
に防止できる。
【００２６】また、本実施形態のフリップチップ実装構
造では、半導体素子１又は実装用基板２の内の少なくと
も何れか一方に、余分な半田が隣接する別の半田バンプ
３に流出するのを防止する堰き止め部を設けているが、
例えば図５及び図６に示すように、略矩形状の半導体素
子１の四周に沿って複数の素子側電極（図示せず）が配
置され、各素子側電極に半田バンプ３が形成されている
場合、図５に示すように、半導体素子１における隣接す
る半田バンプ３（すなわち素子側電極）の間の部位のみ
に、上述した凸部７又は溝８などからなる堰き止め部９
を形成しても良いし、図６に示すように、半田バンプ３
の周りの半導体素子１の部位における、隣接する半田バ
ンプ３の間の部位を少なくとも含む部位に堰き止め部９
を形成しても良い。尚、実装用基板２に設けた溝５又は
凸部６などからなる堰き止め部についても、上述と同
様、実装用基板２における隣接する半田バンプ３の間の
部位のみに堰き止め部を設けても良いし、半田バンプ３
の周りの実装用基板２の部位における、隣接する基板側
電極４の間の部位を少なくとも含む部位に堰き止め部を
設けても良い。
造では、半導体素子１又は実装用基板２の内の少なくと
も何れか一方に、余分な半田が隣接する別の半田バンプ
３に流出するのを防止する堰き止め部を設けているが、
例えば図５及び図６に示すように、略矩形状の半導体素
子１の四周に沿って複数の素子側電極（図示せず）が配
置され、各素子側電極に半田バンプ３が形成されている
場合、図５に示すように、半導体素子１における隣接す
る半田バンプ３（すなわち素子側電極）の間の部位のみ
に、上述した凸部７又は溝８などからなる堰き止め部９
を形成しても良いし、図６に示すように、半田バンプ３
の周りの半導体素子１の部位における、隣接する半田バ
ンプ３の間の部位を少なくとも含む部位に堰き止め部９
を形成しても良い。尚、実装用基板２に設けた溝５又は
凸部６などからなる堰き止め部についても、上述と同
様、実装用基板２における隣接する半田バンプ３の間の
部位のみに堰き止め部を設けても良いし、半田バンプ３
の周りの実装用基板２の部位における、隣接する基板側
電極４の間の部位を少なくとも含む部位に堰き止め部を
設けても良い。
【００２７】（実施形態２）図７に本実施形態のフリッ
プチップ実装構造の断面図を示す。尚、実施形態１のフ
リップチップ実装構造と同一の構成要素には同一の符号
を付して、その説明を省略する。
プチップ実装構造の断面図を示す。尚、実施形態１のフ
リップチップ実装構造と同一の構成要素には同一の符号
を付して、その説明を省略する。
【００２８】本実施形態では、半導体素子１の下面、す
なわち実装用基板２と対向する面に複数の凹所１０を形
成しており、各凹所１０の天井となる面に素子側電極
（図示せず）をそれぞれ設け、各素子側電極に半田バン
プ３を形成してある。
なわち実装用基板２と対向する面に複数の凹所１０を形
成しており、各凹所１０の天井となる面に素子側電極
（図示せず）をそれぞれ設け、各素子側電極に半田バン
プ３を形成してある。
【００２９】ここで、半田バンプ３が形成された半導体
素子１の面を実装用基板２に対向させ、半田バンプ３
（すなわち素子側電極）と実装用基板２に形成された基
板側電極４の位置を合わせて、実装用基板２上に半導体
素子１を載置した後、例えば酸素又は窒素の雰囲気下で
半田溶融温度以上になるよう加熱すると、半田バンプ３
が溶融して、半導体素子１の素子側電極と実装用基板２
の基板側電極４とが電気的且つ機械的に接続される。こ
の時、隣接する凹所１０の間を仕切る隔壁１１によっ
て、余分な半田が隣接する半田バンプ３に流出するのを
防止でき、半田バンプ３のアスペクト比が略０．１以下
となるように、半導体素子１と実装用基板２との間の隙
間を小さくして、半田バンプ３を押し潰した場合でも、
隣接する半田バンプ３間がショートするのを防止でき
る。したがって、アスペクト比を略０．１以下とするこ
とにより、繰り返し熱応力によって半田バンプ３に発生
する塑性ひずみが低減され、半田バンプ３の疲労寿命を
延ばすことが出来る。ここに、隣接する凹所１０の間を
仕切る隔壁１１から堰き止め部が構成される。
素子１の面を実装用基板２に対向させ、半田バンプ３
（すなわち素子側電極）と実装用基板２に形成された基
板側電極４の位置を合わせて、実装用基板２上に半導体
素子１を載置した後、例えば酸素又は窒素の雰囲気下で
半田溶融温度以上になるよう加熱すると、半田バンプ３
が溶融して、半導体素子１の素子側電極と実装用基板２
の基板側電極４とが電気的且つ機械的に接続される。こ
の時、隣接する凹所１０の間を仕切る隔壁１１によっ
て、余分な半田が隣接する半田バンプ３に流出するのを
防止でき、半田バンプ３のアスペクト比が略０．１以下
となるように、半導体素子１と実装用基板２との間の隙
間を小さくして、半田バンプ３を押し潰した場合でも、
隣接する半田バンプ３間がショートするのを防止でき
る。したがって、アスペクト比を略０．１以下とするこ
とにより、繰り返し熱応力によって半田バンプ３に発生
する塑性ひずみが低減され、半田バンプ３の疲労寿命を
延ばすことが出来る。ここに、隣接する凹所１０の間を
仕切る隔壁１１から堰き止め部が構成される。
【００３０】尚、本実施形態では半導体素子１のみに堰
き止め部を設けているが、図８に示すように、実装用基
板２における隣接する半田バンプ３の間の部位に堰き止
め部としての溝５を２条形成しても良く、素子実装時
に、余分な半田は実装用基板２に設けた溝５内に入り込
み、且つ、各凹所１０の間を仕切る隔壁１１によって余
分な半田が隣接する別の半田バンプ３に流出するのを防
止できるから、隣接する半田バンプ３の間がショートす
るのを確実に防止できる。
き止め部を設けているが、図８に示すように、実装用基
板２における隣接する半田バンプ３の間の部位に堰き止
め部としての溝５を２条形成しても良く、素子実装時
に、余分な半田は実装用基板２に設けた溝５内に入り込
み、且つ、各凹所１０の間を仕切る隔壁１１によって余
分な半田が隣接する別の半田バンプ３に流出するのを防
止できるから、隣接する半田バンプ３の間がショートす
るのを確実に防止できる。
【００３１】
【発明の効果】上述のように、請求項１の発明は、半導
体素子と、半導体素子に設けた複数の素子側電極がそれ
ぞれ接合用金属を介して電気的且つ機械的に接合される
基板側電極を複数有する実装用基板とで構成され、半導
体素子又は実装用基板の内の少なくとも何れか一方に、
素子実装時に余分な接合用金属が隣接する別の接合用金
属に流出するのを防止する堰き止め部を設けたことを特
徴とし、半導体素子を実装用基板に実装する際に、余分
な接合用金属が隣接する別の接合用金属に流出するのを
堰き止め部で防止することができ、したがって、半導体
素子を実装用基板に実装した後、接合用金属のアスペク
ト比が略０．１以下となるように、半導体素子と実装用
基板との間の隙間を小さくした場合でも、隣接する接合
用金属の間がショートするのを防止できるという効果が
ある。
体素子と、半導体素子に設けた複数の素子側電極がそれ
ぞれ接合用金属を介して電気的且つ機械的に接合される
基板側電極を複数有する実装用基板とで構成され、半導
体素子又は実装用基板の内の少なくとも何れか一方に、
素子実装時に余分な接合用金属が隣接する別の接合用金
属に流出するのを防止する堰き止め部を設けたことを特
徴とし、半導体素子を実装用基板に実装する際に、余分
な接合用金属が隣接する別の接合用金属に流出するのを
堰き止め部で防止することができ、したがって、半導体
素子を実装用基板に実装した後、接合用金属のアスペク
ト比が略０．１以下となるように、半導体素子と実装用
基板との間の隙間を小さくした場合でも、隣接する接合
用金属の間がショートするのを防止できるという効果が
ある。
【００３２】請求項２の発明は、請求項１の発明におい
て、上記堰き止め部は、半導体素子又は実装用基板の内
の少なくとも何れか一方における、隣接する接合用金属
の間の部位に形成された溝からなることを特徴とし、素
子実装時に余分な接合用金属は溝内に流れ込むので、隣
接する接合用金属の間がショートするのを防止できると
いう効果がある。
て、上記堰き止め部は、半導体素子又は実装用基板の内
の少なくとも何れか一方における、隣接する接合用金属
の間の部位に形成された溝からなることを特徴とし、素
子実装時に余分な接合用金属は溝内に流れ込むので、隣
接する接合用金属の間がショートするのを防止できると
いう効果がある。
【００３３】請求項３の発明は、請求項１の発明におい
て、上記堰き止め部は、半導体素子又は実装用基板の内
の少なくとも何れか一方における、隣接する接合用金属
の間の部位に形成された凸部からなることを特徴とし、
隣接する接合用金属の間に凸部が介在するので、余分な
接合用金属が隣接する別の接合用金属に流出するのを凸
部で防止することができ、隣接する接合用金属の間がシ
ョートするのを防止できるという効果がある。
て、上記堰き止め部は、半導体素子又は実装用基板の内
の少なくとも何れか一方における、隣接する接合用金属
の間の部位に形成された凸部からなることを特徴とし、
隣接する接合用金属の間に凸部が介在するので、余分な
接合用金属が隣接する別の接合用金属に流出するのを凸
部で防止することができ、隣接する接合用金属の間がシ
ョートするのを防止できるという効果がある。
【００３４】請求項４の発明は、請求項１の発明におい
て、上記堰き止め部は、実装用基板における隣接する接
合用金属の間の部位に形成された溝と、半導体素子にお
ける隣接する接合用金属の間の部位に形成された凸部と
からなることを特徴とし、素子実装時に、余分な接合用
金属は実装用基板に形成された溝内に流れ込み、且つ、
半導体素子に設けた凸部によって、接合用金属が隣接す
る別の接合用金属に流出するのを防止できるから、隣接
する接合用金属の間がショートするのを確実に防止でき
るという効果がある。
て、上記堰き止め部は、実装用基板における隣接する接
合用金属の間の部位に形成された溝と、半導体素子にお
ける隣接する接合用金属の間の部位に形成された凸部と
からなることを特徴とし、素子実装時に、余分な接合用
金属は実装用基板に形成された溝内に流れ込み、且つ、
半導体素子に設けた凸部によって、接合用金属が隣接す
る別の接合用金属に流出するのを防止できるから、隣接
する接合用金属の間がショートするのを確実に防止でき
るという効果がある。
【００３５】請求項５の発明は、請求項１の発明におい
て、上記堰き止め部は、半導体素子における隣接する接
合用金属の間の部位に形成された溝と、実装用基板にお
ける隣接する接合用金属の間の部位に形成された凸部と
からなることを特徴とし、素子実装時に、実装用基板に
設けた凸部によって、余分な接合用金属が隣接する別の
接合用金属に流出するのを防止でき、且つ、半導体素子
に設けた溝内に余分な接合用金属が入り込むので、隣接
する接合用金属の間がショートするのを確実に防止でき
るという効果がある。
て、上記堰き止め部は、半導体素子における隣接する接
合用金属の間の部位に形成された溝と、実装用基板にお
ける隣接する接合用金属の間の部位に形成された凸部と
からなることを特徴とし、素子実装時に、実装用基板に
設けた凸部によって、余分な接合用金属が隣接する別の
接合用金属に流出するのを防止でき、且つ、半導体素子
に設けた溝内に余分な接合用金属が入り込むので、隣接
する接合用金属の間がショートするのを確実に防止でき
るという効果がある。
【００３６】請求項６の発明は、請求項１乃至５の発明
において、上記堰き止め部は、半導体素子又は実装用基
板の内の少なくとも一方における隣接する接合用金属と
の間の部位のみに形成されたことを特徴とし、請求項１
乃至５の発明と同様の効果を奏する。
において、上記堰き止め部は、半導体素子又は実装用基
板の内の少なくとも一方における隣接する接合用金属と
の間の部位のみに形成されたことを特徴とし、請求項１
乃至５の発明と同様の効果を奏する。
【００３７】請求項７の発明は、請求項１乃至５の発明
において、上記堰き止め部は、半導体素子又は実装用基
板の内の少なくとも何れか一方における、隣接する接合
用金属との間の部位を少なくとも含む接合用金属の周り
の部位に形成されたことを特徴とし、請求項１乃至５の
発明と同様の効果を奏する。
において、上記堰き止め部は、半導体素子又は実装用基
板の内の少なくとも何れか一方における、隣接する接合
用金属との間の部位を少なくとも含む接合用金属の周り
の部位に形成されたことを特徴とし、請求項１乃至５の
発明と同様の効果を奏する。
【００３８】請求項８の発明は、請求項１の発明におい
て、複数の素子側電極は、それぞれ、実装用基板と対向
する半導体素子の部位に設けた複数の凹所内に形成され
ており、上記堰き止め部は各凹所の間を仕切る壁からな
ることを特徴とし、素子実装時に、各凹所の間を仕切る
壁によって余分な接合用金属が隣接する別の接合用金属
に流出するのを防止でき、隣接する接合用金属の間がシ
ョートするのを防止できるという効果がある。
て、複数の素子側電極は、それぞれ、実装用基板と対向
する半導体素子の部位に設けた複数の凹所内に形成され
ており、上記堰き止め部は各凹所の間を仕切る壁からな
ることを特徴とし、素子実装時に、各凹所の間を仕切る
壁によって余分な接合用金属が隣接する別の接合用金属
に流出するのを防止でき、隣接する接合用金属の間がシ
ョートするのを防止できるという効果がある。
【００３９】請求項９の発明は、請求項１の発明におい
て、複数の素子側電極は、それぞれ、実装用基板と対向
する半導体素子の部位に設けた複数の凹所内に形成され
ており、上記堰き止め部は、各凹所の間を仕切る壁と、
実装用基板における隣接する接合用金属の間の部位に形
成された溝とからなることを特徴とし、素子実装時に、
余分な接合用金属は実装用基板に設けた溝内に入り込
み、且つ、各凹所の間を仕切る壁によって余分な接合用
金属が隣接する別の接合用金属に流出するのを防止でき
るから、隣接する接合用金属の間がショートするのを確
実に防止できるという効果がある。
て、複数の素子側電極は、それぞれ、実装用基板と対向
する半導体素子の部位に設けた複数の凹所内に形成され
ており、上記堰き止め部は、各凹所の間を仕切る壁と、
実装用基板における隣接する接合用金属の間の部位に形
成された溝とからなることを特徴とし、素子実装時に、
余分な接合用金属は実装用基板に設けた溝内に入り込
み、且つ、各凹所の間を仕切る壁によって余分な接合用
金属が隣接する別の接合用金属に流出するのを防止でき
るから、隣接する接合用金属の間がショートするのを確
実に防止できるという効果がある。
【図１】実施形態１のフリップチップ実装構造を示す断
面図である。
面図である。
【図２】同上の別のフリップチップ実装構造を示す断面
図である。
図である。
【図３】同上のまた別のフリップチップ実装構造を示す
断面図である。
断面図である。
【図４】同上のさらに別のフリップチップ実装構造を示
す断面図である。
す断面図である。
【図５】同上のまた更に別のフリップチップ実装構造を
示す断面図である。
示す断面図である。
【図６】同上のまた別のフリップチップ実装構造を示す
断面図である。
断面図である。
【図７】実施形態２のフリップチップ実装構造を示す断
面図である。
面図である。
【図８】同上の別のフリップチップ実装構造を示す断面
図である。
図である。
【図９】従来のフリップチップ実装構造を示す断面図で
ある。
ある。
【図１０】同上のフリップチップ実装構造を示し、半田
バンプを押し潰した状態の断面図である。
バンプを押し潰した状態の断面図である。
１ 半導体素子 ２ 実装用基板 ３ 半田バンプ ４ 基板側電極 ５ 溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 智広 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 山本 政博 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5E336 BC25 BC34 CC32 CC36 EE05 GG12 5F044 KK01 KK16 LL01
Claims (9)
- 【請求項１】半導体素子と、半導体素子に設けた複数の
素子側電極がそれぞれ接合用金属を介して電気的且つ機
械的に接合される基板側電極を複数有する実装用基板と
で構成され、半導体素子又は実装用基板の内の少なくと
も何れか一方に、素子実装時に余分な接合用金属が隣接
する別の接合用金属に流出するのを防止する堰き止め部
を設けたことを特徴とするフリップチップ実装構造。 - 【請求項２】上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも何れか一方における、隣接する接
合用金属の間の部位に形成された溝からなることを特徴
とする請求項１記載のフリップチップ実装構造。 - 【請求項３】上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも何れか一方における、隣接する接
合用金属の間の部位に形成された凸部からなることを特
徴とする請求項１記載のフリップチップ実装構造。 - 【請求項４】上記堰き止め部は、実装用基板における隣
接する接合用金属の間の部位に形成された溝と、半導体
素子における隣接する接合用金属の間の部位に形成され
た凸部とからなることを特徴とする請求項１記載のフリ
ップチップ実装構造。 - 【請求項５】上記堰き止め部は、半導体素子における隣
接する接合用金属の間の部位に形成された溝と、実装用
基板における隣接する接合用金属の間の部位に形成され
た凸部とからなることを特徴とする請求項１記載のフリ
ップチップ実装構造。 - 【請求項６】上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも一方における隣接する接合用金属
との間の部位のみに形成されたことを特徴とする請求項
１乃至５記載のフリップチップ実装構造。 - 【請求項７】上記堰き止め部は、半導体素子又は実装用
基板の内の少なくとも何れか一方における、隣接する接
合用金属との間の部位を少なくとも含む接合用金属の周
りの部位に形成されたことを特徴とする請求項１乃至５
記載のフリップチップ実装構造。 - 【請求項８】複数の素子側電極は、それぞれ、実装用基
板と対向する半導体素子の部位に設けた複数の凹所内に
形成されており、上記堰き止め部は各凹所の間を仕切る
壁からなることを特徴とする特徴とする請求項１記載の
フリップチップ実装構造。 - 【請求項９】複数の素子側電極は、それぞれ、実装用基
板と対向する半導体素子の部位に設けた複数の凹所内に
形成されており、上記堰き止め部は、各凹所の間を仕切
る壁と、実装用基板における隣接する接合用金属の間の
部位に形成された溝とからなることを特徴とする請求項
１記載のフリップチップ実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226963A JP2001053111A (ja) | 1999-08-10 | 1999-08-10 | フリップチップ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11226963A JP2001053111A (ja) | 1999-08-10 | 1999-08-10 | フリップチップ実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053111A true JP2001053111A (ja) | 2001-02-23 |
Family
ID=16853373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11226963A Withdrawn JP2001053111A (ja) | 1999-08-10 | 1999-08-10 | フリップチップ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001053111A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1544916A1 (en) * | 2003-12-18 | 2005-06-22 | Samsung Electronics Co., Ltd. | Raised solder pad and method using the same |
| KR100790683B1 (ko) | 2006-08-21 | 2008-01-02 | 삼성전기주식회사 | 플립칩 패키지 및 그 제조방법 |
| JP2008244186A (ja) * | 2007-03-28 | 2008-10-09 | Rohm Co Ltd | 回路基板、半導体装置、及び半田バンプの形成方法 |
| JP2008263407A (ja) * | 2007-04-12 | 2008-10-30 | Nippon Dempa Kogyo Co Ltd | 表面実装用の電子デバイス |
| JP2009206214A (ja) * | 2008-02-26 | 2009-09-10 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2009212228A (ja) * | 2008-03-03 | 2009-09-17 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
| US7663113B2 (en) | 2003-02-27 | 2010-02-16 | Hamamatsu Photonics K.K. | Semiconductor device and radiation detector employing it |
| WO2010089814A1 (ja) * | 2009-02-04 | 2010-08-12 | パナソニック株式会社 | 半導体基板構造及び半導体装置 |
| JP2011142185A (ja) * | 2010-01-06 | 2011-07-21 | Renesas Electronics Corp | 半導体装置 |
| CN103299410A (zh) * | 2011-01-26 | 2013-09-11 | 株式会社村田制作所 | 电子元器件模块及电子元器件单元 |
| TWI426842B (zh) * | 2011-07-22 | 2014-02-11 | Taidoc Technology Corp | 電子裝置與表面黏著方法 |
| JP2015181269A (ja) * | 2015-05-21 | 2015-10-15 | 京セラクリスタルデバイス株式会社 | 圧電装置 |
| JP2016503242A (ja) * | 2013-01-11 | 2016-02-01 | クアルコム，インコーポレイテッド | 成形レーザパッケージ（ｍｌｐ）パッケージ上のモールド貫通ビアの軽減溝 |
| JP2017183606A (ja) * | 2016-03-31 | 2017-10-05 | 京セラ株式会社 | 接続構造、サーマルヘッドおよびサーマルプリンタ |
| JP2019047127A (ja) * | 2014-05-08 | 2019-03-22 | 株式会社村田製作所 | 樹脂多層基板 |
| US11049831B2 (en) | 2017-03-03 | 2021-06-29 | Murata Manufacturing Co., Ltd. | Circuit substrate |
-
1999
- 1999-08-10 JP JP11226963A patent/JP2001053111A/ja not_active Withdrawn
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663113B2 (en) | 2003-02-27 | 2010-02-16 | Hamamatsu Photonics K.K. | Semiconductor device and radiation detector employing it |
| EP1544916A1 (en) * | 2003-12-18 | 2005-06-22 | Samsung Electronics Co., Ltd. | Raised solder pad and method using the same |
| US7309924B2 (en) | 2003-12-18 | 2007-12-18 | Samsung Electronics Co., Ltd. | UBM for fine pitch solder ball and flip-chip packaging method using the same |
| KR100790683B1 (ko) | 2006-08-21 | 2008-01-02 | 삼성전기주식회사 | 플립칩 패키지 및 그 제조방법 |
| JP2008244186A (ja) * | 2007-03-28 | 2008-10-09 | Rohm Co Ltd | 回路基板、半導体装置、及び半田バンプの形成方法 |
| JP2008263407A (ja) * | 2007-04-12 | 2008-10-30 | Nippon Dempa Kogyo Co Ltd | 表面実装用の電子デバイス |
| JP2009206214A (ja) * | 2008-02-26 | 2009-09-10 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2009212228A (ja) * | 2008-03-03 | 2009-09-17 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
| WO2010089814A1 (ja) * | 2009-02-04 | 2010-08-12 | パナソニック株式会社 | 半導体基板構造及び半導体装置 |
| CN102282659A (zh) * | 2009-02-04 | 2011-12-14 | 松下电器产业株式会社 | 半导体基板结构及半导体装置 |
| US8378505B2 (en) | 2009-02-04 | 2013-02-19 | Panasonic Corporation | Semiconductor substrate structure and semiconductor device |
| JP2011142185A (ja) * | 2010-01-06 | 2011-07-21 | Renesas Electronics Corp | 半導体装置 |
| CN103299410A (zh) * | 2011-01-26 | 2013-09-11 | 株式会社村田制作所 | 电子元器件模块及电子元器件单元 |
| TWI426842B (zh) * | 2011-07-22 | 2014-02-11 | Taidoc Technology Corp | 電子裝置與表面黏著方法 |
| JP2016503242A (ja) * | 2013-01-11 | 2016-02-01 | クアルコム，インコーポレイテッド | 成形レーザパッケージ（ｍｌｐ）パッケージ上のモールド貫通ビアの軽減溝 |
| JP2019047127A (ja) * | 2014-05-08 | 2019-03-22 | 株式会社村田製作所 | 樹脂多層基板 |
| JP2015181269A (ja) * | 2015-05-21 | 2015-10-15 | 京セラクリスタルデバイス株式会社 | 圧電装置 |
| JP2017183606A (ja) * | 2016-03-31 | 2017-10-05 | 京セラ株式会社 | 接続構造、サーマルヘッドおよびサーマルプリンタ |
| US11049831B2 (en) | 2017-03-03 | 2021-06-29 | Murata Manufacturing Co., Ltd. | Circuit substrate |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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