JP2001016081A - パルス幅変調信号生成装置 - Google Patents
パルス幅変調信号生成装置Info
- Publication number
- JP2001016081A JP2001016081A JP11184116A JP18411699A JP2001016081A JP 2001016081 A JP2001016081 A JP 2001016081A JP 11184116 A JP11184116 A JP 11184116A JP 18411699 A JP18411699 A JP 18411699A JP 2001016081 A JP2001016081 A JP 2001016081A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- duty
- cycle
- setting register
- pwm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Inverter Devices (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵの負担を増大させず、又、別のタイマ
を用意することなく、意図しない周期／デューティの組
合わせを持つＰＷＭ信号が出力されないようにする。 【解決手段】 ＣＰＵはタイマのカウント動作を開始す
る前に、第１周期目用として次ＰＷＭ用周期設定レジス
タＢＦＲＥＧＣにＣａを、次ＰＷＭ用デューティ設定レ
ジスタＢＦＲＥＧＤにＤａを入力する。転送制御回路か
らは、タイマＴＭＲが停止状態であるため、転送許可信
号が出力されているので、周期設定レジスタＲＥＧＣに
Ｃａが、デューティ設定レジスタＲＥＧＤにＤａが即時
に転送及び、格納される。その後、動作許可信号により
タイマＴＭＲの動作が許可されると、タイマＴＭＲはク
ロック入力に従いカウントアップを開始する。この時、
ＰＷＭ信号出力はセットされ、且つ、転送許可信号がリ
セットされる。このＰＷＭ信号出力は、比較器２がタイ
マＴＭＲ値＝Ｄａを検出し一致信号２を発生することに
より、リセットされる。
を用意することなく、意図しない周期／デューティの組
合わせを持つＰＷＭ信号が出力されないようにする。 【解決手段】 ＣＰＵはタイマのカウント動作を開始す
る前に、第１周期目用として次ＰＷＭ用周期設定レジス
タＢＦＲＥＧＣにＣａを、次ＰＷＭ用デューティ設定レ
ジスタＢＦＲＥＧＤにＤａを入力する。転送制御回路か
らは、タイマＴＭＲが停止状態であるため、転送許可信
号が出力されているので、周期設定レジスタＲＥＧＣに
Ｃａが、デューティ設定レジスタＲＥＧＤにＤａが即時
に転送及び、格納される。その後、動作許可信号により
タイマＴＭＲの動作が許可されると、タイマＴＭＲはク
ロック入力に従いカウントアップを開始する。この時、
ＰＷＭ信号出力はセットされ、且つ、転送許可信号がリ
セットされる。このＰＷＭ信号出力は、比較器２がタイ
マＴＭＲ値＝Ｄａを検出し一致信号２を発生することに
より、リセットされる。
Description
【０００１】
【発明が属する技術分野】本発明は、パルス幅変調（Ｐ
ＷＭ）信号生成装置に関し、特に、クロック入力により
カウント動作を行うタイマと周期設定用レジスタとデュ
ーティ設定用レジスタとを組み合わせ、意図した周期／
デューティの組合わせを持つＰＷＭ信号だけを出力する
パルス幅変調（ＰＷＭ）信号生成装置に関する。
ＷＭ）信号生成装置に関し、特に、クロック入力により
カウント動作を行うタイマと周期設定用レジスタとデュ
ーティ設定用レジスタとを組み合わせ、意図した周期／
デューティの組合わせを持つＰＷＭ信号だけを出力する
パルス幅変調（ＰＷＭ）信号生成装置に関する。
【０００２】
【従来の技術】従来、クロック入力によりカウント動作
を行うタイマと、周期設定／デューティ設定用レジスタ
を組み合わせるパルス幅変調（ＰＷＭ）信号発生回路
は、たとえば、特開平１０−２０９８２９号公報（「パ
ルス信号発生器」）に開示されている。
を行うタイマと、周期設定／デューティ設定用レジスタ
を組み合わせるパルス幅変調（ＰＷＭ）信号発生回路
は、たとえば、特開平１０−２０９８２９号公報（「パ
ルス信号発生器」）に開示されている。
【０００３】図６に示すように、この公報に開示された
パルス信号発生器が出力するパルス発生器のデューティ
サイクルは、ＰＷＭコントローラ１４によって制御され
る。ここに、ＰＷＭコントローラ１４は、クロック方形
波信号をノード７上に受信するとともに、ノード１７上
にデータ信号を受信する。このデータ信号はＰＷＭコン
トローラ１４に対してデューティサイクル情報を提供す
る。クロック方形波信号は、位相検出器２、ＶＣＯ１
２、及び周波数分周器１６によって形成されるＰＬＬル
ープによって好適に発生され、その周波数は、ローパス
フィルタ４で調整される。そして、ＰＷＭ信号の出力開
始時における周波数ジッタをなくすため、一定時間の
間、トランジスタ２４，２６をスイッチオフしてモード
１５をフローティングしている。このようにして、比較
的簡単な構成で一様なＰＷＭ信号を発生することができ
る。
パルス信号発生器が出力するパルス発生器のデューティ
サイクルは、ＰＷＭコントローラ１４によって制御され
る。ここに、ＰＷＭコントローラ１４は、クロック方形
波信号をノード７上に受信するとともに、ノード１７上
にデータ信号を受信する。このデータ信号はＰＷＭコン
トローラ１４に対してデューティサイクル情報を提供す
る。クロック方形波信号は、位相検出器２、ＶＣＯ１
２、及び周波数分周器１６によって形成されるＰＬＬル
ープによって好適に発生され、その周波数は、ローパス
フィルタ４で調整される。そして、ＰＷＭ信号の出力開
始時における周波数ジッタをなくすため、一定時間の
間、トランジスタ２４，２６をスイッチオフしてモード
１５をフローティングしている。このようにして、比較
的簡単な構成で一様なＰＷＭ信号を発生することができ
る。
【０００４】
【発明が解決しようとする課題】しかし、従来の技術で
は、タイマと比較するための周期値／デューティ値更新
の可否判断に、書込履歴の有無が考慮されてはいない。
このためＰＷＭ信号生成回路に値を設定する要素（例え
ばＣＰＵ）は、意図しない周期／デューティの組合わせ
を持つＰＷＭ出力を行わない様、各レジスタに新規値を
書き込むタイミングを管理する必要があるが、この場合
の問題点としては、ＣＰＵの処理要素が増加し、書込タ
イミングを制御するために新たに別のタイマを用意しな
ければならない。
は、タイマと比較するための周期値／デューティ値更新
の可否判断に、書込履歴の有無が考慮されてはいない。
このためＰＷＭ信号生成回路に値を設定する要素（例え
ばＣＰＵ）は、意図しない周期／デューティの組合わせ
を持つＰＷＭ出力を行わない様、各レジスタに新規値を
書き込むタイミングを管理する必要があるが、この場合
の問題点としては、ＣＰＵの処理要素が増加し、書込タ
イミングを制御するために新たに別のタイマを用意しな
ければならない。
【０００５】そこで、本発明は、ＣＰＵの負担を増大さ
せず、又、別のタイマを用意することなく、意図した周
期／デューティの組合わせを持つＰＷＭ信号だけを出力
するＰＷＭ新合成製装置を提供することを課題としてい
る。
せず、又、別のタイマを用意することなく、意図した周
期／デューティの組合わせを持つＰＷＭ信号だけを出力
するＰＷＭ新合成製装置を提供することを課題としてい
る。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、パルス幅変調（ＰＷＭ）信号の周期及び
デューティを指定する演算部（ＣＰＵ）と、前記周期及
びデューティをそれぞれ格納する次周期設定レジスタ及
び次デューティ設定レジスタと、前記次周期設定レジス
タ及び前記次デューティ設定レジスタから前記周期及び
デューティをそれぞれ入力する周期設定レジスタ及びデ
ューティ設定レジスタと、前記周期及びデューティを計
測するタイマと、前記タイマ値が指定された前記周期及
びデューティに一致した時にそれぞれ周期一致信号及び
デューティ一致信号を発生する周期比較器及びデューテ
ィ比較器と、前記入力を制御する転送制御回路とを備え
たＰＷＭ信号生成装置であって、前記ＣＰＵは、前記タ
イマを起動するとともに前記転送制御回路を制御する動
作許可信号と、前記周期及びデューティの書き込みをそ
れぞれ次周期設定レジスタ及び次デューティ設定レジス
タに指示する書込信号とを送出し、前記転送制御回路
は、前記動作許可信号と前記一致信号と前記書込み信号
とに基づいて、前記入力を制御する転送許可信号を送出
し、前記周期一致信号によって前記ＰＷＭ信号をセット
し、前記デューティ一致信号によって前記ＰＷＭ信号を
リセットし、前記周期一致信号又は前記デューティ一致
信号によって、前記タイマをゼロクリアする。
めの本発明は、パルス幅変調（ＰＷＭ）信号の周期及び
デューティを指定する演算部（ＣＰＵ）と、前記周期及
びデューティをそれぞれ格納する次周期設定レジスタ及
び次デューティ設定レジスタと、前記次周期設定レジス
タ及び前記次デューティ設定レジスタから前記周期及び
デューティをそれぞれ入力する周期設定レジスタ及びデ
ューティ設定レジスタと、前記周期及びデューティを計
測するタイマと、前記タイマ値が指定された前記周期及
びデューティに一致した時にそれぞれ周期一致信号及び
デューティ一致信号を発生する周期比較器及びデューテ
ィ比較器と、前記入力を制御する転送制御回路とを備え
たＰＷＭ信号生成装置であって、前記ＣＰＵは、前記タ
イマを起動するとともに前記転送制御回路を制御する動
作許可信号と、前記周期及びデューティの書き込みをそ
れぞれ次周期設定レジスタ及び次デューティ設定レジス
タに指示する書込信号とを送出し、前記転送制御回路
は、前記動作許可信号と前記一致信号と前記書込み信号
とに基づいて、前記入力を制御する転送許可信号を送出
し、前記周期一致信号によって前記ＰＷＭ信号をセット
し、前記デューティ一致信号によって前記ＰＷＭ信号を
リセットし、前記周期一致信号又は前記デューティ一致
信号によって、前記タイマをゼロクリアする。
【０００７】すなわち、本発明においては、ＣＰＵのソ
フトウェアによってＰＷＭ信号出力の周期とデューティ
を任意タイミングで設定し、周期／デューティを個別の
タイミングで設定し、ソフトウェアが意図しない周期と
デューティの関係を持つＰＷＭ信号出力を行わないよう
にしている。
フトウェアによってＰＷＭ信号出力の周期とデューティ
を任意タイミングで設定し、周期／デューティを個別の
タイミングで設定し、ソフトウェアが意図しない周期と
デューティの関係を持つＰＷＭ信号出力を行わないよう
にしている。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明のパルス幅
変調（ＰＷＭ）信号生成装置のブロック図である。図１
に示すように、本発明のＰＷＭ信号生成装置は、中央演
算処理装置ＣＰＵ、タイマＴＭＲ、次ＰＷＭ用周期設定
レジスタＢＦＲＥＧＣ、周期設定レジスタＲＥＧＣ、次
ＰＷＭ用デューティ設定レジスタＢＦＲＥＧＤ、デュー
ティ設定レジスタＲＥＧＤ、比較器１、比較器２、ＰＷ
Ｍ信号出力回路、転送制御回路を含む。
施の形態について説明する。図１は、本発明のパルス幅
変調（ＰＷＭ）信号生成装置のブロック図である。図１
に示すように、本発明のＰＷＭ信号生成装置は、中央演
算処理装置ＣＰＵ、タイマＴＭＲ、次ＰＷＭ用周期設定
レジスタＢＦＲＥＧＣ、周期設定レジスタＲＥＧＣ、次
ＰＷＭ用デューティ設定レジスタＢＦＲＥＧＤ、デュー
ティ設定レジスタＲＥＧＤ、比較器１、比較器２、ＰＷ
Ｍ信号出力回路、転送制御回路を含む。
【０００９】ＣＰＵは、動作許可信号、クロック信号、
書込信号１／２、次ＰＷＭ用周期設定値、次ＰＷＭ用デ
ューティ設定値を供給する。但し、クロック信号は、図
示しないクロック発生器が供給してもよい。
書込信号１／２、次ＰＷＭ用周期設定値、次ＰＷＭ用デ
ューティ設定値を供給する。但し、クロック信号は、図
示しないクロック発生器が供給してもよい。
【００１０】タイマＴＭＲは、供給されるクロック信号
を元にカウントアップを行う。このタイマＴＭＲは、比
較器１が発生する一致信号１によりゼロクリアされ、再
度ゼロからのカウントアップ動作を継続する。カウント
動作の可否は動作許可信号に依存する。
を元にカウントアップを行う。このタイマＴＭＲは、比
較器１が発生する一致信号１によりゼロクリアされ、再
度ゼロからのカウントアップ動作を継続する。カウント
動作の可否は動作許可信号に依存する。
【００１１】比較器１は、タイマＴＭＲのカウント値と
周期設定レジスタＲＥＧＣの設定値との一致を常に監視
し、一致を検出すると一致信号１を発生する。一方、比
較器２は、タイマＴＭＲのカウント値とデューティ設定
レジスタＲＥＧＤの設定値との一致を常に監視し、一致
を検出すると一致信号２を発生する。
周期設定レジスタＲＥＧＣの設定値との一致を常に監視
し、一致を検出すると一致信号１を発生する。一方、比
較器２は、タイマＴＭＲのカウント値とデューティ設定
レジスタＲＥＧＤの設定値との一致を常に監視し、一致
を検出すると一致信号２を発生する。
【００１２】ＰＷＭ出力回路は、一致信号１発生時にＰ
ＷＭ信号出力をセットする一方、一致信号２発生時にＰ
ＷＭ信号出力をリセットする。
ＷＭ信号出力をセットする一方、一致信号２発生時にＰ
ＷＭ信号出力をリセットする。
【００１３】次ＰＷＭ用周期設定レジスタＢＦＲＥＧＣ
は、次のＰＷＭ周期設定値を確保する。この設定値は、
ＣＰＵからのライト動作で行われる。ＣＰＵは、このラ
イト動作を行う際には、書込信号１を発生する。又、こ
の設定値は、転送許可信号１により周期設定レジスタＲ
ＥＧＣへ転送される。
は、次のＰＷＭ周期設定値を確保する。この設定値は、
ＣＰＵからのライト動作で行われる。ＣＰＵは、このラ
イト動作を行う際には、書込信号１を発生する。又、こ
の設定値は、転送許可信号１により周期設定レジスタＲ
ＥＧＣへ転送される。
【００１４】次ＰＷＭ用デューティ設定レジスタＢＦＲ
ＥＧＤは、次のＰＷＭデューティ設定値を確保する。こ
の設定値も、ＣＰＵからのライト動作で行われる。ＣＰ
Ｕは、このライト動作を行う際に、書込信号２を発生す
る。又、この設定値は、転送許可信号２によりＲＥＧＤ
へ転送される。
ＥＧＤは、次のＰＷＭデューティ設定値を確保する。こ
の設定値も、ＣＰＵからのライト動作で行われる。ＣＰ
Ｕは、このライト動作を行う際に、書込信号２を発生す
る。又、この設定値は、転送許可信号２によりＲＥＧＤ
へ転送される。
【００１５】転送制御回路は、動作許可信号、一致信号
１／２、書込信号１／２に基づいて、設定値の転送の可
否を判断する。タイマＴＭＲが停止状態にある場合、又
は転送制御回路内部の書込履歴信号がリセット状態であ
って一致信号１が発生している場合には、転送許可信号
１／２を発生させる。ここに、転送制御回路内部の書込
履歴信号は、書込信号１の発生によりセットされ、書込
信号２の発生によりリセットされる。
１／２、書込信号１／２に基づいて、設定値の転送の可
否を判断する。タイマＴＭＲが停止状態にある場合、又
は転送制御回路内部の書込履歴信号がリセット状態であ
って一致信号１が発生している場合には、転送許可信号
１／２を発生させる。ここに、転送制御回路内部の書込
履歴信号は、書込信号１の発生によりセットされ、書込
信号２の発生によりリセットされる。
【００１６】図２は、本発明のＰＷＭ信号生成装置の動
作を説明するためのタイムチャートである。ここではＰ
ＷＭ信号の出力例として、ＣＰＵが実行するソフトウェ
アは、ＰＷＭ信号出力第１周期がＣａでデューティがＤ
ａであり、ＰＷＭ信号出力第２周期がＣｂでデューティ
がＤｂであり、ＰＷＭ信号出力第３周期がＣｃでデュー
ティがＤｃであるものとする。
作を説明するためのタイムチャートである。ここではＰ
ＷＭ信号の出力例として、ＣＰＵが実行するソフトウェ
アは、ＰＷＭ信号出力第１周期がＣａでデューティがＤ
ａであり、ＰＷＭ信号出力第２周期がＣｂでデューティ
がＤｂであり、ＰＷＭ信号出力第３周期がＣｃでデュー
ティがＤｃであるものとする。
【００１７】まずＣＰＵはタイマのカウント動作を開始
する前に、第１周期目用として次ＰＷＭ用周期設定レジ
スタＢＦＲＥＧＣにＣａを、次ＰＷＭ用デューティ設定
レジスタＢＦＲＥＧＤにＤａを入力する（動作０）。
する前に、第１周期目用として次ＰＷＭ用周期設定レジ
スタＢＦＲＥＧＣにＣａを、次ＰＷＭ用デューティ設定
レジスタＢＦＲＥＧＤにＤａを入力する（動作０）。
【００１８】転送制御回路からは、タイマＴＭＲが停止
状態であるため、転送許可信号が出力されているので、
周期設定レジスタＲＥＧＣにＣａが、デューティ設定レ
ジスタＲＥＧＤにＤａが即時に転送及び、格納される。
状態であるため、転送許可信号が出力されているので、
周期設定レジスタＲＥＧＣにＣａが、デューティ設定レ
ジスタＲＥＧＤにＤａが即時に転送及び、格納される。
【００１９】その後、動作許可信号によりタイマＴＭＲ
の動作が許可されると、タイマＴＭＲはクロック入力に
従いカウントアップを開始する。この時、ＰＷＭ信号出
力はセットされ、且つ、転送許可信号がリセットされ
る。このＰＷＭ信号出力は、比較器２がタイマＴＭＲ値
＝Ｄａを検出し一致信号２を発生することにより、リセ
ットされる。
の動作が許可されると、タイマＴＭＲはクロック入力に
従いカウントアップを開始する。この時、ＰＷＭ信号出
力はセットされ、且つ、転送許可信号がリセットされ
る。このＰＷＭ信号出力は、比較器２がタイマＴＭＲ値
＝Ｄａを検出し一致信号２を発生することにより、リセ
ットされる。
【００２０】ソフトウェアは第１周期期間中に、第２周
期用として次ＰＷＭ用周期設定レジスタＢＦＲＥＧＣに
Ｃｂを入力し（動作１）、次ＰＷＭ用デューティ設定レ
ジスタＢＦＲＥＧＤにＤｂを入力する（動作２）。
期用として次ＰＷＭ用周期設定レジスタＢＦＲＥＧＣに
Ｃｂを入力し（動作１）、次ＰＷＭ用デューティ設定レ
ジスタＢＦＲＥＧＤにＤｂを入力する（動作２）。
【００２１】転送制御回路の内部では、動作１が発生し
たことを示す信号として書込履歴信号をセットする。こ
の信号は、動作２が発生するとリセットされる。
たことを示す信号として書込履歴信号をセットする。こ
の信号は、動作２が発生するとリセットされる。
【００２２】タイマＴＭＲがカウントアップを続け、比
較器１がＴＭＲ＝Ｃａを検出すると、タイマＴＭＲはゼ
ロクリアされ、ＰＷＭ信号出力はセットされ、転送制御
回路から転送許可信号が発生する。この時点から第２周
期目となる。
較器１がＴＭＲ＝Ｃａを検出すると、タイマＴＭＲはゼ
ロクリアされ、ＰＷＭ信号出力はセットされ、転送制御
回路から転送許可信号が発生する。この時点から第２周
期目となる。
【００２３】第２周期目でのソフトウェアは、第１周期
目と同じく、第３周期用として次ＰＷＭ用周期設定レジ
スタＢＦＲＥＧＣにＣｃを入力し（動作３）、次ＰＷＭ
用デューティ設定レジスタＢＦＲＥＧＤにＤｃを入力す
る（動作４）。
目と同じく、第３周期用として次ＰＷＭ用周期設定レジ
スタＢＦＲＥＧＣにＣｃを入力し（動作３）、次ＰＷＭ
用デューティ設定レジスタＢＦＲＥＧＤにＤｃを入力す
る（動作４）。
【００２４】ここで、仮に、動作３と動作４の間に比較
器１がタイマＴＭＲ値Ｃｂを検出すると、同比較器１か
らは一致信号１が発生するが、転送制御回路内部では動
作３による書込履歴信号がセットされているため、転送
許可信号は発生しない。従って、第３周期目においても
周期設定レジスタＲＥＧＣにはＣｂが、デューティ設定
レジスタＲＥＧＤにはＤｂが継続して確保される。つま
り、第３周期目のＰＷＭ信号出力の周期／デューティは
第２周期目のＰＷＭ信号出力と同一のものとなる。
器１がタイマＴＭＲ値Ｃｂを検出すると、同比較器１か
らは一致信号１が発生するが、転送制御回路内部では動
作３による書込履歴信号がセットされているため、転送
許可信号は発生しない。従って、第３周期目においても
周期設定レジスタＲＥＧＣにはＣｂが、デューティ設定
レジスタＲＥＧＤにはＤｂが継続して確保される。つま
り、第３周期目のＰＷＭ信号出力の周期／デューティは
第２周期目のＰＷＭ信号出力と同一のものとなる。
【００２５】しかし第４周期目では、上記動作４により
書込履歴信号がリセットされているため、比較器１から
の一致信号１の発生により転送許可信号が発生し、設定
値転送が行われ、周期がＣｃでデューティがＤｃのＰＷ
Ｍ信号が出力されることになる。
書込履歴信号がリセットされているため、比較器１から
の一致信号１の発生により転送許可信号が発生し、設定
値転送が行われ、周期がＣｃでデューティがＤｃのＰＷ
Ｍ信号が出力されることになる。
【００２６】なお、同一周期のままでデューティのみを
変更したＰＷＭ信号を出力する際は、ＣＰＵは次ＰＷＭ
用デューティ設定レジスタＢＦＲＥＧＤにのみ設定値を
入力するため、転送制御回路中の書込履歴信号がセット
されない。これにより新たなデューティ設定値は、比較
器１からの一致信号１に伴う転送許可信号の発生によ
り、次ＰＷＭ周期に反映される。
変更したＰＷＭ信号を出力する際は、ＣＰＵは次ＰＷＭ
用デューティ設定レジスタＢＦＲＥＧＤにのみ設定値を
入力するため、転送制御回路中の書込履歴信号がセット
されない。これにより新たなデューティ設定値は、比較
器１からの一致信号１に伴う転送許可信号の発生によ
り、次ＰＷＭ周期に反映される。
【００２７】以上、本発明の一つの実施形態について説
明したが、本発明はこれに限らず、ＣＰＵから転送制御
回路に転送要求信号を送出してもよい。
明したが、本発明はこれに限らず、ＣＰＵから転送制御
回路に転送要求信号を送出してもよい。
【００２８】図３は、ＣＰＵから転送制御回路に転送要
求信号を送出する本発明のＰＷＭ信号生成装置のブロッ
ク図である。図４に示すように、転送制御回路はＣＰＵ
からの転送要求を受け付ける。受け付けるタイミング
は、任意である。具体的には、たとえば、転送制御回路
に転送要求信号が入力されると、転送制御回路は、直ち
に転送許可信号を出力するようにする。これにより、次
ＰＷＭ用周期設定レジスタＢＦＲＥＧＣの設定値及び次
ＰＷＭ用デューティ設定レジスタＢＦＲＥＧＤの設定値
は、他の構成要素の状態に関わらず各ＲＥＧへ転送され
る。従って、たとえば、次ＰＷＭ用周期設定レジスタＢ
ＦＲＥＧＣへの書込履歴信号がセットされている際でも
有効とすることにより、割り込み的なＰＷＭ信号を出力
する等の要求も実現できる。
求信号を送出する本発明のＰＷＭ信号生成装置のブロッ
ク図である。図４に示すように、転送制御回路はＣＰＵ
からの転送要求を受け付ける。受け付けるタイミング
は、任意である。具体的には、たとえば、転送制御回路
に転送要求信号が入力されると、転送制御回路は、直ち
に転送許可信号を出力するようにする。これにより、次
ＰＷＭ用周期設定レジスタＢＦＲＥＧＣの設定値及び次
ＰＷＭ用デューティ設定レジスタＢＦＲＥＧＤの設定値
は、他の構成要素の状態に関わらず各ＲＥＧへ転送され
る。従って、たとえば、次ＰＷＭ用周期設定レジスタＢ
ＦＲＥＧＣへの書込履歴信号がセットされている際でも
有効とすることにより、割り込み的なＰＷＭ信号を出力
する等の要求も実現できる。
【００２９】以上説明したように、本発明においては、
図４で示す様に、たとえば、第１周期目のＰＷＭ出力を
周期＝Ａ／デューティ＝Ｂ、第２周期目のＰＷＭ出力を
周期＝Ｃ／デューティ＝ＤのＰＷＭ出力を実現しようと
する際に、たとえば、図５に示す様な第２周期目のＰＷ
Ｍ出力が周期＝Ａ／デューティ＝Ｄの関係を持つＰＷＭ
信号出力を行わないようになっている。
図４で示す様に、たとえば、第１周期目のＰＷＭ出力を
周期＝Ａ／デューティ＝Ｂ、第２周期目のＰＷＭ出力を
周期＝Ｃ／デューティ＝ＤのＰＷＭ出力を実現しようと
する際に、たとえば、図５に示す様な第２周期目のＰＷ
Ｍ出力が周期＝Ａ／デューティ＝Ｄの関係を持つＰＷＭ
信号出力を行わないようになっている。
【００３０】
【発明の効果】以上説明した本発明によれば、意図した
周期とデューティの関係を持つＰＷＭ信号のみが出力さ
れる。
周期とデューティの関係を持つＰＷＭ信号のみが出力さ
れる。
【００３１】又、本発明によれば、ＣＰＵ（ソフトウェ
ア）は、ＴＭＲの動作状態を監視することなく任意タイ
ミングで、ＰＷＭ周期値とＰＷＭデューティ値を設定で
きる。その理由は、周期設定用レジスタ、デューティ設
定用レジスタがそれぞれ２重構造となっており、回路内
部の転送制御回路が、ＢＦＲＥＧＣ／ＢＦＲＥＧＤへの
書込の有無を常に監視しており且つ、タイマと比較する
値が確保されるＲＥＧＣ／ＲＥＧＤの値更新の可否を回
路的に制御しているためである。
ア）は、ＴＭＲの動作状態を監視することなく任意タイ
ミングで、ＰＷＭ周期値とＰＷＭデューティ値を設定で
きる。その理由は、周期設定用レジスタ、デューティ設
定用レジスタがそれぞれ２重構造となっており、回路内
部の転送制御回路が、ＢＦＲＥＧＣ／ＢＦＲＥＧＤへの
書込の有無を常に監視しており且つ、タイマと比較する
値が確保されるＲＥＧＣ／ＲＥＧＤの値更新の可否を回
路的に制御しているためである。
【００３２】本発明は、ＰＷＭ信号によってモーターの
回転速度等を制御する空気調和器（エアコン）や電気自
動車等のインバータ制御に応用することができる。特
に、たとえば、インバータエアコン等を制御するワン・
チップ・マイクロコンピュータに本発明のＰＷＭ信号発
生回路を組み込み、回転速度をリアルタイムで可変させ
るのに有効である。
回転速度等を制御する空気調和器（エアコン）や電気自
動車等のインバータ制御に応用することができる。特
に、たとえば、インバータエアコン等を制御するワン・
チップ・マイクロコンピュータに本発明のＰＷＭ信号発
生回路を組み込み、回転速度をリアルタイムで可変させ
るのに有効である。
【図１】本発明のＰＷＭ信号生成装置のブロック図
【図２】本発明のＰＷＭ信号生成装置の動作を説明する
ためのタイムチャート
ためのタイムチャート
【図３】ＣＰＵから転送制御回路に転送要求信号を送出
する本発明のＰＷＭ信号生成装置のブロック図
する本発明のＰＷＭ信号生成装置のブロック図
【図４】期待しているＰＷＭ信号の一例の波形図
【図５】意図しないＰＷＭ信号の一例の波形図
【図６】従来のパルス信号発生器の回路図
ＴＭＲ タイマ ＲＥＧＣ 周期設定レジスタ ＢＦＲＥＧＣ 次ＰＷＭ用周期設定レジスタ ＲＥＧＤ デューティ設定レジスタ ＢＦＲＥＧＤ 次ＰＷＭ用デューティ設定レジスタ ＲＥＧＣ 周期設定レジスタ
Claims (3)
- 【請求項１】 パルス幅変調（ＰＷＭ）信号の周期及び
デューティを指定する演算部（ＣＰＵ）と、前記周期及
びデューティをそれぞれ格納する次周期設定レジスタ及
び次デューティ設定レジスタと、前記次周期設定レジス
タ及び前記次デューティ設定レジスタから前記周期及び
デューティをそれぞれ入力する周期設定レジスタ及びデ
ューティ設定レジスタと、前記周期及びデューティを計
測するタイマと、前記タイマ値が指定された前記周期及
びデューティに一致した時にそれぞれ周期一致信号及び
デューティ一致信号を発生する周期比較器及びデューテ
ィ比較器と、前記入力を制御する転送制御回路とを備え
たＰＷＭ信号生成装置であって、 前記ＣＰＵは、前記タイマを起動するとともに前記転送
制御回路を制御する動作許可信号と、前記周期及びデュ
ーティの書き込みをそれぞれ次周期設定レジスタ及び次
デューティ設定レジスタに指示する書込信号とを送出
し、 前記転送制御回路は、前記動作許可信号と前記一致信号
と前記書込み信号とに基づいて、前記入力を制御する転
送許可信号を送出し、 前記周期一致信号によって前記ＰＷＭ信号をセットし、
前記デューティ一致信号によって前記ＰＷＭ信号をリセ
ットし、 前記周期一致信号又は前記デューティ一致信号によっ
て、前記タイマをゼロクリアすることを特徴とするＰＷ
Ｍ信号生成装置。 - 【請求項２】 前記ＣＰＵは、前記転送制御回路に前記
周期及びデューティを前記周期設定レジスタ及び前記デ
ューティ設定レジスタに入力させることを要求する転送
要求信号とを送出し、 前記転送制御回路は、前記転送要求信号を入力した時
は、転送許可信号を送出することを特徴とする請求項1
記載のPWM信号生成装置。 - 【請求項３】 前記転送制御回路は、書込履歴信号を発
生し、 前記書込み履歴信号は、前記周期を書き込む周期書込み
信号によってセットされる一方、前記デューティを書き
込むデューティ書込み信号によってリセットされ、 前記書込履歴信号がリセットされ、前記周期一致信号が
発生した時に、前記転送許可信号を送出することを特徴
とする請求項１記載のＰＷＭ信号生成装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18411699A JP3559726B2 (ja) | 1999-06-29 | 1999-06-29 | パルス幅変調信号生成装置 |
| US09/605,384 US6421382B1 (en) | 1999-06-29 | 2000-06-28 | Pulse width modulation signal generator |
| DE10031642A DE10031642C2 (de) | 1999-06-29 | 2000-06-29 | Pulsdauermodulationssignalgenerator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18411699A JP3559726B2 (ja) | 1999-06-29 | 1999-06-29 | パルス幅変調信号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001016081A true JP2001016081A (ja) | 2001-01-19 |
| JP3559726B2 JP3559726B2 (ja) | 2004-09-02 |
Family
ID=16147670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18411699A Expired - Fee Related JP3559726B2 (ja) | 1999-06-29 | 1999-06-29 | パルス幅変調信号生成装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6421382B1 (ja) |
| JP (1) | JP3559726B2 (ja) |
| DE (1) | DE10031642C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657162B1 (ko) * | 2001-04-26 | 2006-12-12 | 매그나칩 반도체 유한회사 | 프로그래머블 펄스폭 변조 회로 |
| KR100922846B1 (ko) | 2006-10-02 | 2009-10-20 | 히다찌 컴퓨터 기끼 가부시끼가이샤 | Ｐｗｍ신호생성회로 및 그것을 구비한 전원장치 |
| JP2013026827A (ja) * | 2011-07-21 | 2013-02-04 | Renesas Electronics Corp | マイクロコントローラ、制御装置、及び判別方法 |
| JP2015220537A (ja) * | 2014-05-15 | 2015-12-07 | パナソニックＩｐマネジメント株式会社 | Ｐｗｍ制御装置、電源装置および照明器具 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020136290A1 (en) * | 2001-03-22 | 2002-09-26 | Philips Semiconductor, Inc. | Pulse-width modulation with feedback to toggle module |
| FR2823920B1 (fr) * | 2001-04-20 | 2003-06-13 | St Microelectronics Sa | Procede de generation de signaux modules en largeur d'impulsion, et generateur de signaux associe |
| CN1723620A (zh) * | 2002-12-10 | 2006-01-18 | 皇家飞利浦电子股份有限公司 | 使用标准微处理器具有增强特性的pwm的硬件/软件实现 |
| US7266077B1 (en) * | 2004-01-28 | 2007-09-04 | Analog Devices, Inc. | Serial digital communication system and method |
| US20050184778A1 (en) * | 2004-02-25 | 2005-08-25 | Figoli David A. | Apparatus and method for increasing the performance of a clock-based digital pulse width modulation generator |
| US7376182B2 (en) * | 2004-08-23 | 2008-05-20 | Microchip Technology Incorporated | Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers |
| JP2006303863A (ja) * | 2005-04-20 | 2006-11-02 | Fujitsu Ltd | パルス信号生成装置 |
| US7492233B2 (en) * | 2005-04-29 | 2009-02-17 | Honeywell International Inc. | Precision modulated controller output |
| DE102005037470A1 (de) * | 2005-08-09 | 2007-02-15 | Conti Temic Microelectronic Gmbh | Verfahren zur Ansteuerung von mindestens einem Relais in einem Kraftfahrzeug |
| TWM380664U (en) * | 2010-01-08 | 2010-05-11 | Ta-I Liu | Digital pulse width modulating device |
| JP5621795B2 (ja) * | 2012-01-31 | 2014-11-12 | 株式会社デンソー | パルス信号生成装置 |
| US11595027B2 (en) | 2021-03-01 | 2023-02-28 | Nxp Usa, Inc. | High frequency pulse width modulation shaping |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3028841B2 (ja) * | 1990-09-28 | 2000-04-04 | 株式会社東芝 | Ｐｗｍ発生回路 |
| JP2885256B2 (ja) * | 1991-12-25 | 1999-04-19 | 日本電気株式会社 | マイクロコンピュータ |
| JP3221510B2 (ja) * | 1992-04-22 | 2001-10-22 | 富士電機株式会社 | Ｐｗｍ信号発生回路 |
| DE69515083T2 (de) * | 1994-05-27 | 2000-10-12 | Toshiba Kawasaki Kk | Steueranlage für Widerstandsschweissmaschine |
| SG60031A1 (en) | 1996-12-30 | 1999-02-22 | Motorola Inc | Pulsed signal generator |
| JP2912290B2 (ja) | 1997-03-25 | 1999-06-28 | 日本電気アイシーマイコンシステム株式会社 | Ｐｗｍ制御回路 |
| JP3696386B2 (ja) * | 1997-11-14 | 2005-09-14 | 株式会社ルネサステクノロジ | パルス幅変調信号生成回路 |
-
1999
- 1999-06-29 JP JP18411699A patent/JP3559726B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-28 US US09/605,384 patent/US6421382B1/en not_active Expired - Fee Related
- 2000-06-29 DE DE10031642A patent/DE10031642C2/de not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657162B1 (ko) * | 2001-04-26 | 2006-12-12 | 매그나칩 반도체 유한회사 | 프로그래머블 펄스폭 변조 회로 |
| KR100922846B1 (ko) | 2006-10-02 | 2009-10-20 | 히다찌 컴퓨터 기끼 가부시끼가이샤 | Ｐｗｍ신호생성회로 및 그것을 구비한 전원장치 |
| US7683597B2 (en) | 2006-10-02 | 2010-03-23 | Hitachi Computer Peripherals Co., Ltd. | PWM signal generating circuit and power supply apparatus comprising such PWM signal generating circuit |
| JP2013026827A (ja) * | 2011-07-21 | 2013-02-04 | Renesas Electronics Corp | マイクロコントローラ、制御装置、及び判別方法 |
| JP2015220537A (ja) * | 2014-05-15 | 2015-12-07 | パナソニックＩｐマネジメント株式会社 | Ｐｗｍ制御装置、電源装置および照明器具 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10031642C2 (de) | 2003-03-27 |
| US6421382B1 (en) | 2002-07-16 |
| JP3559726B2 (ja) | 2004-09-02 |
| DE10031642A1 (de) | 2001-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001016081A (ja) | パルス幅変調信号生成装置 | |
| CN109217740B (zh) | 同步开关信号的系统和方法 | |
| ES2236586T3 (es) | Red de comuniccion y procedimiento para la sincronizacion de un ciclo de comunicacion. | |
| WO2009128198A1 (ja) | モータ駆動装置、集積回路装置、モータ装置、およびモータ駆動システム | |
| JP2001051747A (ja) | クロック制御回路 | |
| US6448827B1 (en) | Three-phase pulse width modulation waveform generator | |
| US6396891B1 (en) | Frequency control apparatus and method, and storage medium storing a program for carrying out the method | |
| JP2008052699A (ja) | マイクロコンピュータ及び制御システム | |
| JP4487522B2 (ja) | モータ駆動装置 | |
| JPH10198633A (ja) | シリアルデータ転送装置 | |
| US7912989B2 (en) | Network interface for decreasing power consumption | |
| WO2017203776A1 (ja) | モータ駆動システム、モータ制御システムおよび自走ロボット | |
| JP4491083B2 (ja) | モータ制御装置およびその同期方法 | |
| JP2776772B2 (ja) | 発振制御回路 | |
| US7200173B2 (en) | Method and apparatus for generating a distortionless pulse width modulated waveform | |
| JPH11178380A (ja) | モータ速度制御装置 | |
| JPH11219305A (ja) | マイクロコンピュータのリセット装置及びマイクロコンピュータのリセット方法 | |
| JP2004064123A (ja) | ネットワーク通信システム、およびこのネットワーク通信システムを用いた制御処理システム | |
| JPH10247121A (ja) | マイクロコンピュータ | |
| JPH1084365A (ja) | データ伝送方法及び装置 | |
| JPH10254576A (ja) | マイクロコンピュータの制御装置 | |
| JP2001228903A (ja) | プログラマブル・コントローラ | |
| JPH0884377A (ja) | エンジン制御用の通信装置 | |
| JP2000078891A (ja) | モータ制御装置 | |
| JPH03201004A (ja) | パルス幅変調制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040428 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040524 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |